DE3246211A1

DE3246211A1 - Schaltungsanordnung zur detektion von folgen identischer binaerwerte

Info

Publication number: DE3246211A1
Application number: DE19823246211
Authority: DE
Inventors: Wilfried Dipl.-Ing. 8570 Pegnitz Hecht
Original assignee: Philips Kommunikations Industrie AG
Current assignee: Philips Kommunikations Industrie AG
Priority date: 1982-12-14
Filing date: 1982-12-14
Publication date: 1984-06-14
Also published as: DE3246211C2

Description

Sch-altunosanordnung zur Detektion von Folgen iden-
tischer Binärwerte Die Erfindung betrifft eine Schaltungsanordnung zur Detektion von Folgen identischer Binärwerte gemäß dem Oberbegriff des Anspruches 1.
Eine derartige Schaltungsanordnung wird z.B. zur Pausenerkennung bei der Datenübertragung benötigt, wenn diese Pausen entweder aus einer Dauer-Null oder einer Dauer-Eins bestehen. Unter einem solchen Dauersignal wird eine Folge von identischen Binärwerten verstanden, sofern die Länge der Folge eine vorgegebene, nach Bit zählende Mindestlänge überschreitet.
Zur-Detektion einer Dauer-Eins oder Dauer-Null in einem binären Signal könnte ein Schieberegister mit angeschlossenen Komparatoren verwendet werden, wobei das Schieberegiste-r von dem binären Signal durchlaufen wird, das'die zu detektierenden Dauersignale enthält. Diese Schaltung wäre jedoch schon- deswegen aufwendig, weil das Schieberegister so viele Stufen aufweisen müßte, daß z.. eine Dauer-Eins mit der geringsten Länge (etwa 16 Binärwerte) darin gespeichert werden könnte.
Es ist daher Aufgabe der Erfindung eine Anordnung der eingangs genannten Art anzugeben, die sich durch geringen Bauteileeufwand auszeichnet.
Dies Aufgabe wiid durch die im Kennzeichen des Anspruches 1 angegebenen Merkmale gelost. Vorteilhafte Ausgestaltungen sind den Unteransprüchen zu entnehmen.
Anhand der Figuren sollen Ausführungsbeispiele der Erfindung näher erläutert werden. Es zeigt: Fig. 1 eine Anordnung zur Detektion von Dauer-Einsen, Fig. 2 Diagramme zuI Erläuterung der Anordnung nach Fig. 1, Fig. 3 eine Anordnung zur Detektion von Dauer-Nullen, Fig. 4 eine Anordnung zur Detektion von Dauer-Einsen und Dauer-Nullen.
Zentrale Bausteine der in Fig.l abgebildeten Anordnung, durch die Dauer-Einsen in einem Datenstrom S1 detektiert werden, sind ein UND-Gatter G1 und ei Zähler Z1.
Über das höchstens während einer Eins im Datenstrom S1 geöffnete UND-Gatter G1 laufen die Impulse eines zum Datenstrom S1 mesochronen - also im Mittel synchronen -Taktes T1, der durch seine fallenden Flanken den Zähler Z1 weiterstellt. Liegt im Datenstrom S1 eine Dauer-Eins vor, so erreicht der -Zähler Z1 den mit der vorgegebenen Mindestlänge zahlenmäßig übereinstimmenden Stand - im folgenden auch '-vorbestimmter Stand" genannt - und gibt an einem Ausgang A eine binäre Eins ab, durch die die Dauer-Eins im Datenstrom S1 angezeigt wird.
Die restlichen Bausteine, nämlich zwei Flip-Flops FF1 und FF2, ein Inverter I1, ein UND-Gatter G2 sowie zwei ODER-Gatter G3 und G4 dienen entweder der Steuerung des UND-Gatters G1 oder dem Löschen des Zählers Z1.
So wird der Zähler Z1 durch jede binäre Null im Datenstrom S1 gelöscht, damit durch Gummierung der Zählimpulse während vereinzelt auftretender Einsen nicht fälschlicherweise das Vorliegen einer Dauer-Eins anoezeigt wird. Der Zähler wird auch eine halbe Taktperiode nach Erreichen des vorbestimmten Standes gelöscht, damit der Impuls am Ausgang A genau die Länge besitzt, die zur Ansteuerung z.B. eines Mikroprozessors erforderlich ist.
Auch das UND-Catter G1 wird aus zwei Anläßen gesperrt: Einmal, wenn im Datenstrom S1 eine binäre Null auftritt und zum anderen, wenn der Zähler Z1 den vorbestimmten Stand erreicht hat. Würde das UND-Gatter Gl im zweiten Falle nicht für den Takt T1 gesperrt werden, würde der Zähler Z1 unter Umständen - nämlich wenn die anliegende Folge binärer Einsen die Mindestlänge erheb-.
lich überschreitet - die gleiche Dauer-Eins ein zweites Mal am Ausgang A anzeigen.
Im einzelnen erfolgt die Steuerung des UND-Gatters G1 und des Zählers Z1 derart, daß zunächst der Datenstrom S1, der an einer Klemme in Fig. 1 anliegt, an den Dateneingang des Flip-F-lops FF1 geführt ist. Der Takt T1, der an einer Klemme ? anliegt, hat eine solche Phasenlage, daß seine steigenden Flanken nominell auf die Mitten der Bits im Datenstrom Sl-fallen. Mit den steigenden Flanken werden die Bits im Datenstrom an den Ausgang des Flip-Flops FF1 übernommen. Dieser um eine halbe Taktperiode verzögerte Datenstrom 52 triggert - ebenfalls mit seinen steigenden Flanken - das Flip-Flop FF2, dessen Dateneingang auf "l"-Potential gelegt ist. Erscheint also im verzögerten Datenstrom 52 eine binäre Eins, so nimmt mit der zugehörigen ansteigenden Flanke aie Variable am Q-Ausgana des zweiten Flip-Flops FF2 auch den Wert '1" an. Da dieser Ausgang mit einem Eingang des UND-Gatters G1 verbunden ist, wird das UND-Gatter G1 nun vom Takt T1 durchlaufen und der Zähler Z1 solange getaktet, bis er entweder an seinem Ausgang A einen Impuls abgibt oder eine binäre Null im Datenstrom-Sl erscheint. Über den Inverter I1 und das ODER-Gatter GE gelangt nämlich der unverzögerte Datenstrom S1 an den Rücksetzeingang R des Flip-Flops FF2. Eine binäre Null im Datenstrom S1 setzt daher die Variable am Ausgang des Flip-Flops FF2 auf "O", vjo durch das UND-Gatter G1 für den Takt T1 gesperrt wird.
Die gleiche Wirkung hat eine binäre Eins am Ausgang A des Zählers Z1, weil der Ausgang A mit einem weiteren Eingang des ODER-Gatters G4 verbunden ist.
Nimmt die Variable am Rücksetzeingang R des Flip-Flops FF2 wieder den Wert "0" an, so bleibt sein Ausgang solange auf "O"-Potential, bis die nächste positive Flanke am Takteingang auftritt.
We-gen der Verbindung des Inverters I1 mit einem Eingang des ODER-Gatters G3, dessen Ausgang an den Rücksetzeingang -R des Zählers Z1 führt, wird der Zähler Z1 durch eine binäre Null im Datenstrom S1 gelöscht.
Auf indirekte Weise führt ein Impuls am Ausgang A ebenfalls zur Löschung des Zählers Z1. Der Ausgang A ist nämlich mit einem Eingang des UND-Gatters G2 verbunden, an dessen anderen Eingang der Takt T1 geführt ist und dessen Ausgang mit einem weiteren Eingang des ODER-Gatters G3 verbunden ist.
Weil der Zähler Z1 mit den fallenden Flanken des Taktes T1 getaktet wird, erscheint der Impuls am Ausgang A in eine Augenblick, in dem eine fallende Flanke im Takt T1 auftritt. Die Ausgangsvariable des UND-Gatters G2 behält daher auch nach Auftreten des Impulses am Ausgang A ihren Wert "0" bei, und zwar genau für eine halbe Periodendauer des Taktes T1. Nach der nächsten positiven Flanke im Takt T1 nimmt dann die Ausgangsvariable des Gatters G2 den ert "1" an und löscht über das ODER-Gatter G3 den Zähler Z1. Damit geht auch die Variable am Ausgang A auf den Wert "O" zurück. Beim Erreichen des vorbestimmten Standes steht am Ausgang A des Zählers Z1 folglich fürei-ne halbe Periode des Taktes T1 eine binäre Eins an.
Über einen dritten Eingang des ODER-Gatters G3 und des Gatters G4 können der Zähler Z1 und das Flip-Flop FF2 durch ein externes Signal an einer Klemme 3 rückgesetzt werden,und es kann der Zähivorgang definiert gestartet werden.
Die Fig. 2 zeigt eine Anzahl von Diagrammen, die die binären Signale an verschiedenen Stellen der Schaltung nach Fig. 1 als Funktion der Zeit darstellen.
Mit S1 ist der Datenstrom an der Klemme 1, mit 1 der Takt an der Klemme 2 bezeichnet. 52 ist der um eine halbe Taktperiode des Taktes T1 verzögerte Datenstrom am Q-Ausgang des Flip-Flops FF1 und 53 das Symbol für das Signal am Ausgang des zweiten Flip-Flops FF2.
54 stellt das Ausgangssignal des Inverters I1 dar - also den invertierten Datenstrom - und T2 das Ausgangssignal des UND-Gatters G1. Das Signal am Ausgang A des Zählers Z1 ist mit AZ bezeichnet. Wie die Impulsdiagramme T2 und AZ erkennen lassen, ist angenommen, daß der vorbestimmte Zählerstand der Stand 16 ist.
Ein Beispiel für eine Anordnung zur Detektion von Dauer-Nullen im Datenstrom S1 zeigt die Fig. 3. Ihre Funktionsweise wird nicht näher erläutert, da sie sich unmittelbar aus der Funktionsweise der Anordnung nach Fig. 1 verstehen läßt. Würde nämlich in Fig. 1 der Datenstrom 51 an der Klemme 1 invertiert, so gäbe der Zähler an seinem Ausgang A eine binäre Eins ab, wenn im Datenstrom S1 eine- Dauer-Null aufträte. Die Invertierung an der Klemme 1 ist jedoch gleichbedeutend mit dem Fortlassen des Inverters 11 und der Invertierung des verzögerten Datenstromes S2. Der invertierte, verzögerte Datenstrom liegt am Ausgang des Flip-Flops FF1 an. Deshalb ist in Fig. 3 dieser Ausgang mit dem Takteingang des Flip-Flops FF2 verbunden.
Die in Fig 3 angegebene Schaltu.ng läßt sich mit einer Schaltung nach Fig. 1 zu einer Gesamtschaltung kombinieren, mit der sowohl Dauer-Einsen als auch Dauer-Nullen detektiert werden können. Diese Anordnung ist in Fig. 4 abgebildet. Statt jeweils eine Schaltung nach Fig. 1 und eine nach Fig. 3 an die gleichen Klemmen 1 und 2 anzuschließen, weist die Anordnung nach Fig. 4 nur ein Flip-Flop auf, durch das der Datenstrom S1 verzögert wird. Alle anderen Bauteile - bis auf den Inverter 11 - sind doppelt ausgeführt. Die Bausteine, die in Fig. 4 der Detektion von Dauer-Einsen dienen, sind die Gatter I1, G1, G2, G3 und G4, die Flip-Flops FF1 und FF2 sowie der Zähler Z1. Der Detektion von Dauer-Nullen dienen die Gatter C1, G2, G3 und G4, die Flip-Flops FF1 und FF2 sowie der Zähler Z1. Am Ausgang A erscheint ein Impuls, wenn im Datenstrom S1 eine Dauer-Eins auftritt, und am Ausgang A ein Impuls bei einer Dauer-Null im Datenstrom S1.

Claims

Patentansprüche Schaltungsanordnung zur Detektion von Folgen identischer Binärwerte in einem isochronen, seriellen Datenstrom (S1), unter der Voraussetzung, daß die Folgen eine vornegebene,nach Bit zÕhlende Mindestlänge überschreiten und daß gleichzeitig ein zum Datenstrom (S1) mesochrones Taktsignal (Tl) vorliegt, gekennzeichnet als Kombination folgender Merkmale: A) Der Datenstrom (S1) liegt am Dateneingang eines ersten Flip-Flops (FF1) an, das mit dem Taktsignal (Tl) getaktet wird; B) ein Ausgang eines zweiten Flip-Flops (FF2), das von einem Ausgangssignal des ersten Flip-Flops (FF1) getaktet wird, ist mit dem einen Eingang eines ersten UND-Gatters (G1) verbunden, während an den anderen Eingang des ersten UND-Gatters (G1) das Taktsignal (T1) geführt ist; C) der Ausgang des ersten UND-Gatters (G1) ist -mit dem Takteingang eines Zählers (Z1) verbunden, der an einem Ausgang (A) eine binäre Eins abgibt, solange er einen durch die Mindestlänge vorbestimmten Zählerstand einnimmt; D) für die Dauer der binären Eins am Ausgang (A) des Zählers (Z1) wird das zweite Flip-Flop (FF2) in einen Zustand gezwungen, in dem das erste UND-Gatter (G1) gesperrt ist; E) ein Binärwert im Datenstrom (S1), der zu den Binärwerten der zu detektierenden Folgen komplementär ist, löscht den Zähler (Z1).
2. Schaltungsanordnunn nach Anspruch 1, dadurch gekennzeichnet, daß ein zweites UND-Gatter (G2) vorgesehenist, an dessen einen Eingann das Taktsignal (T1) geleitet ist, dessen anderer Eingano mit dem Ausgang (A) des Zählers (Z1) verbunden ist und dessen Ausgang an einen Eingang eines ersten ODER-Gatters (G3) führt, und daß einem zweiten Eingang dieses ODER-Gatters (G3) der unverzögerte Datenstrom (S1) bei der Detektion von binären Nullen direkt, anderenfalls über einen Inverter (I1) zugeführt wird, und daß der Ausgang des ersten ODER-Gatters (G3) mit dem Rücksetzeingang (R) des Zählers (Z1) verbunden ist.
3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Ausgang eines zweiten ODER-Gatters (G4) mit dem Rücksetzeingang (R) des zweiten Flip-Flops (FF2) verbunden ist und daß ein Eingang dieses ODER-Gatters (G4) mit dem Ausgang des Zählers (Z1) verbunden ist',- während einem zweiten Eingang dieses Gatters (G4) der unverzögerte Datenstrom (S1) bei der Detektion von Folgen binärer Nullen direkt, anderenfalls über einen Inverter (I1) zugeführ-t wird, und daß der Dateneingang des zweiten Flip-Flops (FF2) ständig mit einer binären Eins angesteuert wird, während sein Ausgang mit dem Eingang des ersten UND-Gatters (G1) verbunden ist.
4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß das erste ODER-Gatter (G3) und das zweite ODER-Gatter (G4) jeweils einen dritten Eingang aufweisen, der mit einem Anschluß (3) verbunden ist, und daß an diesen Anschluß (3) ein externes Signal zum Rücksetzen oder Freigeben des Zählers (Z1) und des zwe-iten Flip-Flops (FF2) gelegt ist.
5. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die beiden Flip-Flops (FF1, FF2) mit steigenden und der Zähler (Z1) mit fallenden Flanken getriggert erden.
6. Schaltungsanordnung nach-Anspruch 1, dadurch gekennzeichnet, daß bei der Detektion von Folgen binärer Einsen und binärer Nullen für die beiden Ausgangssignale des ersten Flip-Flops (FF1) jeweils ein gesonderter Signalweg vorgesehen ist und daß jeder der beiden Signalwege nach den Merkmalen B, C, D und E aufgebaut ist.