DE3410800C2 - - Google Patents

Description

Die Erfindung betrifft einen programmierbaren Frequenz­ teiler, insbesondere Frequenz-Vorteiler gemäß dem Oberbegriff des Hauptanspruchs.

Solche programmierbaren Frequenzteiler sind bekannt, bei denen der Zähler voreingestellt wird und der Zähler bis zu einem vorgegebenen, einfach festzustellenden Wert, zum Beispiel "Null" oder "Voll" läuft. Ist dieses Ziel erreicht, dann wird der Zähler zurückgesetzt und auf einen neuen, der einzustellenden Frequenzteilung entsprechenden Wert voreingestellt. Dieses bekannte Verfahren erreicht wegen der komplizierten Steuervor­ gänge nur eine geringe Grenzfrequenz.

Es ist ferner ein gattungsgemäßer programmierbarer Frequenzteiler bekannt (DE-OS 27 19 147). Hierbei ist das gewünschte Teilungsverhältnis Eingabewert eines Steuerwerks, bestehend aus einem Eingabespeicher, einem Addierer und einem Zwischenspeicher. Dieses Steuerwerk liefert einen Ausgabewert an den Vergleicher, der den aktuellen Stand des Zählers damit vergleicht. Sind der Zählerstand und der Ausgabewert des Steuerwerks gleich, so gibt der Vergleicher ein Signal an das Steuerwerk ab. Der Addierer im Steuerwerk addiert daraufhin zum aktuellen, im Zwischenspeicher stehenden Ausgabewert den im Eingabespeicher stehenden Eingabe­ wert. Das Ergebnis dieser Addition wird nun als neuer Ausgabewert im Zwischenspeicher abgelegt.

Von Nachteil bei diesem bekannten Verfahren ist, daß die bei diesem Verfahren grundsätzlich mögliche sehr hohe herabzuteilende Eingangsgrenzfrequenz nicht ausge­ nutzt werden kann, sofern der Vergleicher mit herkömm­ lichen Verfahren realisiert wird.

Der Erfindung liegt die Aufgabe zugrunde, einen Fre­ quenzteiler gemäß dem Oberbegriff des Hauptanspruchs so auszugestalten, daß damit die grundsätzlich mögliche, sehr hohe Eingangsgrenzfrequenz auch erreichbar ist. Diese Aufgabe wird erfindungsgemäß durch den Gegenstand des Anspruchs 1 gelöst. Außerdem wird eine Eigenschaft des obengenannten Verfahrens dazu benutzt, um Teilfak­ toren, die ganzzahlige Vielfache von 0.5 sind, zu erzielen.

Durch die Verwendung eines asynchronen Zählers ist sichergestellt, daß mit dem Frequenzteiler hohe Grenz­ frequenzen erzielt werden können. Der asynchrone Zähler hat dabei den Vorteil, daß hier nur an ein Flipflop die Eingangsfrequenz angelegt wird, während beim synchronen Zähler an allen Flipflops die Eingangsfrequenz anliegt. Außerdem benötigt der Synchronzähler eine Steuerlogik, die aus dem vorangegangenen Zählerstand den nächstfol­ genden Zählerstand ermittelt. Diese logische Operation muß zwischen zwei Impulsen des Eingangssignals erfol­ gen, die hierfür nötige Zeit, zusammen mit den Setzzei­ ten der Flipflops bestimmt die maximal mögliche Takt­ frequenz. Es ist daher leicht einzusehen, daß ein solcher Zähler keine so hohen Taktfrequenzen verarbei­ ten kann als ein sonst gleichartig aufgebauter Asyn­ chronzähler.

Wird bei dem Frequenzzähler gemäß Gegenstand des Pa­ tentanspruchs 1 der Ausgabewert des Steuerwerks mit in bezug auf die Zählrichtung entgegengesetzter Richtung verändert, so ergeben sich immer eindeutige Teilungs­ verhältnisse, ebenso wie dann, wenn der Ausgabewert in gleicher Richtung verändert wird, wenn aber zugleich der Zähler einmal vollständig durchgelaufen ist. Bei Änderung des Ausgabewertes des Steuerwerkes mit in relativ zur Zählrichtung des Zählers entgegengesetzter Richtung können auch Komplemente von Dualzahlen als Eingangssignal des Steuerwerks verarbeitet werden.

Schließlich kann der Zähler auch durch ½ teilen, wenn der Zählereingang auch mit auf den Komparator gelegt wird. Voraussetzung hierzu ist ein symmetrisches Tast­ verhältnis, wozu die Erfindung auch eine unkomplizierte Realisierung vorschlägt.

Bei vielstufigen asynchronen Zählern treten aber ver­ gleichsweise lange Durchlaufzeiten auf, so daß zum Beispiel der Wechsel von maximalen Zählerstand auf Null keineswegs gleichzeitig vollzogen wird, sondern von den Flipflops der niedrigwertigeren Bits früher als von den höherwertigen. Um dennoch die mit einem Asynchronzähler mögliche höchste zu teilende Frequenz auch im Falle des programmierbaren Teilers zu erhalten, wird ein neuarti­ ger Komparator eingesetzt, der aus zwei verschiedenen Arten von stufenförmig bzw. kaskadenartig geschalteten Vergleichern besteht und bei dem jede Stufe - bis auf die erste und letzte - gleich aufgebaut ist. Dabei ist die eine Art dieser Vergleicher ein herkömmliches Äquiva­ lenzglied, während die andere Art von Vergleichern eine andere Funktion hat, die weiter unten beschrieben wird. Bei kleinen Schrittweiten können lange Sequenzen rich­ tig verglichen werden: die Laufzeitprobleme treten dort nicht auf, weil kurze Sprünge in der Sequenz des Ausga­ bewerts des Steuerwerks ohnehin nur bei sehr kleinen Eingangsfrequenzen vorkommen. Von der letzteren Annahme kann man deshalb ausgehen, weil die maximale Impulsra­ te, die am Ausgang noch auftreten darf, damit das Verfahren noch richtig funktioniert, von der Zeit abhängt, die Addierer und Zwischenspeicher benötigen, um zum alten Ausgabewert den Eingabewert zu addieren und das Ergebnis abzuspeichern. Es ist ohne weiteres einzusehen, daß durch diese Tatsache die maximale Ausgangsfrequenz begrenzt wird. Bei ausreichend kleinen Teilverhältnissen ergibt sich deshalb die maximale, am Eingang zulässige Frequenz aus dem Produkt des Tei­ lungsverhältnisses und der maximal am Ausgang zulässi­ gen Frequenz. Diese Grenze kann ohne weiteres weit unterhalb der sonst zulässigen Frequenzgrenze liegen. In der Hauptanwendung derartiger Teiler, nämlich bei Frequenzsynthesizern, stört diese Tatsache nicht, weil man auch aus anderen Gründen selten mit hohen Ausgangs­ frequenzen arbeitet.

Bei großen Teilerverhältnissen, die vorwiegend dann benutzt werden, wenn hohe Eingangsfrequenzen herabzu­ teilen sind, wird die zweite Art von Äquivalenzgliedern wirksam. Diese Äquivalenzglieder nutzen die Tatsache aus, daß ein gewöhnlicher asynchroner Zähler bei jedem einlaufenden Impuls seinen vorherigen Zählerstand um eins erhöht. Es ist deshalb schon lange vor Erscheinen eines bestimmten Zählerstandes möglich, dessen Erschei­ nen genau genug zu erkennen, so daß der Zeitpunkt seines Auftretens durch Vergleich der beiden niederwer­ tigsten Stellen des Zählerstandes und des Referenzwer­ tes erkannt werden kann. Bei dem erfindungsgemäßen Verfahren geschieht das auf folgende Weise: Der Zähler­ stand und der Vergleichswert aus dem Steuerwerk werden in einzelne Bitpaare zerlegt, und zwar nach folgendem Schema: Das erste Paar wird aus dem niederwertigsten sowie dem nächst höherwertigen Bit gebildet; das zweite Paar besteht aus dem zweitniederwertigsten und dem nächst höherwertigen, also dem drittniederwertigsten Bit; das dritte Paar besteht aus dem drittniederwertig­ sten und dem viertniederwertigsten Bit usw. Dieser Paarbildungsprozeß ist solange fortzusetzen, bis die gesamte mögliche Stellenzahl von Zähler und Steuerwerk auf diese Weise in Paare zerlegt ist. Diese Paare werden nun einzeln, jedes für sich, miteinander vergli­ chen. Das niederwertigste Paar des Zählers wird dabei mit dem niederwertigsten Paar des Steuerwerks mit Hilfe eines konventionellen Äquivalenzvergleichers vergli­ chen. Zum Vergleich der übrigen Paare dienen besondere Vergleichsglieder, die nicht bei Äquivalenz ein Signal abgeben, sondern dann, wenn am zählerseitigen Eingang die Zahl anliegt, die der am steuerwerkseitigen Ende anliegenden Zahl in der Reihenfolge vorausgeht. Das bedeutet im allgemeinen, daß der vom Zähler her kommen­ de Wert um eins kleiner sein muß als der, der vom Steuerwerk kommt. Ausnahme davon ist der Fall, wenn das Steuerwerk den Wert "0" liefert. Dann wird ein Signal abgegeben, wenn vom Zähler der Wert "3" kommt, entspre­ chend der Reihenfolge "0", "1", "2", "3", "0", . . . - usw. (Die Zahl 3 ist der höchste Wert, der mit zwei Bit dargestellt werden kann). Der Gesamtvergleich geschieht nun auf folgende Weise: Gibt das Vergleichs­ glied, das die beiden höchstwertigen Bitpaare ver­ gleicht, ein Signal ab, dann wird hierdurch ein SR- Flipflop gesetzt. Über ein UND-Gatter gibt dieses Flipflop nun den Signalweg des Vergleichsgliedes, das die beiden nächstniederwertigeren Bitpaare vergleicht, zu einem weiteren RS-Flipflop frei. Dieses kann nun gesetzt werden, wenn dieses weitere Vergleichsglied ein Signal abgibt. Ist dieses Flipflop gesetzt, dann gibt es seinerseits den Signalweg des wiederum niederwerti­ geren Vergleichsgliedes frei, das nun seinerseits ein weiteres Flipflop setzen kann usw. Dies setzt sich fort bis zum niederwertigsten Vergleichsglied, das, wie oben schon erwähnt, im Gegensatz zu allen übrigen Ver­ gleichsgliedern ein übliches Äquivalenzglied ist. Auch dieses ist über ein UND-Gatter mit einem Flipflop verbunden wie alle übrigen Vergleichsglieder auch. Sobald dieses Flipflop gesetzt worden ist, gibt es ein Signal ans Steuerwerk ab. Das bewirkt zwei Vorgänge. Zunächst wird der Ausgabewert des Steuerwerks um den Eingabewert erhöht. Außerdem werden alle Flipflops zurückgesetzt, so daß der oben beschriebene Vorgang von neuem beginnen kann.

Von ganz entscheidender Bedeutung ist aber, daß der erfindungsgemäß ausgebildete Komparator jeglichen Mischbetrieb zwischen den beiden Arten von Äquivalenz­ gliedern, das heißt für niedrige und hohe Teilerver­ hältnisse zuläßt.

Insgesamt ergibt sich also erfindungsgemäß ein schnel­ ler einstellbarer Frequenzteiler, der eine hohe Ein­ gangsfrequenz zuläßt.

Zweckmäßige Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Bevorzugte Ausführungsbeispiele der Erfindung werden nachfolgend unter Bezugnahme auf die Zeichnung näher erläutert. Es zeigt

Fig. 1 das schematische Blockschaltbild eines pro­ grammierbaren Frequenzteilers;

Fig. 2 ein schematisches Blockschaltbild einer Schaltung zur Erzeugung eines gleichen Tast­ verhältnisses;

Fig. 3 eine Schaltung in ECL-Technik von Fig. 2 und

Fig. 4 ein Blockschaltbild eines Komparators.

Der insgesamt mit 5 bezeichnete programmierbare Fre­ quenzteiler weist einen asynchronen Dualzählers 6 sowie ein Steuerwerk 7 auf, das bei jedem Impuls am Ausgang 13 den Ausgabewert 8 um den Wert des Eingabewertes 4, der das gewünschte Teilungsverhältnis darstellt, ver­ ändert. Die Ausgänge 9 des Zählers 6 und der Ausgabe­ wert 8 des Steuerwerks 7 werden mittels eines Kompa­ rators 10 miteinander verglichen. Bei Gleichheit gibt der Komparator 10 ein Ausgangssignal ab, welches dem Steuerwerk 7 über die Leitung 11 wiederum zugeführt wird. Die am Eingang 12 des asynchronen Dualzählers 6 angelegte Frequenz wird mit dem programmierten Tei­ lungsverhältnis am Ausgang 13 des Komparators 10 erhal­ ten.

Der asynchrone Dualzähler 6 kann ein Vorwärts- oder ein Rückwärtszähler sein.

Zur Erzielung des Teilungsverhältnisses ½ kann, wie Fig. 1 zeigt, der Eingang 12 des asynchronen Dualzäh­ lers 6 neben der niedrigstwertigen Dualstelle zum Teilen der Frequenz auch noch an den Komparator 10 angelegt sein. Damit diese Teilung durch ½ fehlerfrei erfolgen kann, ist ein exakt im Tastverhältnis symme­ trisches (1 : 1) Eingangssignal erforderlich. Darum ist dem Eingang 12 des asynchronen Dualzählers 6 die insge­ samt mit 14 bezeichnete und in Fig. 2 dargestellte Schaltung vorgeschaltet.

Diese weist zwei hintereinander geschaltete, invertie­ rende Begrenzer oder Impulsformer 15 auf, deren beide Ausgänge 16 jeweils über die Serienschaltung eines Widerstandes R und eines diesem nachgeordneten, einsei­ tig geerdeten Kondensators C, an Masse geschaltet sind, wobei die beiden Eingänge eines Vergleichsverstärkers 17 mit je einer der Verbindungsstellen zwischen den Widerstand R und dem Kondensator C der Serienschaltung verbunden sind und daß dessen Ausgang über einen Wider­ stand R 1 auf den Eingang des ersten invertierenden Begrenzers 15 rückgekoppelt ist und daß der Eingang der Schaltung einen Kondensator C 1 aufweist.

Das Grundprinzip dieser Schaltung besteht nun darin, daß man, falls man ein Rechtecksignal invertiert, nur dann am Ausgang des Inverters ein Signal mit dem glei­ chen Tastverhältnis wie am Eingang erhält, wenn dieses ein Tastverhältnis von 1 : 1 hat. Um das Tastverhältnis an den Ausgängen der beiden invertierenden Impulsformer 15 zu messen, sind Tiefpässe, bestehend aus je einem Widerstand R und einem Kondensator C, mit den Ausgängen der beiden Impulsformer verbunden. Diese filtern aus den jeweiligen Rechteckspannungen den Gleichstrommittel­ wert heraus, der dem Tastverhältnis proportional ist. Die beiden Gleichstrommittelwerte werden in dem Ver­ gleichsverstärker 17 miteinander verglichen. Der Ver­ gleichsverstärker verändert nun den Gleichspannungs­ grundpegel am Eingang des ersten Begrenzers über R 1 so lange, bis ein Tastverhältnis von 1 : 1 erreicht ist. Voraussetzung für die Funktion der Schaltung ist es, daß das Eingangssignal einen einigermaßen sinusförmigen Verlauf hat, was jedoch im Fall von Synthesizern im allgemeinen vorausgesetzt werden kann.

Die in ECL-Technik realisierte Schaltung gemäß Fig. 2 zeigt Fig. 3. Gleiche Bauteile sind mit gleichen Bezugszeichen versehen. Die beiden Transistoren T 1 und T 2 sind mit ihrem Emittern zusammengeschaltet und über einen Widerstand R 3 an Masse geschaltet. Die Kollekto­ ren sind über Widerstände R 2 an Versorgungsspannung angelegt. Im übrigen stimmt die Schaltung eingangssei­ tig und ausgangsseitig mit der Schaltung gemäß Fig. 2 überein.

Fig. 4 zeigt in detaillierter Darstellung eine die Schaltung gemäß Fig. 1 realisierende Teilerschaltung. Der Zähler 6 mit seinem Eingang 12 wird von einer Anzahl von vier aufeinanderfolgenden in Reihe geschal­ teten asynchronen Flipflops 64 und 61 gebildet, dessen Ausgang 9 (Fig. 1) in Form der Ausgänge 94 und 91 an den insgesamt mit 10 bezeichneten Komparator angelegt ist, an dem ebenfalls der Ausgabewert 8 des Steuerwerks 7 anlegt.

Mit Ausnahme der niedrigwertigsten, der ersten und der höchstwertigen letzten Stufe des Komparators 10 ist jede Zwischenstufe 20 gleich aufgebaut und in Kaskade oder stufenförmig hintereinander geschaltet. Jede Zwischenstufe weist ein erstes Äquivalenzglied 21 und ein zweites Äquivalenzglied 22 auf, die beide zwei aufeinanderfolgende Ausgänge 92, 93 des asynchronen Dualzählers 6 mit dem Ausgabewert 8 des Steuerwerks 7 vergleichen. Das erste Äquivalenzglied 21 gibt hierbei bei Äquivalenz der beiden genannten Werte ein Aus­ gangssignal (23) ab. Zudem weist es einen Freigabe(ena­ ble)-Eingang 24 auf, der mit dem Ausgang 23 des ent­ sprechenden ersten Äquivalenzgliedes der vorhergehenden Stufe des Komparators 10 verbunden ist.

Das zweite Vergleichsglied 22 vergleicht die zwei aufeinanderfolgenden Ausgänge 92, 93 des asynchronen Dualzählers 6 mit den beiden entsprechenden Stellen 82, 83 des Ausgabewertes 8 vom Steuerwerk 7. Dieses Ver­ gleichsglied gibt dann ein Ausgangssignal an seinem Ausgang 25 ab, wenn die Zahl, die von den Ausgängen 92, 93 dargestellt wird, der Zahl, die von den Ausgängen 82, 83 dargestellt wird, unmittelbar vorausgeht. Bei­ spiele: die Zahl "1" geht der Zahl "2" voraus, "2" geht "3" voraus, "3" geht "0" voraus. Letzteres ist deshalb der Fall, weil mit zwei Bit eine größere Zahl als 3 nicht dargestellt werden kann.

Ferner ist in der Zwischenstufe 20 ein asynchrones RS-Flipflop 26 vorgesehen, dessen Rücksetzeingang R mit dem Steuerwerk 7, dessen anderer Eingang an den Ausgang 23 des ersten Äquivalenzgliedes 21 angeschlossen ist, und dessen Setzeingang S mit dem Ausgang eines UND-Gat­ ters 28 verbunden ist. Der eine Eingang dieses UND-Gat­ ters 28 ist an den Ausgang 25 des zweiten Äquivalenz­ gliedes 22 und der andere Eingang an den Ausgang des ODER-Gatters 29 der vorhergehenden Stufe angeschlossen. Der Ausgang jeder Zwischenstufe 27 wird dabei von dem Ausgang des ODER-Gatters 27 gebildet.

Abweichend, wie vorstehend schon erwähnt, von jeder Zwischenstufe 20 ist die erste Stufe 30 höchsten Stel­ lenwerts. Dort ist der Setzeingang S des Flipflops unter Fortfall des UND-Gatters an den Ausgang des zweiten Äquivalenzgliedes 22 angeschlossen. Ansonsten entspricht diese Stufe 30 der Zwischenstufe 20.

Die letzte Stufe 40 niedrigsten Stellenwerts weist neben dem RS-Flipflop unter Fortfall des zweiten Äqui­ valenzgliedes und der ODER-Gatters nur ein erstes Äquivalenzglied 21 auf, dessen Ausgang an Stelle des nicht vorhandenen zweiten Äquivalenzgliedes an den einen Eingang des UND-Gatters angeschlossen ist, wobei der Ausgang 13 des Flipflops den Ausgang des Kompara­ tors 10 bildet, der darüber hinaus über die Leitung 11 mit dem Steuerwerk 7 verbunden ist.

Claims (20)

1. Programmierbarer, elektronischer Frequenzteiler, insbesondere Frequenzvorteiler zum Teilen eines elektrischen Signals mit einem am Eingang eines Steuerwerks vorgebbaren Teilungsverhältnis, mit einem Zähler, an dessen Eingang das in seiner Fre­ quenz zu teilende elektrische Signal anliegt, und mit einem Komparator zum Vergleich der Ausgänge des Zählers mit einem Ausgabewert des Steuerwerks, dessen Größe bei jedem Ausgangsimpuls des Kompara­ tors um den Wert des gewünschten Teilungsverhält­ nisses verändert wird, dadurch gekenn­ zeichnet, daß der Komparator (10) aus zwei verschiedenen Arten von stufenförmig geschalteten Vergleichern (21, 22) besteht, daß - mit Ausnahme der ersten und letzten Stufe - jede Zwischenstufe je einen Vergleicher der beiden Arten derselben auf­ weist, daß die Zwischenstufen (20) gleich aufgebaut und in Kaskade geschaltet sind, daß die eine Art von Vergleichern (21) zwei aufeinanderfolgende Ausgänge (92, 93) des als Dualzähler (6) ausgebildeten Zählers mit den zugehörigen Ausgängen (82, 83) des Steuer­ werks (7) vergleicht und bei Äquivalenz der an diesen Ausgängen anliegenden Werte ein Ausgangs­ signal abgibt und daß die andere Art von Verglei­ chern (22) zwei aufeinanderfolgende Ausgänge (92, 93) des als Dualzähler (6) ausgebildeten Zählers mit den zugehörigen Ausgängen (82, 83) des Steuerwerks (7) vergleicht und dann ein Ausgangssignal abgibt, wenn die durch die Signale an den Ausgängen des Zählers (92, 93) dargestellte Zahl der Zahl in ihrer zyklischen Reihenfolge vorausgeht, die durch die Signale an den Ausgängen (82, 83) des Steuerwerks (7) dargestellt wird, wobei diese beiden Arten von Vergleichern zu einer Einheit (20) zusammengeschal­ tet sind und diese Einheit außer den Eingängen für die zu vergleichenden Werte (82, 83 sowie 92, 93) einen Ausgang besitzt, an dem das Vergleichsergebnis signalisiert wird (Ausgang des Gatters 27) sowie einen Eingang (oberer Eingang von Gatter 28) zum Entgegennehmen des Vergleichsergebnisses der vorher­ gehenden Vergleichereinheit.

2. Teiler nach Anspruch 1, dadurch ge­ kennzeichnet, daß das Steuerwerk (7) die Größe seines Ausgabewerts (8) in mit Bezug auf die Zählrichtung des Zählers (6) gleicher Richtung verändert.

3. Teiler nach Anspruch 2, dadurch ge­ kennzeichnet, daß der Komparator (10) zusätzlich so ausgestaltet ist, daß dieser erst dann wieder ein Ausgangssignal liefern kann, wenn seit dem letzten Ausgangssignal mindestens ein vol­ ler Zählzyklus des Zählers erfolgt ist.

4. Teiler nach einem der Ansprüche 1 bis 3, da­ durch gekennzeichnet, daß das Steuerwerk (7) den Ausgabewert in mit Bezug auf die Zählrichtung des Zählers (6) entgegengesetzter Richtung verändert.

5. Teiler nach einem der Ansprüche 1 bis 4, da­ durch gekennzeichnet, daß der asynchrone Dualzähler (6) ein Vorwärtszähler ist.

6. Teiler nach einem der Ansprüche 1 bis 4, da­ durch gekennzeichnet, daß der asynchrone Dualzähler (6), ein Rückwärtszähler ist.

7. Teiler nach einem der Ansprüche 1 bis 6, da­ durch gekennzeichnet, daß der Eingang (12) des asynchronen Dualzählers (6) neben der niedrigstwertigen Dualstelle des Zählers auch an dem Komparator (10) anliegt, wodurch es möglich ist, die Eingangsfrequenz der Teilereinheit nicht nur durch ganze Zahlen zu teilen, sondern auch durch ganzzahlige Vielfache von einhalb.

8. Teiler nach Anspruch 7, dadurch ge­ kennzeichnet, daß vor dem Eingang des Zählers eine Schaltung angeordnet ist, die stets ein Ausgangssignal mit dem Tastverhältnis "1 : 1" abgibt.

9. Teiler nach Anspruch 8, dadurch ge­ kennzeichnet, daß die Schaltung zwei hintereinander geschaltete, invertierende Begrenzer (15) aufweist, deren beide Ausgänge (16) jeweils über die Serienschaltung eines Widerstands und eines diesem nachgeordneten Kondensators (R bzw. C) gegen Masse geschaltet sind, daß die beiden Eingänge eines Vergleichverstärkers (17) mit je einer Verbindungs­ stellen zwischen dem Widerstand R und dem Kondensa­ tor C der Serienschaltung verbunden ist und daß dessen Ausgang über einen Widerstand (R 1) auf den Eingang des ersten invertierenden Begrenzers (15) rückgekoppelt ist und daß der Eingang der Schaltung einen Kondensator (C 1) aufweist.

10. Teiler nach einem der Ansprüche 1 bis 9, da­ durch gekennzeichnet, daß der Komparator (10) aus zwei verschiedenen Arten von stufenförmig geschalteten Vergleichern (21, 22) besteht, daß - mit Ausnahme der ersten und letzten Stufe - jede Zwischenstufe (20) je einen Vergleich der beiden Arten derselben aufweist und daß die Zwischenstufen (20) gleich aufgebaut und in Kaskade geschaltet sind.

11. Vergleicher nach Anspruch 10, dadurch gekennzeichnet, daß die eine Art von Vergleichern als zwei aufeinanderfolgende Ausgänge (92, 93) des asynchronen Dualzählers (6) mit einem dem Stellenwert der Ausgängen entsprechenden Ausgabe­ wert (8) des Steuerwerks (7) vergleichenden und bei Äquivalenz ein Ausgangssignal abgebenden ersten Äquivalenzglied (21) besteht.

12. Teiler nach Anspruch 11, dadurch ge­ kennzeichnet, daß das erste Äquivalenz­ glied (21) jeder Zwischenstufe (20) einen Freiga­ be(enable)-Eingang aufweist, der an den Ausgang (23) des ersten Äquivalenzgliedes (21) der vorangehenden Stufe geschaltet ist.

13. Teiler nach einem der Ansprüche 1 bis 12, da­ durch gekennzeichnet, daß die andere Art von Vergleichern (22) als zwei aufeinan­ derfolgende Ausgänge des Dualzählers (92, 93) mit einem dem Stellenwert der Ausgänge entsprechenden Ausgabewert (8) des Steuerwerks (7) vergleichenden, bei Äquivalenz der Ausgänge des asynchronen Dual­ zählers (6) mit dem um eine Dualstelle verkleinerten Ausgabewert ( 8) des Steuerwerks (7) ein Ausgangs­ signal abgebenden zweiten Äquivalenzgliedes (22) besteht, wobei aus Gründen der zyklischen Regel­ mäßigkeit der Dualwert "HH" um eins kleiner als der Dualwert "LL" ist.

14. Teiler nach einem der Ansprüche 1 bis 13, da­ durch gekennzeichnet, daß mit Ausnahme der ersten Stufe (30) und der letzten Stufe (40) in jeder Zwischenstufe (20) je ein dieselben Ausgänge (92, 93) des asynchronen Dualzählers (6) mit dem Ausgabewert (8) des Steuerwerks (7) verglei­ chendes erstes Äquivalenzglied (21) und zweites Äquivalenzglied (22) sowie ein Flipflop (26) vorge­ sehen sind, dessen Rücksetzeingang R an dem Steuer­ werk (7) dessen Ausgang an einem Eingang eines ODER-Gatters (27), dessen anderer Eingang an den Ausgang (23) des ersten Äquivalenzgliedes (21) derselben Zwischenstufe (20) angeschlossen ist, und dessen Satzeingang (S) mit dem Ausgang eines UND-Gat­ ters (28) verbunden ist, daß der eine Eingang dieses UND-Gatters (28) an den Ausgang des zweiten Äquiva­ lenzgliedes (22) und der andere Eingang an den Aus­ gang des ODER-Gatters (29) der vorhergehenden Stufe angeschlossen ist.

15. Teiler nach einem der Ansprüche 1 bis 14, da­ durch gekennzeichnet, daß der Ausgang jeder Zwischenstufe (20) vom Ausgang des ODER-Gatters (27) gebildet ist.

16. Teiler nach einem der Ansprüche 1 bis 15, da­ durch gekennzeichnet, daß in der ersten Stufe (30) höchsten Stellenwerts der Setzeingang (S) unter Fortfall des UND-Gatters an den Ausgang des zweiten Äquivalenzgliedes (22) an­ geschlossen ist.

17. Teiler nach einem der Ansprüche 1 bis 16, da­ durch gekennzeichnet, daß in der letzten Stufe (40) niedrigsten Stellenwerts neben dem Flipflop (26) unter Fortfall des zweiten Äquivalenzgliedes (22) und des ODER-Gatters (27) nur ein erstes Äquivalenzglied (21) vorhanden ist, dessen Ausgang an den einen Eingang des dem Setzein­ gang (S) des Flipflops (26) vorgeordneten UND-Gat­ ters angeschlossen ist, und daß der Ausgang (13) des Flipflops (26) der Ausgang des Komparators (10) ist, der mit dem Steuerwerk (7) über die Lei­ tung (11) verbunden ist.

18. Teiler nach Anspruch 17, dadurch ge­ kennzeichnet, daß die Flipflops (26) als asynchrones RS-Flipflops ausgebildet sind.

19. Teiler nach Anspruch 17, dadurch ge­ kennzeichnet, daß das erste Äquivalenz­ glied (21) der letzten Stufe (40) keinen oder einen nicht angeschlossenen Freigabeeingang aufweist.

20. Teiler nach Anspruch 8, dadurch ge­ kennzeichnet, daß die Schaltung an ihrem Eingang eine Vergleichs- sowie Wandlungsschaltung auf Rechteck mit einem Steuereingang besitzt, der ein Inverter nachgeordnet ist, dessen Ausgang das Aus­ gangssignal mit dem Tastverhältnis "1 : 1" abgibt, wobei am Eingang und Ausgang des Inverters ein arithmetischer Mittelwertbildner angeordnet ist, dessen beide Ausgänge an die Eingänge eines Verglei­ chers angeschlossen sind, dessen Ausgang mit dem Steuereingang der Vergleichs- sowie Wandlungsschal­ tung auf Rechteck verbunden ist.