DE2719147C2 - Programmierbarer Teiler - Google Patents

Description

malen der Erfindung,

F i g. 2 eine bekannte Schaltung zur Erläuterung der Schaltung nach F i g. 1,

F i g. 3 ein Ausfuhrungsbeispiel einer Weiterbildung der Schaltung gemäß F i g. 1 und

F i g. 4 ein andere:;, besonders einfaches Ausführungsbeispiel der Weiterbildung.

In Fig. 1 ist die Schaltung eines programmierbaren Teilers mit einer Eingangsklemme 2 und einer Ausgangsklemme 5 dargestellt Zur Erläuterung der bekannten Merkmale dieser Schaltung wird zunächst die Schaltung nach Fig.2 beschrieben, in der Schaltungsteile, die der Schaltung gemäß Fig. 1 entsprechen, mit den gleichen Bezugszeichen versehen sind. In einem Zähler 1 werden die über Klemme 2 zugeführten Eingangsimpulse gezählt Es ist ein Eingabespeicher 5 vorgesehen, in den das gewünschte Teilungsverhältnis eingegeben wird. Ein Komparator 4, dessen Vergleichseingänge jeweils mit dem Ausgang des Zählers 1 und dem Ausgang des Eingabe-Speichers 5 verbunden sind, vergleicht die Inhalte des Zählers 1 und des Eingabe-Speichers 5 und gibt bei Gleichheit an seinem Ausgang 7 einen Ausgangsimpuls ab. Mit diesem Ausg.ingsimpuls wird der Zähler 1 in den Ausgangszustand, z. B, die Stellung Null, zurückgesetzt Zu diesem Zweck ist der Ausgang 7 des Komparators 4 mit einem Rücksetzeingang 6 des Zählers 1 verbunden. Außerdem ist der Ausgang 7 des Komparators mit der Ausgangsklemme 3 der Stellung verbunden. Die beschriebenen Schaltungsteile sind auch in der Schaltung gemäß F i g. 1 vorhanden. Zusätzlich ist in F i g. 1 ein Addierer 8 und ein Zwischenspeicher 9 vorhanden. Der Addierer 8 eignet sich für die Addition zweier binär codierter Zahlen, die über Eingänge 11 und 12 zugeführt werden. Mit dem Eingang 11 ist der Ausgang des Eingabespeichers 5 verbunden und mit dem Eingang 12 der Ausgang des Zwischenspeichers 9. Der Ausgang des Addierers 8 ist mit dem dem Eingabespeicher 5 zugeordneten Eingang des Komparators 4 verbunden. Weiter ist der Ausgang 13 des Addierers 8 mit dem Eingang des Zwischenspeichers 9 verbunden. Die Übernahme des am Eingang des Zwischenspeichers 9 liegenden codierten Wertes in den Zwischenspeicher 9 wird über einen Steuereingang 10 gesteuert Der Steuereingang 10 ist mit dem Ausgang des Komparators 4 verbunden, so daß bei jedem Ausgangsimpuls des Komparators 4 ein neuer Wert gespeichert wird. Der Übersichtlichkeit halber h>t die Schaltung mit einem Programmierumfang von nur vier Bit dargestellt Die Schaltung kann jedoch beliebig auf mehr Bit erweitert werden. Als Zwischenspeicher eignet sich beispielsweise eine bekannte intcrgrierte Schaltung mit der Bezeichnung 74 C 95 und als Addierer kann die bekannte integrierte Schaltung 74 C 83 verwendet werden.

Die Funktion der Schaltung sei an einem Beispiel, das auf die beschriebene Schaltung mit vier Bit bezogen ist erläutert: In den Eingabespeicher 5 sei die Zahl »Elf« (binär: 1011) als gewünschtes Teilungsverhältnis eingegeben. Der Zähler 1 und der Zwischenspeicher 9 stehen zum Zeitpunkt f = 0 beispielsweise in der Anfangsstellung »Null«. Der Addierer 8 hat am Eingang 12 also die Zahl »Null« und somit am Ausgang 13 die Zahl »Elf« + »Null« — »Elf«. Nach elf Eingangsimpulsen des Zählers 1 erscheint am Ausgang des Komparators 4 ein Impuls, der an der Klemme 3 als Ausgangsimpuls abgenommen werden kann. Durch den Impuls wird die Übernahme der am Ausgang Π des Addierers 8 liegenden Zahl »Elf« in den Zwischenspeicher 9 übernommen. Im Zwischenspeicher 9 und dan lit ebenfalls am Eingang 12 des Addierers 8 steht somit nach dem ersten Ausgangsimpuls des Komparators 4 die Zahl »Elf«. Diese wird im Addierer 8 zur am Eingang 11 liegenden Zahl »Elf« addiert, so daß am Ausgang 13 die Zahl »22« steht, bzw, da der Addierer nur vier Bit umfaßt nur die letzten vier Bit der binären Zahl »22« (binär: 0110, entsprechend dem Wert »Sechs«). Das Bit mit der höchsten Wertigkeit das über den Umfang des Komparators hinausgeht kann unbeachtet bleiben, weil der Zähler 1 ebenfalls nur

ίο vier Bits umfaßt

Der Zwischenspeicher 9 und der Addierer 8 benötigen zur Durchführung der logischen Schaltfunktionen eine gewisse durch Schaltungsverzögerungen hervorgerufene Mindestzeit Während dieser Zeit kann der Zähler 1 bei der vorliegenden Schaltung durch Eingangsimpulse schon weitergeschaltet werden, ohne daß die Funktion der Schaltung dadurch beeinträchtigt wird. Mit Erreichen der Stellung 6 des Zählers 1 nach einem Durchlauf des Zählers 1, entsprechend einer Gesamtimpulszahl von »22«, tritt am Komparator 4 erneut Gleichheit ein, und es entsteht am Ausgp.v.; der zweite Ausgangsiiripuls, der die Speicherang de;· Zahl »Sechs« in den Zwischenspeicher 9 bewirkt Die Zahl »Sechs« wird im Addierer 8 zur Zahl »Elf« am Eingang 11 addiert, so daß jetzt am Ausgang 13 die Zahl »Eins« (binär: 0001) steht Diese Stellung wird von dem Zähler 1 wiederum nach elf Impulsen erreicht, usw.

In F i g. 3 ist eine Weiterbildung der Schaltung nach F i g. 1 dargestellt, bei der das Ausgangssignal der Schaltung ein Tastverhältnis von möglichst genau 1 :1 aufweist Diese Eigenschaft ist z. B. bei dem Einsatz der Schaltung in einer PLL-Abstimmschaltung eines Überlagerungsempfängers gefordert, wenn das Ausgangssignal einem Phasen-Komparator zugeführt wird.

Die der Schaltung gemäß F i g. 1 entsprechenden Schaltungsteile der in Fig.3 dargestellten Schaltung sind mit den gleichen Bezugszeichen versehen. Die ebenfalls wie in F i g. 1 vier Bit umfassenden Verbindungsleitungen zwischen den Schaltungsteilen t, 4, 8 und 9 sind durch jeweils eine einzige Verbindungslinie angedeutet Der Ausgang des Komparators 4 ist nicht direkt sondern über ein Flip-Flop 14 mit der Ausgangsklemme 3 verbunden. Das Ausgangssignal des Flip-Flops 14 besitzt ein Tastverhältnis von 1 :1 wenn der zeitliche Abstand der Ausgangsimpulse des Komparators 4 konstant ist

Um bei dieser Schaltung das gewünschte Teilungsverhältnis zu erreichen, muß dem Addierer der halbe Sollwert zugeführt werden, weil das Flip-Flop 14, das Aasgangssignal zusätzlich im Verhältnis 2 :1 teilt Bei einer geraden Zahl des Sollwertes im Eingabespeicher, bei der das Bit mit der geringsten Wertigkeit gleich Null ist kanu die Halbierung einfach dadurch realisiert werden, ^nIi die Wertigkeiten aller Bits um eine Zweierpotenz erniedrigt werden. Es können also einfach die Ausgänge des in F i g. 3 mit 29 bezeichneten Eingabespeichers jeweils mit der um eine Wertigkeit niedrigeren Stelle des Einganges 11 des Addierers 8 verbunden werden. Das erfolgt in F i g. 3 über ein Gatterfeld 20 bis 23

Μ und über ODER-efatter 24 bis 27. Die Gatter 20 bis 23 sind Ober eine Sammelleitung 30 steuerbar. Die Sammelleitung 30 ist mit dem Ausgang eines UND Gatters 28 verbunden, dessen einer Eingang 3ί η it derjenigen Stelle des Ausganges des Eingabespeichers 29 mit der niedrigsten Wertigkeit an dem das nicht zum Addierer 8 zu übertragende Bit liegt, verbunden ist. Ein weiterer Eingang des UND-Gatters 28 ist mit dem Ausgang des Flip-Flops 14 verbunden.

Wenn die im Eingabespeicher 29 gespeicherte Zahl gerade ist, so liegt am Eingang 31 der logische Zustand »0«. Das UND-Gatter 28 ist somit in jedem Fall, unabhängig vom Zustand am Eingang 32, geschlossen. Der Ausgang des UND-Gatters 28 steht somit ebenfalls auf s »0«, womit die UND-Gatter 20 bis 23 über die oberen, invertierten Steuereingänge geöffnet sind. Weitere zu einem Addierer 15 führende UND-Gatter 16 bis loderen Steuereingänge nicht invertiert sind, sind geschlossen. Ober die ODER-Gatter 24 bis 27 gelangt der Inhalt des Eingabespeichers 29 zu dem Eingang 11 des Addierers 8.

Bei einer ungeraden Zahl im Eingabespeicher 29 ist eine Halbierung nicht ohne weiteres möglich. Um dennoch ein Tastverhältnis des Ausgangssignals des Flip- Flops 14 von v/enigstens angenähert 1 : 1 zu erhalten, ist es jedoch möglich den gespeicherten Wert (im folgenden mit »M< bezeichnet) in zwei ganzzahlige Teile

für einen UKW-Überlagerungsempfänger. Für den Zähler wird dabei mit Vorteil eine in MOS-Technik aufgebaute integrierte Schaltung verwendet, weil derartige Schaltungen bekanntlich wegen der sehr kleinen Impulsströme eine sehr geringe Störstrahlung aufweisen. Die Grenzfrequenz solcher Zähler ist jedoch gering. Bei der beschriebenen Schaltung wird die Grenzfrequenz der Gesamtschaltung nicht noch — wie bei bekannten Schaltungen — durch Rücksetzvorgänge zusätzlich verringert. Es kann vielmehr der Frequenzbereich des Zählers voll ausgeschöpft werden.

Bei den an Hand von Fig. 3 und 4 beschriebenen Schaltungen liegt der Addierer 15 im Signalwel vom Eingabespeicher 5 bzw. 29 zum Addierer 8. Es ist auch möglich den Addierer 15 im Signalweg vom Zwischenspeicher 9 zum Addierer 8 vorzusehen. Die Ansteuerung kann dabei ganz entsprechend erfolgen. Eine ausführliche Beschreibung einer in dieser Art abgewandelten Schaltung erübrigt sich deshalb.

und + 1

aufzuteilen, die sich nur um den Wert »Eins« unterscheiden. Es muß dann, um auf das gewünschte Gesamtteilungsverhältnis N zu kommen, alternierend zwischen den beiden Teilungswerten umgeschaltet werden.

Bei der Schaltung gemäß Fig.3 wechselt bei einer ungeraden Zahl im Eingabespeicher 29 das Ausgangssignal am UND-Gatter 28 mit der Stellung des Flip-Flops 14, weil der Eingang 31 auf logisch »1« steht. Somit sind abwechselnd entweder die Gatter 20 bis 23 oder die Gatter 16 bis 19 g-iöffnet. Der Addierer 15 ist fest auf den Additionswert »Eins« verdrahtet Es kann ein entsprechender Addierer wie der Addierer 8 verwendet werden. Die Ausgänge des Addierers »5 liegen je an einem zweiten Eingang der schon erwähnten ODER-Gatter 24 bis 27. Die im Eingabespeicher 29 gespeicher- _{!en v};_sr kQU_Spu_er«;<._s;, ο;· _Ι<ΐ;Γΐ4_;η _3ut a-_s*_s Weise abwechselnd entsprechend dem Wert

Hierzu 2 Blatt Zeichnungen

N-\

40

unverändert oder entsprechend dem Wert

45

um »Eins« erhöht zu dem Addierer 8 übertragen. Das Bit mit der geringsten Wertigkeit dient dabei nur zur Steuerung des Gatters 28.

In F i g. 4 ist eint- andere, besonders einfache Schaltung dargestellt, die in ihrer Funktion der Schaltung nach F i g. 3 entspricht Die Umschaltung zwischen dem Zustand »Addition der Zahl Eins zum halben Sollwert« und dem Zustand »Keine Addition« erfolgt in einfacher Weise dadurch, daß zwischen den Additionswerten »Eins« und »Null« umgeschaltet wird. Die Additionsstelle mit der Wertigkeit 2° des Addierers 15 ist zu diesem Zweck mit dem Ausgang des schon in F i g. 3 ω vorhandenen UND-Gatters 28 verbunden. Die Anschlüsse für die übrigen Stellen sind mit dem logischen Pegel »0« verbunden. Die übrigen dargestellten Schaltungsteile sind schon bei der Fig.3 beschrieben worden. Die in Fig.3 vorhandenen Gatterfelder sind bei der SchaJftir.g nach F i g. 4 eingespart

Ein Anwendungsbeispiel der an Hand von F i g. 3 beschriebenen Schaltung ist eine PLL-Abstimmschaltung

Claims (5)

1 2 gang eines zwei Eingänge (31, 32) aufweisenden Patentansprüche: UND-Gatters (28) verbunden ist und daß der eine Eingang (32) des UND-Gatters (28) mit dem Aus-

1. Programmierbarer Impuls-Teiler mit Eingabe/ gang des Flip-Flops (14) und der andere Eingang (31) Speicher-Mitteln, durch deren Inhalt das Teilungs- 5 des UND-Gatters (28) mit der niederwertigsten verhältnis vorgebbar ist, mit einem Zähler, an dessen Stelle (2°) des Ausganges des Eingabespeichers (29) Eingang die zu teüenden Impulse gelegt sind und mit verbunden ist

einem !Comparator, in dem die Inhalte der Eingabe/ 6. Teiler nach Anspruch 3, dadurch gekennzeich-Speicher-Mittel und des Zählers miteinander vergli- net, daß der zweite Addierer (15) zwischen dem Einehen werden und der bei Gleichheit der Inhalte ei- io gabespeicher (29) und dem ersten Addierer (8; liegt nen Ausgangsimpuls abgibt, dadurch gekenti- 7. Teiler nach Anspruch 3, dadurch gekennzeichze ich net, daß der Inhalt der Eingabe/Speicher- net, daß der zweite Addierer zwischen dem Zwi-Mittel (5) bei jedem Gleichergebnis des Kompara- schenspeicher (9) und dem ersten Addierer (8) liegt tors (4) um einen dem Teilungsverhältnis entspre- 8. Teiler nach Anspruch 1, dadurch gekennzeichchenden Wert aufgestockt wird. 15 net, daß zumindest der Zähler (1) in C-MOS-Technik

2. Teiler nach Anspruch 1, dadurch gekennzeich- ausgeführt ist und daß die Schaltung Bestandteil einet daß die Eingabe/Speicher-Mittel einen Eingabe- ner PLL-Abstimmschaltung für einen Oberlagespeicher (5), einen ersten Addierer (8) und einen Zwi- rungsempfänger ist

schenspeicher (9) umfassen, daß der Ausgang des

Eingabespeichers (5) mit dem einen Eingang (11) und 20

der Ausgang des Zwischenspeichers (9) mit dem anderen Eingang (12) des ersten Addierers (S) und der

Ausgang (13) des ersten Addierers (8) mit dem Korn- Es sind programmierbare Impuls-Teiler bekannt

parator (4) und dem Eingang des Zwischenspeichers (TTL-Kochbuch, Seite 150 ff.) mit einem Zähler, in den

(9) verbunden sind und daß die Übernahme des Zwi- 25 die zu teilenden Impulse von der Stellung Null begin-

schenspeichers (9) von dem Ausgang des Kompara- nend eingezählt werden. Der Zählerstand wird mittels

tors (4) gesteuert ist eines !Comparators mit einem binär codierten Eingabe-

3. Teiler nach Anspruch 2, dadurch gekennzeich- wert verglichen. Bei Gleichheit des Zählerstandes und net, daß der Komparator (4) zur Erzielung eines des Eingabewertes erscheint am Ausgang des Kompagleichmäßigen Tastverhältnisses ein Flip-Flop (14) 30 rators ein Ausgangsimpuls. Der Zähler wird durch diesteuert wobei der Ausgang des Flip-Flops (14) den sen Ausgangsimpulü auf den Ausgangswert zurückge-Ausgang de·, programmierbaren Teilers darstellt, setzt so daß der Zählvorgang von Neuem beginnt Diedaß der im Eingabespeicher 1$) gespeicherte Wert ser Vorgang wiederholt sich periodisch. Der Ausgang unter Fortlassung der niederwertigsten Stelle zur des !Comparators kann direkt als Ausgang des program-Steuerung des einen Einganges 'ti) des ersten Ad- 35 mierbaren Teilers verwendet werden. Durch den binär dierers (8) verwendet ist, daß ein zweiter Addierer codierten Eingabewert ist festgelegt nach wieviel Im-(15) vorgesehen ist mit dem der Eingabewert um pulsen am Eingang des Zählers am Ausgang des Komden Wert Eins vergrößert werden kann, und daß parators ein Ausgangsimpuls entsteht Der Eingabewert Steuermittel (16 bis 28) vorgesehen sind, durch die entspricht also dem Teilungsverhältnis.

der zweite Addierer (15) bei Vorliegen des Wertes 40 Für das Zurücksetzen des Zählers, nach jedem Zähl-

»Eins« an der niederwertigsten Stelle des Eingabe- Vorgang wird eine gewisse Mindestzeit benötigt Diese

Speichers (29) bei jedem zweiten Ausgangsimpuls Mindestzeit und die Grenzfrequenz des Zählers bedin-

des Komparator (4) aktiviert wird. gen eine maximal zulässige Eingangsfrequenz, die Ein-

4. Teiler nach Anspruch 3, dadurch gekennzeich- gangs-Grenzfrequenz der Gesamtschaltung. Insbesonnet, daß die Steuermittel zwei über ein Eingangs-(16 45 dere bei Anwendungsfällen mit veränderlichen Einbis 23) und ein Ausgangs-Gatterfeld (24 bis 27) pa- gangsfrequenzen werden bei Oberschreiten dieser Einrallel geschaltete Signalwege umfassen, wobei in ei- gangs-Grenzfrequenz einzelne Impulse nicht mitgenem der Signalwege der zweite Addierer (15) liegt zählt. Dadurch *vird das Teilungsverhältnis gefälscht und in dem anderen Signalweg ein binäres Codewort Der Erfindung liegt die Aufgabe zugrunde, eine unverändert übertragen werden kann, und daß über 50 Schaltung für einen programmierbaren Teiler mit einer das Eingangs-Gatterfeld (16 bis 23) alternativ einer möglichst hohen Eingangs-Grenzfrequenz zu schaffen, der Signalwege freigegeben werden kann, daß das Diese Aufgabe wird durch die am Anspruch 1 angege-Eingangs-Gatterfeld von einem UND-Gatter (28) bene Erfindung gelöst Bei dem erfindungsgemäßen gesteuert wird, wobei an einem Eingang (31) des programmierbaren Teiler wird also der Zähler nicht in UND-Gatters (28) das niederwertigste Bit des im 55 seinen Ausgangszustand zurückgesetzt, sondern der am Eingabespeicher (29) befindlichen Codewortes und Komparator liegende Vergleichswert wird bei jedem an einem anderen Eingang des UND-Gatters (28) Ausgangsimpuls des Komparators jeweils um den Wert der Ausgang des Flip-Flops (14) liegt (F ig. 3). des Teilungsverhältnisses erhöht Es wird also nicht in

5. Teiler nach Anspruch 3, dadurch gekennzeich- den Zählvorgang des Zählers eingegriffen, so daß keine net daß der zweite Addierer (15) zwischen den Ein- 60 Impulse unwirksam bleiben. Die Eingangs-Grenzfregabespeicher (29) und den einen Eingang (11) des quenz der Schaltung ist erhöht, weil sie nur noch von der ersten Addierers (8) geschaltet ist, wobei der eine Schnelligkeit des Zählers abhängt in den Umeransprü-Eingang des zweiten Addierers (15) an dem Eingabe- chen sind vorteilhafte Ausführungsformen und Weiterspeicher (29) und der Ausgang an dem einen Eingang bildungen der Erfindung angegeben.

des ersten Addierers (8) liegt, daß der andere Ein- 65 Die Erfindung wird im folgenden an Hand von in der gang des zweiten Addierers (15) bis auf die Stelle mit Zeichnung dargestellten Ausführungsbeispielen erläuder Wertigkeit 2° auf logisch »0« fest eingestellt ist, tert. Es zeigt daß die Stelle mit der Wertigkeit 2° mit dem Aus- F i g. 1 einen programmierbaren Teiler mit den Merk-