DE3841431C2

DE3841431C2 -

Info

Publication number: DE3841431C2
Application number: DE19883841431
Authority: DE
Inventors: Johannes 1000 Berlin De Seiwert
Original assignee: Krone GmbH
Current assignee: ADC GmbH
Priority date: 1988-12-06
Filing date: 1988-12-06
Publication date: 1991-06-13
Also published as: DE3841431A1

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung für eine digitale einstellbare Frequenzerzeugung gemäß dem Oberbegriff des Anspruches 1.

Aus dem Handbuch "Einführung in die PLL-Technik" Seiten 38-75 sind Frequenzsynthesizer bekannt, die direkt proportional zu einem Digitalwort eine Ausgangsfrequenz liefern. Dem Frequenzsynthesizer liegt ein Phasenregelkreis (PLL) zugrunde. Ein spannungsgesteuerter Oszillator erhält eine analoge Eingangsspannung und wird mit dieser auf die gewünschte, einzustellende Frequenz gebracht. Die richtige Eingangsspannung am Oszillator ergibt sich im Regelkreis. Es wird verglichen, ob die Oszillatorfrequenz das N-fache (N=Digitalwort) einer Referenzfrequenz f_r (feste Bezugsfrequenz) ist. Ist das Produkt N · f_r kleiner als die Oszillatorfrequenz, so wird die Eingangsspannung am Oszillator verringert. Ist N · f_r größer als die Oszillatorfrequenz, so wird die Eingangsspannung erhöht. Es stellt sich nach einer gewissen Einschwingzeit eine Steuerspannung so ein, daß die Oszillatorfrequenz gleich dem Produkt N · f_r ist. Das Produkt N · f_r ist demnach die Ausgangsfrequenz der Schaltung. Nachteilig bei diesen Frequenzsynthesizern ist die Einschwingzeit, die durch den Regelkreis und die Filter bestimmt ist. Dies hat zur Folge, daß für den dynamischen Betrieb, d. h. beim Wechsel des Digitalwortes, die Ausgangsfrequenz innerhalb der Einschwingzeit nicht gleich der geforderten Frequenz ist. Innerhalb dieser Zeit entstehen Fehler in der auszugebenden Impulsserie.

Die prinzipielle Erzeugung einer bestimmten Ausgangsfolge bzw. eines bestimmten Ausgangsverhaltens infolge von Eingangsgrößen ist aus dem Fachbuch von M. Seifart, "Digitale Schaltungen", Dr. Alfred Hüthig Verlag Heidelberg, 1986, Seiten 503 bis 511 bekannt. Des weiteren ist ein Komparator mit Größenvergleich aus dem Fachbuch von U. Tietze und Ch. Schenk "Halbleiterschaltungstechnik" 5. Auflage, Springer 1980, Seiten 470 bis 472 als Schaltnetz bekannt. Die Schaltungsmittel sind jedoch sehr aufwendig, und es kann kein Taktsignal erzeugt werden, das zu einem Digitalwort als Eingangsgröße proportional ist.

Der Erfindung liegt von daher die Aufgabe zugrunde, eine Schaltungsanordnung der gattungsgemäßen Art zu schaffen, die aus einem vorgegebenen Digitalwort mit dem Wert n eine dem Wert n entsprechende Anzahl von Impulsen (Ausgangsfrequenz) erzeugt, wobei ein Wechsel des Digitalwortes ohne Verzögerung auch einen Wechsel der Ausgangsfrequenz herbeiführen soll.

Die Lösung dieser Aufgabe ergibt sich aus den kennzeichnenden Merkmalen des Anspruches 1. Aus dem vorgegebenen Digitalwort mit dem Wert n wird eine dem Wert n entsprechende Anzahl von Impulsen erzeugt, wobei beim Wechsel des Digitalwortes auch ein sofortiger Wechsel der Ausgangsfrequenz erfolgt.

Eine nebengeordnete Lösung der Aufgabe ergibt sich aus Anspruch 4. Hierbei wird die höchstwertige Dualstelle der Digitalzahl immer auf Null gesetzt, so daß jede zweite Zahl der Zahlenfolge größer ist als das Digitalwort. Hierdurch kann in dieser Schaltungsanordnung auf ein Tor verzichtet werden.

Eine derartige Schaltungsanordnung ist vorteilhaft in einem Fahrzeug verwendbar, welches mit einem berührungslosen Weg- und Geschwindigkeitsmeßsystem ausgestattet ist. Derartige Fahrzeuge besitzen einen Mikrorechner, der aus mehreren Eingangsgrößen (Sendefrequenz, Empfangsfrequenz und Umgebungstemperatur) den Weg und die Geschwindigkeit des Fahrzeuges berechnet. Insbesondere bei landwirtschaftlichen Nutzfahrzeugen besteht die Forderung, z. B. für die Steuerung von Saatgut nach einem Ausgang, an den immer nach einer fest vorgegebenen Wegstrecke, z. B. nach jedem Zentimeter, ein Impuls erzeugt wird. Die Ausgangsfrequenz entspricht dann der Geschwindigkeit. Der zurückgelegte Weg ergibt sich durch Auszählen der Impulse. In vorteilhafter Weise kann somit innerhalb einer zurückgelegten Wegstrecke eine vorgegebene Menge von Saatgut ausgestreut werden, welche durch die Impulse gesteuert wird.

Vorteilhafte weitere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

Die Erfindung ist nachfolgend anhand von sechs Ausführungsbeispielen von Schaltungsanordnungen näher erläutert. Es zeigt

Fig. 1 die Schaltungsanordnung in einem ersten Ausführungsbeispiel,

Fig. 2 das Zeitdiagramm gemäß Fig. 1,

Fig. 3 die Schaltungsanordnung in einem zweiten Ausführungsbeispiel,

Fig. 4 das Zeitdiagramm gemäß Fig. 3,

Fig. 5 die Schaltungsanordnung in einem dritten Ausführungsbeispiel,

Fig. 6 das Zeitdiagramm gemäß Fig. 5,

Fig. 7 die Schaltungsanordnung in einem vierten Ausführungsbeispiel und

Fig. 8 das Zeitdiagramm gemäß Fig. 7.

Fig. 9 die allgemeine Schaltungsanordnung in dem vierten Ausführungsbeispiel,

Fig. 10 die Schaltungsanordnung in einem fünften Ausführungsbeispiel,

Fig. 11 das Zeitdiagramm gemäß Fig. 10.

In Fig. 1 ist dem ersten Ausführungsbeispiel eine Schaltungsanordnung zur Erzeugung einer Anzahl von Impulsen bzw. einer Impulsfolge dargestellt, wobei die Anzahl der Impulse durch ein Digitalwort D mit dem Wert n vorgegeben ist. Die Schaltungsanordnung besteht in diesem Ausführungsbeispiel aus einem 4-Bit-Zähler Z, einem 4-Bit-Vergleicher V, einem 4-Bit-Digitalwort D mit dem Wert n und einem UND-Gatter G. Der Vergleicher V hat somit vier Verbindungsleitungen Vl1 an den Eingängen A₀ bis A₃ zu den Ausgängen Q′₀ bis Q′₃ des Digitalwortes D mit dem Wert n und vier Verbindungsleitungen Vl2 an den Eingängen B₀ bis B₃ zu den Ausgängen Q₀ bis Q₃ des i-Bit-Zählers Z. Am Ausgang VA des Vergleichers V ist der Eingang E1 des UND-Gatters G angeschlossen. Der Clock- Eingang C des i-Bit-Zählers Z ist mit einem Taktgeber TG verbunden, der außerdem am zweiten Eingang E2 des UND-Gatters G angeschlossen ist. Der vom Taktgeber TG erzeugte, auf den Clock-Eingang C des i-Bit-Zählers Z gegebene Takt T erzeugt am i-Bit-Zähler Z eine Zahlenfolge mit den Zahlen B von 0 bis 15, die innerhalb einer Zykluszeit t kontinuierlich durchgezählt werden. Die Zykluszeit t ist die Zeit, in der eine durch das Digitalwort D mit dem Wert n bzw. durch die Digitalzahl A angegebene Anzahl von Impulsen erzeugt werden soll. Bei der Zahl 0 der Zahlenfolgen sind, wie allgemein in der Digitaltechnik bekannt ist, die Pegel auf den Verbindungsleitungen Vl2 logisch "0". Bei der Zahl 15 sind dagegen auf allen vier Verbindungsleitungen Vl2 die Pegel logisch "1". Die so vom i-Bit-Zähler Z zum Vergleicher V übermittelte Zahl B wird mit der vom Digitalwort D auf gleiche Weise übermittelten Digitalzahl A verglichen. Ist die sich aus dem Digitalwort D mit dem Wert n ergebende Digitalzahl A größer als die Zahl B (A<B), so wird eine logische "1" vom Ausgang VA des Vergleichers V an den Eingang E1 des UND-Gatters G gegeben, das am zweiten Eingang E2 die Taktsignale T vom Taktgeber TG erhält. Liegt an einem Eingang E1 des UND-Gatters G eine logische "1" an, so folgt der Ausgang GA der Eingangsgröße des anderen Eingangs E2, wodurch am Ausgang GA ein Impuls anliegt. Solange der Ausgang VA des Vergleichers V auf logisch "0" (A<=B) liegt, ist das UND-Gatter G gesperrt. Es wird somit genau die durch das Digitalwort D vorgegebene Anzahl von Impulsen am Ausgang GA des UND-Gatters G erzeugt.

In Fig. 2 ist der zeitliche Ablauf der einzelnen Zustände der Zykluszeit t, des Digitalwortes D mit dem Wert n des i-Bit-Zählers Z, des Vergleichers V, des Taktsignales T, des Signales VA am Ausgang des Vergleichers V und des Signales GA am Ausgang des UND-Gatters G dargestellt. Der Wert n des Digitalwortes D ist in diesem Ausführungsbeispiel mit n=3 gewählt. Die Zykluszeit t ist das 2⁴-fache der Periodendauer des Taktes bzw. 16 Taktperioden pro Zykluszeit. Wie aus der Fig. 2 zu erkennen ist, werden am Ausgang GA des UND-Gatters G genau drei Impulse erzeugt, die dem Digitalwort 3 entsprechen. In diesem ersten Ausführungsbeispiel sind die drei Impulse allerdings sehr ungleichmäßig innerhalb der Zykluszeit t verteilt. Die Impulse werden am Anfang des bei 0 beginnenden i-Bit-Zählers Z erzeugt, wonach dann eine lange Pause folgt.

Für eine bessere Kontinuität der Periodendauer wird in dem zweiten Ausführungsbeispiel die Schaltungsanordnung gemäß Fig. 3 verwendet. Diese unterscheidet sich von der in Fig. 1 gezeigten Schaltungsanordnung nur dadurch, daß die Verbindungsleitungen Vl2 von Q₀ nach B₃, von Q₁ nach B₂, von Q₂ nach B₁ und von Q₃ des i-Bit-Zählers Z nach B₀ des Vergleichers V angeschlossen sind. Die Dualstellen der Zahl B am Ausgang des i-Bit-Zählers Z sind somit in der Wertigkeit für die Zahl B am Eingang des Vergleichers V umsortiert, wobei eine Zuordnung zwischen den Ein- und Ausgängen hergestellt ist, in der Form Q_j ist mit B_i-j verbunden, mit j=0 . . . i. Wie es in Fig. 4 dargestellt ist, erhält man hierdurch (siehe Vergleicher V) eine Zahlenfolge, die im Wechsel große und kleine Zahlen B enthält. Am Ausgang VA des Vergleichers V und am Ausgang GA des UND-Gatters G werden drei Impulse entsprechend dem Digitalwort D mit dem Wert n=3 erzeugt, wobei diese drei Impulse innerhalb der Zykluszeit t gleichmäßiger verteilt sind als im voran beschriebenem Ausführungsbeispiel.

In Fig. 5 ist das dritte Ausführungsbeispiel der Schaltungsanordnung dargestellt, die die gleichmäßige Verteilung der Impulse über die Zykluszeit t noch weiter verbessert. Für die Vergleichmäßigung der Impulsfolge am Ausgang GA des UND-Gatters G wird das Prinzip benutzt, daß für den Fall, daß die mittlere Frequenz konstant ist, die momentane Frequenz jedoch stark schwankt, sich die schwankende Momentanfrequenz durch mehrfaches Teilen der mittleren Frequenz angleicht. Die Schaltungsanordnung nach Fig. 5 läßt daher die Zahlenfolge 0 bis 15 mehrfach innerhalb der Zykluszeit t durchlaufen. In dem Ausführungsbeispiel, wie auch in Fig. 6 gezeigt ist, wird die Zahlenfolge 0 bis 15 viermal wiederholt und am Ausgang GA des UND-Gatters G entsprechend der Anzahl der Durchläufe durch vier geteilt. Nach Fig. 6 ergeben sich somit am Ausgang DA des Teilers DI drei Impulse, die über die Zykluszeit t genau verteilt sind. Hierbei ist jeweils die ansteigende Flanke des Signals DA in Fig. 6 zu betrachten.

Die beste Verteilung bzw. Kontinuität der Impulse über die Zykluszeit t ergibt sich durch eine Zusammenfassung der Ausführungsbeispiele 2 und 3 gemäß den Fig. 3 bis 6, so daß sich das in Fig. 7 dargestellte vierte Ausführungsbeispiel ergibt. Hier sind die Verbindungsleitungen Vl2 zwischen dem i-Bit-Zähler Z und dem Vergleicher V, wie es auch in Fig. 3 dargestellt ist, umsortiert, so daß der Vergleicher V eine Zahlenfolge erhält, die im Wechsel große und kleine Zahlen B aufweist, wie insbesondere in Fig. 8 gezeigt ist. Die Verbindungsleitungen Vl1 von den Eingängen A₀ bis A₃ des Vergleichers V zu den Ausgängen Q₀ bis Q₃ des Digitalwortes D sind analog zu den ersten drei Ausführungsbeispielen angeschlossen. Auch sind der Taktgeber TG und der Ausgang VA des Vergleichers V mit dem UND-Gatter G verbunden. Das am Ausgang GA des UND-Gatters G vorliegende Signal liegt am Teiler DI an, der analog zum dritten Ausführungsbeispiel die Impulsserie entsprechend der Anzahl der Durchläufe teilt. Die Fig. 8 zeigt das resultierende Impulsdiagramm mit den gleichen Parametern wie im 3. Ausführungsbeispiel gemäß Fig. 6.

In Fig. 9 ist die Schaltungsanordnung des 4. Ausführungsbeispiels gemäß Fig. 7 mit beliebigen Parametern dargestellt.

In Fig. 10 ist die Schaltungsanordnung des fünften Ausführungsbeispieles dargestellt, das die Impulserzeugung ohne UND-Gatter realisiert. Das UND-Gatter läßt sich einsparen, wenn die höchstwertige Dualstelle Q′_i der Digitalzahl A immer gleich "0" ist, wobei bei einer Zahlenfolge von 0 bis 15 die Digitalzahl max. den Wert 7 annehmen darf. Bei der Schaltungsanordnung liegen gemäß den Ausführungsbeispielen 2 und 4 am Vergleicher V im Wechsel große und kleine Zahlen an, da Q_j mit B_i-j (j=0 . . . i) verbunden ist. Da die höchstwertige Dualstelle Q′ der Digitalzahl A immer "0" ist, folgt bei dieser Anordnung einem möglichen Zustand A<B auf jeden Fall ein Zustand B<A, wodurch am Ausgang VA des Vergleichers V direkt die auszugebenden Impulse anliegen. Ein UND-Gatter ist somit nicht notwendig. Auch hier wird eine gleichmäßigere Verteilung durch mehrfaches Teilen der Ausgangsfrequenz mittels des Teilers DI erreicht.

In Fig. 11 ist das Impulsdiagramm mit den gleichen Parametern wie im 3. Ausführungsbeispiel dargestellt.

Um vorgegebene Impulszahlen exakt einzuhalten, muß darauf geachtet werden, daß ein Wechsel des Wertes n genau nach einem Durchlauf des i-Bit-Zählers erfolgt (Zykluszeit). Das Taktsignal T bildet die Zeitbasis. Die digital einstellbare Frequenzerzeugung findet ihren Einsatz in Verbindung mit digitalen Rechnern als Ausgangsschaltung. Für die praktische Ausführung ist es vorteilhaft, das Taktsignal T aus dem Systemtakt eines Rechners herzuleiten. Durch entsprechende Interruptlogik wird dann eine Ausgabe von Impulsen mit dem Durchlauf des i-Bit-Zählers synchronisiert.

Claims

1. Schaltungsanordnung zur digital einstellbaren Frequenzerzeugung, insbesondere zur Erzeugung von Impulsen, deren Anzahl durch ein Digitalwort vorgegeben ist, dadurch gekennzeichnet, daß das Taktsignal (T) eines Taktgenerators (TG) einen i-Bit-Zähler (Z) taktet, an dessen Ausgängen eine digitale Zahlenfolge (B) erzeugt wird, daß ein Vergleicher (V) vorgesehen ist, der die digitale Zahlenfolge (B) mit einer durch das Digitalwort (D) festgelegten Digitalzahl (A) entweder auf größer oder auf kleiner vergleicht und daß der Ausgang (VA) des Vergleichers (V) mit dem Taktsignal (T) über ein Tor (G) verknüpft ist, so daß am Ausgang (GA) des Tores (G) ein weiteres Signal erzeugt wird.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß anstelle einer direkten Verbindung die Ausgänge (Q₀ bis Q_i) des i-Bit-Zählers (Z) mit den Eingängen (B₀ bis B_i) des Vergleichers (V) ihrer Wertigkeit entsprechend in umkehrter Reihenfolge verbunden sind.

3. Schaltungsanordnung nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß der i-Bit-Zähler (Z) die Zahlenfolge (B) innerhalb einer Zykluszeit (t) m-mal an den Vergleicher (V) liefert und daß am Ausgang (GA) des Tores (G) ein Teiler (DI) vorgesehen ist, der die am Ausgang (GA) entstehende Impulsfolge m-mal teilt.

4. Schaltungsanordnung zur digital einstellbaren Frequenzerzeugung, insbesondere zur Erzeugung von Impulsen, deren Anzahl durch ein Digitalwort vorgegeben ist, dadurch gekennzeichnet, daß das Taktsignal (T) eines Taktgenerators (TG) einen i-Bit-Zähler (Z) taktet, an dessen Ausgängen eine digitale Zahlenfolge (B) erzeugt wird, daß ein Vergleicher (V) vorgesehen ist, wobei die parallelen digitalen Ausgänge (Q₀ bis Q_i) des i-Bit-Zählers (Z) mit den parallelen digitalen Eingängen (B₀ bis B_i) des Vergleichers (V) ihrer Wertigkeit entsprechend in umgekehrter Reihenfolge verbunden sind und der Vergleicher das vom Zähler übergebene Digitalsignal mit einer durch das Digitalwort (D) festgelegten Digitalzahl (A) entweder auf größer oder auf kleiner vergleicht und am Ausgang (VA) des Vergleichers (V) ein weiteres Signal erzeugt wird, daß der i-Bit-Zähler (Z) die Zahlenfolge (B) innerhalb einer Zykluszeit (t) m-mal an den Vergleicher (V) liefert und daß am Vergleicherausgang (VA) ein Teiler (DI) vorgesehen ist, der die am Ausgang (VA) entstehende Impulsfolge m-mal teilt.