JPS61198812A - 基準信号発生回路 - Google Patents
基準信号発生回路Info
- Publication number
- JPS61198812A JPS61198812A JP60038162A JP3816285A JPS61198812A JP S61198812 A JPS61198812 A JP S61198812A JP 60038162 A JP60038162 A JP 60038162A JP 3816285 A JP3816285 A JP 3816285A JP S61198812 A JPS61198812 A JP S61198812A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- frequency division
- timing pulse
- reference signal
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はキードＡＰＣ回路（キード自動位相調整回路）
、デジタル信号処理回路等において必要とされる、タイ
ミング・パルスに同期した基準信号発生回路に関するも
のである。
、デジタル信号処理回路等において必要とされる、タイ
ミング・パルスに同期した基準信号発生回路に関するも
のである。
従来の技術
従来は ｒｌ）基準発振回路自体に制御端子を設け、該
制御端子にタイミング・パルス信号を印加して直接発振
をオン・オフさせるか、（２）連続発振する基準発振回
路の出力端子をゲート回路に接続し、ゲート回路をタイ
ミングパルスによってオン・オフさせていた。
制御端子にタイミング・パルス信号を印加して直接発振
をオン・オフさせるか、（２）連続発振する基準発振回
路の出力端子をゲート回路に接続し、ゲート回路をタイ
ミングパルスによってオン・オフさせていた。
発明が解決しようとする問題点
前記（１）の方式ではタイミング・パルスによって発振
を開始させようとするとき、直ちに基準発振回路が発振
を開始せず、タイミングパルス巾が短かいとき特に問題
を生じる。また前記（２）の方式ではゲート回路がオン
する時点と、それにつソく基準信号の周期のはじめの時
点との時間間隔が、基準信号の一周期分にわたってばら
つく問題が避けられなかった。
を開始させようとするとき、直ちに基準発振回路が発振
を開始せず、タイミングパルス巾が短かいとき特に問題
を生じる。また前記（２）の方式ではゲート回路がオン
する時点と、それにつソく基準信号の周期のはじめの時
点との時間間隔が、基準信号の一周期分にわたってばら
つく問題が避けられなかった。
本発明は上記２つの問題点を解決する信号抜取り回路を
提供することを目的としている。
提供することを目的としている。
問題点を解決するだめの手段
第１図は本発明の信号抜取り回路のブロック図である。
第１図において２は基準信号のｎ倍の周波数の原信号発
振回路、３はタイミングパルス発主回路、１は分周比ｎ
の分周回路であって、前記原信号発振回路２の出力端子
２１が前記分周回路１の入力端子１１に接続され、前記
タイミング・パルス発生回路３の出力端子３２が、前記
分周回路１のリセット端子１２に接続される。所望の基
準信号は分周回路１の出力端子１３から取出される。
振回路、３はタイミングパルス発主回路、１は分周比ｎ
の分周回路であって、前記原信号発振回路２の出力端子
２１が前記分周回路１の入力端子１１に接続され、前記
タイミング・パルス発生回路３の出力端子３２が、前記
分周回路１のリセット端子１２に接続される。所望の基
準信号は分周回路１の出力端子１３から取出される。
作用
第１図に於て原信号Ｓ１が分周回路１の入力端子１１に
印加される。第２図に示すように分周回路１はそのリセ
ット端子に印加されるタイミングパルスＳ２が正になる
期間Ｔのみ、リセット状態が解除され原信号Ｓｌをｎ分
周してその出力端子１３に信号Ｓ３として出力する。信
号Ｓ３が所望の基準信号である。
印加される。第２図に示すように分周回路１はそのリセ
ット端子に印加されるタイミングパルスＳ２が正になる
期間Ｔのみ、リセット状態が解除され原信号Ｓｌをｎ分
周してその出力端子１３に信号Ｓ３として出力する。信
号Ｓ３が所望の基準信号である。
実施例
第１図に於て原発振回路２は、インバータＱ１゜Ｑ２と
水晶発振子Ｘによって構成されている。また分周回路１
としては、７４ＬＳ９２ 、７４ＬＳ １６３等の汎用
カウンタＩＣを使用している。
水晶発振子Ｘによって構成されている。また分周回路１
としては、７４ＬＳ９２ 、７４ＬＳ １６３等の汎用
カウンタＩＣを使用している。
タイミングパルス発生回路３は、この基準信号発生回路
が使用されるキードＡＰＣ回路、デジタル信号処理回路
等に依存する。
が使用されるキードＡＰＣ回路、デジタル信号処理回路
等に依存する。
第２図に於て原信号Ｓｌの周期をｔｌ、基準信号Ｓ３の
周期をｔ３、分周回路１の分周比をｎとすれば ｔ１＝ｔ３／ｎ である。タイミングパルスＳ２が正に立上る時点から原
信号Ｓ１の周期のはじめまでの時間ΔｔはＯ乃至ｔｌで
ある。もしｔｌ：ｔ３ならばΔｔ＝Ｑ〜ｔ３゜ｔｌ＝ｔ
３／ｎならばΔｔ＝Ｑ〜ｔ３／ｎであるからΔｔのばら
つきは分周比ｎに反比例して減小し、分周比ｎを大きく
とることによりΔｔの最大値を基準信号の周期に対して
無視しうる程度となしうる。
周期をｔ３、分周回路１の分周比をｎとすれば ｔ１＝ｔ３／ｎ である。タイミングパルスＳ２が正に立上る時点から原
信号Ｓ１の周期のはじめまでの時間ΔｔはＯ乃至ｔｌで
ある。もしｔｌ：ｔ３ならばΔｔ＝Ｑ〜ｔ３゜ｔｌ＝ｔ
３／ｎならばΔｔ＝Ｑ〜ｔ３／ｎであるからΔｔのばら
つきは分周比ｎに反比例して減小し、分周比ｎを大きく
とることによりΔｔの最大値を基準信号の周期に対して
無視しうる程度となしうる。
また第３図はｎ分周回路に使用される前記汎用カウンタ
ＩＣの入出方間分布容量を図示したもので、リセット端
子１２は高周波的に接地されるから入力端子１１と出力
端子１３の間の等価分布容量Ｃｅｑは第３図において となりきわめて小さな値となって、リセット期間の原信
号の分周回路出力端子へのろう洩は問題にならぬ値とな
る。
ＩＣの入出方間分布容量を図示したもので、リセット端
子１２は高周波的に接地されるから入力端子１１と出力
端子１３の間の等価分布容量Ｃｅｑは第３図において となりきわめて小さな値となって、リセット期間の原信
号の分周回路出力端子へのろう洩は問題にならぬ値とな
る。
またタイミングパルスによってリセットが解除されたと
き、原信号の分周開始は必ず原信号の最初の周期のはじ
めから開始されることが実験的に確認されている。
き、原信号の分周開始は必ず原信号の最初の周期のはじ
めから開始されることが実験的に確認されている。
発明の詳細
な説明したように本発明の基準信号発生回路を使用する
ことにより常にタイミングパルスからの遅れが無視しう
る基準信号を得ることが出来、また基準信号に対して雑
音となる原信号のろう洩もなく、キードＡＰＣ回路、デ
ジタル信号処理回路に使用して著しく信頼性を改善出来
た。またその回路構成はきわめて簡易であって実用上の
効果は甚大である。
ことにより常にタイミングパルスからの遅れが無視しう
る基準信号を得ることが出来、また基準信号に対して雑
音となる原信号のろう洩もなく、キードＡＰＣ回路、デ
ジタル信号処理回路に使用して著しく信頼性を改善出来
た。またその回路構成はきわめて簡易であって実用上の
効果は甚大である。
第１図は本発明の基準信号発生回路のブロック図、第２
図は第１図の回路の動作説明図、第３図は等価分布容量
を示す説明図である。 １・・・分局回路 ２・・・原信号発振回路
図は第１図の回路の動作説明図、第３図は等価分布容量
を示す説明図である。 １・・・分局回路 ２・・・原信号発振回路
Claims (1)
- 基準信号のｎ倍の周波数の原信号発振回路と分周比ｎの
分周回路とタイミングパルス発生回路とによって構成さ
れ、前記原信号発振回路の出力端子を、前記分周回路の
入力端子に接続し、前記タイミングパルス発生回路の出
力端子を前記分周回路のリセット端子に接続し、分周回
路の出力端子よりタイミングパルス発生期間のみ原信号
をｎ分周した基準信号を得る基準信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60038162A JPS61198812A (ja) | 1985-02-27 | 1985-02-27 | 基準信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60038162A JPS61198812A (ja) | 1985-02-27 | 1985-02-27 | 基準信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61198812A true JPS61198812A (ja) | 1986-09-03 |
Family
ID=12517708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60038162A Pending JPS61198812A (ja) | 1985-02-27 | 1985-02-27 | 基準信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61198812A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3841431A1 (de) * | 1988-12-06 | 1990-06-07 | Krone Ag | Schaltungsanordnung fuer eine digital einstellbare frequenzerzeugung |
-
1985
- 1985-02-27 JP JP60038162A patent/JPS61198812A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3841431A1 (de) * | 1988-12-06 | 1990-06-07 | Krone Ag | Schaltungsanordnung fuer eine digital einstellbare frequenzerzeugung |
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