KR20030028557A - 디지털 클록 곱셈 방법 및 곱셈 장치 - Google Patents

디지털 클록 곱셈 방법 및 곱셈 장치 Download PDF

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KR20030028557A
KR20030028557A KR10-2003-7001495A KR20037001495A KR20030028557A KR 20030028557 A KR20030028557 A KR 20030028557A KR 20037001495 A KR20037001495 A KR 20037001495A KR 20030028557 A KR20030028557 A KR 20030028557A
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더 내셔널 유니버시티 오브 싱가포르
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Abstract

클록 곱셈 기술은 두 개의 발진 회로를 입력 신호로 구동하는 것을 포함한다. 이 회로들 중 하나는 반전 입력을 갖고 있다. 발진 회로들은 두 개의 안정 동작 영역으로 정해지는 불안정 동작 영역을 가지는 전달 함수에 의해 특징지어 진다. 불안정 동작 영역에서 발진 회로 각각의 동작 중에 일어난 발진은 조합되어 입력 주파수의 배수인 주파수를 갖는 신호를 생성한다.

Description

디지털 클록 곱셈 방법 및 곱셈 장치{METHOD AND APPARATUS FOR A DIGITAL CLOCK MULTIPLICATION CIRCUIT}
클록 곱셈(clock multiplication) 회로는 입력 클록 주파수의 정수 곱셈의 결과인 클록 주파수를 출력한다. 주파수 곱셈은 그 용도가 많이 있다. 예컨대, 마이크로프로세서는 주파수 곱셈을 이용하여 여러 가지 서로 다른 클록 레이트에서 명령을 실행할 수 있다.
종래의 클록 곱셈 회로에서는 위상 동기 루프가 사용된다. 통상적으로 위상 동기 루프는 위상 검출 회로, 증폭기, 및 전압 제어 발진기를 포함한다. 전통적으로 위상 동기 루프를 사용하는 것을 꺼려 왔는데, 그 이유의 일부는 그와 같은 회로를 구현하는 이산적 구성 성분들을 이용하는 것이 복잡하다는 것이다.
클록 곱셈 회로를 구현하는 다른 방법은 미국특허 제5,107,264호에 개시되어있다. 이 특허의 도 2에서 알 수 있는 바와 같이, 이 회로는 주파수가 입력 클록 주파수의 Q배인 출력을 내기 위해서는 Q-I 지연 회로를 사용하여야 한다. 저주파 입력 클록의 총 Q-I 지연량은 에지 검출기(36)를 통과하는데, 이 검출기는 펄스의 상승 에지에 응답하여 한 개의 고주파 펄스를 발생시킨다. 서로 다른 지연을 갖는 Q개의 저주파 클록이 에지 검출기를 통과하므로, Q개의 고주파 펄스가 서로 다른 시각에서 발생된다. 이들 모든 고주파 펄스는 OR 게이트(40)에 의해 조합되어 입력에서의 하나의 저주파 클록에 응답하여 Q개의 클록 펄스를 산출한다.
곱셈 인자(factor)가 증가할수록 지연 회로와 에지 검출기 수는 증가한다. 더욱이, 동일한 입력 클록 주파수에 대한 곱셈 인자가 변하면, 지연 회로와 검출기를 추가/제거해야 하는 것 외에도 각 지연 회로의 파라메터를 다시 조정해야 한다. 이러한 과정은 Q가 클 때에는 실용성이 없다.
따라서, 디지털 클록 곱셈 기술을 개선할 필요가 있다.
본 발명은 디지털 회로에 관한 것으로, 특히 클록 곱셈 회로에 관한 것이다.
관련 출원의 상호 인용
본 출원은 2000년 4월 25일자로 출원된 미국특허 출원 제09/558,082호(attorney docket no. 19893-4.00US)의 일부 계속 출원으로서, 본 명세서에 인용으로 포함된다.
본 발명의 교시는 첨부 도면과 관련한 다음의 상세한 설명으로부터 쉽게 이해될 수 있다.
도 1A-1C는 본 발명의 클록 곱셈 기술의 전형적인 실시예의 회로 구성도.
도 2는 도 1의 게이트식 발진기에 사용된 회로의 전달 함수를 일반적으로 나타낸 도면.
도 3은 동작점을 안정 영역과 불안정 영역 사이에 두기 위한 개략 회로 구성도.
도 4-6은 본 발명에 따른 회로 구성의 예를 도시한 도면.
도 7은 본 발명에 따라 구성된 회로에서 실시한 측정을 도시한 도면.
도 8A 및 8B는 본 발명의 동작을 보여주는 도면.
주파수 곱셈 방법은 입력 신호의 한 사이클의 전반부(first half) 동안에는 n/2 발진을 갖고 그 사이클의 후반부 동안에는 발진이 없는 제1 중간 신호를 생성하는 것을 포함한다. 전반부 사이클 동안에는 발진이 없고 후반부 사이클 동안에는 n/2 발진을 갖는 제2 신호는 제1 신호와 조합되어 곱해진 신호를 생성한다.
본 발명에 따라서, 상기 제1 및 제2 신호는 제1 안정 동작 영역과 제2 안정 동작 영역에 의해 한정되는 불안정 동작 영역을 갖는 것을 특징으로 하는 전달 함수에 의해 정의되는 회로에 의해 생성된다. 이 회로는 그 동작점이 불안정 영역으로 이동하면 발진 출력을 생성한다. 이 회로는 그 동작점이 제1 및 제2 안정 영역 중 어느 하나에 놓이면 비발진 출력을 생성한다. 본 발명의 방법은 발진 출력을 생성하기 위하여 동작점을 불안정 영역에 놓이게 하는 것을 더 포함한다. 본 발명의 방법은 발진을 종료시키기 위하여 동작점을 안정 영역들 중 하나에 놓이게 하는 것을 포함한다.
본 발명의 회로는 그 발진이 실질적으로 순간적으로 개시되고 종료되는 점에서 잇점이 있다. 발진기의 ON 상태와 OFF 상태 간에는 과도기간이 없다. 다른 잇점은 ON 기간 중에 발진의 제1 사이클의 기간이 그 ON 기간 중의 후속 사이클의 기간과 같다는 것이다. 추가적인 지원 회로나 커패시터에서 대기(stanby) 레벨을 유지하기 위한 특별한 회로가 필요없다. 회로는 외부의 자유 실행(free running) 발진을 필요로 하지 않는다. 회로는 인에이블 신호에 의해 트리거될 때에 자신의 발진을 생성한다. 회로는 인에이블 신호와 본래적으로 동기화되어 있다. 회로 구성을 변경하지 않고 회로 파라메터를 조정함으로써 듀티 사이클과 발진 주파수는 변할 수 있다. 회로의 출력에서의 게이트식(gated) 발진은 인에이블 신호와 중첩되지 않으므로 이들을 분리시킬 회로를 추가할 필요가 없다.
도 1A 및 1B를 참조로 설명하면, 개략 블록도는 본 발명에 따른 클록 곱셈 회로(100)의 실시예를 도시한 것으로, 제1 주파수의 클록 입력 신호를 수신하는 입력 단자(102)를 포함한다. 종래의 클록 발생원(10)은 클록 입력 신호를 공급한다. 출력 단자(110)는 제1 주파수보다 큰 제2 주파수의 출력 신호를 전달한다.
압력 단자(102)는 한 쌍의 게이트식 발진 회로(104, 106)에 클록 입력 신호를 공급한다. 게이트식 발진 회로(104)는 입력 단자(102)로부터 비반전 신호를 수신한다. 게이트식 발진 회로(106)는 입력 단자(102)에 수신된 신호를 반전시키는 반전 회로를 포함한다. 도 1B에 도시된 바와 같이, 게이트식 발진기(106)를 위한 입력 신호 반전은 인버터(112)에 의해 공급될 수 있다.
원하는 주파수 곱셈 인자를 n이라 하면, 게이트식 발진기(104)는 입력 신호의 반(half) 주기 당 n/2 발진을 생성하도록 조정된다. 즉, 입력 신호가 하이인 시간 동안에는 게이트식 발진기(104)는 n/2 펄스를 생성한다. 유사하게, 입력 신호의 로우 사이클 동안에는 게이트식 발진기(106)는 n/2 펄스를 생성한다.
두 개의 게이트식 발진기 각각의 출력은 조합 회로(108)에 공급된다. 일 실시예에서, 조합 회로(108)는 2입력 OR 게이트를 포함한다. 이 실시예에서 각 출력은 OR 게이트의 입력에 공급된다. 다른 실시예에서 조합 회로는 종래의 아날로그 합산 회로이다. 여기서, 각 게이트식 발진기(104, 106)의 출력은 합산기의 입력에 공급된다.
게이트식 발진기에 의해 생성된 발진은 조합 회로(108)에 의해 조합되어 입력 주파수의 n배인 주파수를 가진 출력을 생성한다. 따라서, 입력 신호의 전반 주기(first half-period) 동안에는 클록 곱셈 회로(100)의 출력(110)은 게이트식 발진기(104)로부터의 n/2 발진을 포함하고, 이 기간 동안에 게이트식 발진기(106)의 출력은 로우가 된다. 입력 신호의 후반 주기 동안에는 출력(110)은 게이트식 발진기(106)로부터의 n/2 발진을 포함하고, 이 기간 동안에 게이트식 발진기(104)의 출력은 로우가 된다. 그 결과는 입력 클록 주파수와 인자 n의 곱셈이다.
일반적으로, 곱셈 인자는 쉽게 변경하여 곱셈 인자 (m+n)을 생성할 수 있다는 점에 유의한다. 명백하게 드러날 것이지만, 게이트식 발진기(104, 106)는 게이트식 발진기(104)가 인에이블될 때에 m개 발진을 생성하고 게이트식 발진기(106)가 인에이블될 때에 n개 발진을 생성하도록 서로 다르게 조정될 수 있다. 단자(102)에서의 입력 클록 신호가 하이이면 게이트식 발진기(104)는 m개 발진을 생성할 것이고, 게이트식 발진기(106) 밖으로는 발진이 나오지 않는다. 입력 클록 신호가 로우이면 게이트식 발진기(106)는 n개의 발진을 생성할 것이고, 게이트식 발진기(104) 밖으로는 발진이 나오지 않는다. 게이트식 발진(104, 1060의 출력이아날로그 합산 회로(즉, OR 게이트)(108)를 이용하여 함께 조합(합산)되면, 출력(110)은 입력 클록 주파수의 (m+n)배인 (m+n) 클록 펄스를 포함할 것이다. 또한, 이 간단한 회로에 의해서 짝수 뿐만 아니라 홀수 곱셈 인자가 m과 n의 적당한 선택을 통해 실현될 수 있다.
도 1C는 디지털 시스템에서의 곱셈 회로(100)의 전형적인 이용을 보여준다. 여기서, 제1 주파수를 갖는 클록 입력 단자(102)에서의 클록 신호가 디지털 회로(134)에 전달된다. 클록 입력은 곱셈기(100)에도 공급되어 제2 주파수를 가진 제2 클록 입력(110)을 생성하며, 이 제2 클록 입력도 디지털 회로(134)에 공급된다.
도 2를 참조로 설명하면, 본 발명에 따른 게이트식 발진 회로는 대체로 N자 형자의 곡선을 갖는 전달 함수를 나타낸다. 본 발명을 위해서는 회로의 "전달 함수"는 그 회로의 두 가지 상태 변수 사이의 관계를 의미한다. 예컨대, 전자 회로들은 통상적으로 그들의 I-V 곡선, 두 가지 상태 변수인 전류(I)와 전압(V)에 의해 특징지워진다. 그와 같은 곡선은 한 상태 변수(예컨대, 전류(I))가 다른 상태 변수(전압(V))의 변화에 따라 어떻게 변화하는지를 보여준다. 도 2에서 알 수 있는 바와 같이, 전달 함수 곡선(202)은 여기서 "불안정" 영역이라고 하는 어떤 영역 내에 놓인 부분을 포함한다. 이 불안정 영역은 여기서 "안정" 영역이라고 하는 영역들(206, 208)에 의해 양측에 한정된다. 도 2에서 볼 수 있는 바와 같이, 전달 함수 곡선(202)의 일부분도 안정 영역들 내에 놓여 있다.
본 발명에 따른 회로는 전달 함수(202) 상의 위치로 정의되는 관련 "동작점"을 갖고 있다. 도 2는 3개의 동작점 위치(210, 210', 210'')를 보여준다. 회로의 출력 특성은 전달 함수를 따른 동작점이 위치에 따라 달라진다. 만일 동작점이 영역(204) 내에 놓인 전달 함수의 부분(214)을 따라 위치해 있다면, 회로의 출력은 발진행동을 보일 것이다. 그러므로, 전달 함수의 이 부분이 존재하는 영역(204)을 불안정 영역이라고 한다. 만일 동작점이 영역(206, 208)의 어느 한 쪽 내에 놓인 전달 함수의 부분(216, 218)을 따라 위치해 있다면, 회로의 출력은 일반적인 시변( 행동을 보이고 다른 점에서는 비발진 행동을 보일 것이다. 이런 이유로 영역(206, 208)을 안정 영역이라고 한다.
도 2 및 3을 참조로 설명하면, 회로의 동작점을 변화시키기 위한 일반적인 구성이 도시되어 있다. 도면은 단자(303, 305)에 의해 그 입력이 정해진 회로(302)를 보여준다. 단자(305)에는 유도성 소자(304)의 일단이 연결되어 있다. 유도성 소자(304)의 타단과 회로(302)의 단자(303) 사이에는 함수 생성기(310)가 연결되어 회로를 완성한다. 본 발명에 따라서, 회로(302)는 N자 형태의 전달 함수를 갖고 있다. 또한, 본 발명에 따라서는 회로(302)는 함수 생성기(310)의 출력(Vs) 레벨에 따라서 그 동작점이 불안정 영역(204) 안팎으로 이동될 수 있다는 특징을 갖고 있다. 이러한 동작은 회로(302)의 출력(Vout)에서 발진 행동의 개시와 그러한 발진 행동의 중지를 제어한다. 동작점을 불안정 영역(204)에 놓인 전달 함수의 부분 상에 있도록 하는 것은 발진 행동을 일으킬 것이다. 동작점을 안정 영역들(206, 208) 중 어느 한 영역에 있는 전달 함수에 놓이도록 하는 것은 비발진행동으로 나타난다.
N자 형태의 전달 함수를 보여주는 회로의 예는 그 출력과 그 비반전 입력 사이에 궤환(feedback) 저항을 갖는 연산 증폭기(op-amp)이다. 도 4는 그와 같은 회로(400)를 보여준다. op-amp(402)는 op-amp의 출력(Vout)이 저항(Rf)를 가진 궤환 저항(408)을 통해 그 비반전 입력으로 궤환하는 정궤환 경로를 포함한다. op-amp(402)의 출력 전압의 일부는 그 반전 입력에 공급된다. 도 4는 op-amp 출력의 일부를 그 반전 입력에 다시 공급하기 위하여 각 저항(R1, R2)을 갖는 저항(404, 406)을 포함하는 분압 회로를 보여준다. op-amp(402)의 비반전 입력과 접지 사이에 인덕터(410)와 함수 생성기(310)를 직렬로 연결시키면 회로가 완성된다. 쉽게 입수할 수 있는 LM-358 op-amp와 같은 전형적인 재고(off-the-shelf) op-amp가 이용될 수 있다.
N자 형태의 전달 함수를 가진 다른 예는 도 5에 도시되어 있다. 여기서, 회로(500)는 유동성 소자(410)를 통해 함수 생성기(310)에 그 일단이 연결된 터널 다이오드(502)를 포함한다. 출력(Vout)은 다이오드(502)의 타단과 접지 사이에 연결된 저항(504)에 나타난다.
전술한 회로는 2변수 반 데르 폴(Van der Pol: VdP) 발진기를 기술하는 아래의 한 쌍의 일반화된 결합 방정식으로 표현될 수 있다.
(1)
(2)
여기서, x와 y는 VdP 발진기의 상태 변수이고, f(t)는 VdP 발진기의 동작점을 이동시키는데 이용될 수 있는 제어 가능한 시변 강제 함수이고, Ψ(x)는 변수 x의 큐빅 함수(cubic function)로서, 제어 가능한 VdP 발진기 설정의 관건이 되는 것이다.
방정식 (1)과 (2)는 변수 x와 y 각각은 회로 설계 시에 흔히 이용되는 물리 변수를 나타내는 V와 I로 대체함으로써 도 4의 회로에 관계한다. 여기서,
(3)
(4)
방정식(4)에서의 파라메터(C)는 도 4에서 점선으로 표시한, 전압(V)가 걸리는 작은 기생 커패시터(420)를 나타낸다. Vs는 강제 함수로 작용하는 함수 생성기(310)의 시변 전압 발생원이다. 회로(400)의 동작점은 dV/dt = 0으로, di/dt = 0으로 설정함으로써 구해진다. 방정식(3)과 (4)는 각각 V = Vs와 i = Ψ(V)가 된다. i = Ψ(V)는 Rf, R1및 R2의 조합을 가진 op-amp의 전달 함수이다. 따라서, 도 2를 다시 참조하여 설명하면, 전달 함수 곡선(202)은 i = Ψ(V)에 의해 정해짐을 볼 수 있다.
라인 V = Vs와 곡선 i = Ψ(V) 간의 교차는 회로의 동작점을 정한다. i = Ψ(V)에 의해 정해진 전달 함수(202)를 더 자세히 조사해 보면, 세그먼트(216,218)는 양의 기울기(di/dV > 0)를 갖고, 세그먼트(214)는 음의 기울기(di/dV < 0)를 갖고 있음을 알 수 있다. op-amp(도 4)가 포화되면, 동작점은 두 개의 양의 기울기의 세그먼트(216, 218) 중 하나를 따라 놓인다. op-amp(402)가 선형적으로 동작하면, 동작점은 음의 기울기의 세그먼트를 따라 놓인다. 동작점이 음의 기울기의 세그먼트(214) 상에 있으면, 회로(400)의 출력(Vout)에서 발진 행동이 관측될 것이다. 따라서, 음의 기울기의 세그먼트는 동작점(210)으로서 불안정 영역(204)에 놓여 있다고 말한다. 동작점(210', 210'')이 양의 기울기의 세그먼트 상에 있으면, 비발진 출력이 관측된다. 따라서, 양의 기울기의 세그먼트는 안정 영역(206, 208)에 놓여 있다고 말한다.
동작점(210)은 함수 생성기(310)의 출력(Vs)이 회로(400)의 입력에 인가될 때에 이 출력을 변화시킴으로써 전달 함수를 따라 이동될 수 있다. 특히, 동작점은 함수 생성기에 의해 인에이블 신호가 공급될 때에 불안정 영역(204)으로 이동될 수 있다. 반대로, 동작점은 디스에이블 신호의 인가에 의해서 불안정 영역 밖으로 그리고 안정 영역들(206, 208) 중 하나 내로 이동될 수 있다. 그 결과 나타나는 회로의 동작은 게이트식 발진기의 동작이다.
도 6은 본 발명의 게이트식 발진기의 또 다른 실시예를 도시한 것이다. 상기 도면들에서처럼, 함수 생성기(310)는 가변 전압 신호(Vs)를 공급한다. 이 신호는 인덕터(410)를 통해 제1 인버터(602)로 공급된다. 인버터(602)의 출력은 제2 인버터(604)에 연결된다. 인버터(604)의 출력은 저항(608)에 나타나서 출력(Vout)을제공한다. 인버터(604)의 출력에서 인버터(602)의 입력으로의 궤환 경로는 저항(606)을 통해 제공된다.
도 1A와 1B의 게이트식 발진 회로(104, 106)는 동일하게 설계되는 것이 바람직하다. 그 이유는 실제적인 문제로서 그와 같은 장치의 제조가 간단하다는 것이다. 그러나, 각 게이트식 발진 회로(104, 106)는 서로 다르게 설계되어 본 발명에 따라 기능할 수 있는 것은 본 발명의 범위에 속한다.
이제 도 7을 참조로 설명하면, 전술한 동작을 나타내는 오실로스코프 트레이스(trace)가 도시되어 있다. 트레이스 1은 회로(400)의 입력에 인가된 함수 생성기(310)의 출력(Vs)이다. 이 트레이스의 제1 부분은 인에이블 신호를 구성한다. 그 다음에는 디스에이블 신호를 구성하는 제2 부분이 이어진다. 바람직하게는 함수 생성기 출력은 디지털 파형이다. 예컨대, 전형적인 디지털 파형은 도 7에 도시된 바와 같은 사각파이다. 통상적으로는 ON 시간과 OFF 시간의 주기는 게이트식 발진기의 특정 응용의 특성에 따라 달라지기 때문에 디지털 파형은 시간축을 따라 비대칭이 될 것임에 유의한다.
트레이스 2는 회로(400)의 출력 전압(Vout)이다. 이로부터 알 수 있는 바와 같이, 회로는 인에이블 신호가 수신될 때에 발진하기 시작한다. 이 발진은 인에이블 신호가 지속되는 동안에 계속된다. 또한, 제1 사이클의 제1 주기(T1)는 나머지 사이클들(T2) 각각과 동일한 지속 기간을 가지는 것을 볼 수 있다. 펄스폭은 회로파라메터들(Rf, R1, R2, 또는 op-amp DC 바이어스(Vcc))을 변경시킴으로써 변화될 수 있다. 디스에이블 신호가 수신되면, 회로는 즉시 발진을 중지한다.
더 관찰해 보면, 불안정 영역에서의 전달 함수 곡선을 따른 동작점의 위치도 회로(400) 출력의 발진 주기에 영향을 미칠 수 있다. 불안정 영역(그리고 드물게는 안정 영역) 내의 동작점 위치는 강제 함수의 레벨을 조정함으로써 결정될 수 있다. 그러므로, 다른 레벨의 인에이블 신호를 인가함으로써 회로로부터 다른 발진 주기가 얻어질 수 있음을 알 수 있다. 따라서, 본 발명에 따른 게이트식 발진기는 인에이블 신호의 레벨을 제어할 수 있는 함수 생성기를 이용함으로써 여러 가지 서로 다른 펄스폭을 생성하도록 만들어질 수 있다.
본 발명에서의 강제 함수는 클록 입력(도 1A에서의 10)이므로, 강제 함수의 레벨은 로우 신호 레벨이나 하이 신호 레벨이 될 것인데, 이 신호들은 변화하지 않을 것이다. 각 게이트식 발진기의 발진 주기(및 곱셈 인자)는 그 회로 파라메터들을 조정함으로써 결정될 것이다. 그것으로써, 본 발명의 곱셈 회로와 곱셈 기술은 곱셈 인자를 아주 쉽게 변경할 수 있다는 점에서 장점이 있음을 알 수 있다. 예컨대, 도 4의 회로는 단순히 여러 가지 저항 파라메터를 조정함으로써 발진 주기를 변화시킬 수 있다.
그러나, 클록 신호 레벨을 적당히 감쇄 또는 증폭시킴으로써도 발진 주기를 변화시킬 수 있음에 유의한다. 발진 주기를 변화시키는 방법은 특정 응용에 따라서 상세히 지정될 것이다.
이제 도 8A 및 8B를 참조로 클록 곱셈 기술의 동작에 대해 설명한다. 도 8A는 도 1B에 도시된 각 블록의 회로도를 도시한 것이다. 인버터(812)와 조합 회로(808)는 종래의 op-amp 회로 구성을 이용하여 구현된다. 조합 회로(808)는 아날로그 합산 회로 나타나 있다. 게이트식 발진기(804, 806)는 도 4 - 6에 도시된 회로들의 조합을 이용하여 구현될 수 있다. 이 경우 도 4에서의 회로가 발진기 모두를 위해 이용된다.
입력 클록(10)으로부터의 클록 입력 신호(802)는 도 8B의 트레이스(801)에 나타나 있다. 각 클록 사이클은 주기(T)를 갖고 있으며, 전반 주기부(A)와 후반 주기부(B)로 이루어져 있다. 클록 입력은 게이트식 발진기(804)에 공급된다. 클록부(A) 동안에 클록이 하이일 때에 게이트식 발진기(804)는 그 출력(820)에서 일련의 발진을 일으킨다. 이 경우, 게이트식 발진기(804)의 회로 파라메터는 3개의 발진을 일으키도록 조정된다. 클록부(B) 동안에 클록이 로우일 때에는 발진이 일어나지 않는다. 게이트식 발진기(804)의 이러한 출력 동작은 트레이스(803)에서 볼 수 있다.
본 발명에 따라서, 클록 입력 신호(802)는 인버터(812)에 공급되며, 인버터의 출력은 게이트식 발진기(806)에 전달된다. 클록부(A) 동안에 클록이 하이이면 인버터 출력은 로우가 될 것이며, 게이트식 발진기(806)의 출력에서는 발진이 없을 것이다. 게이트식 발진기(804)와 마찬가지로, 게이트식 발진기(806)의 회로 파라메터는 3개의 발진을 일으키도록 조정된다. 게이트식 발진기(806)의 출력 동작은 트레이스(805)에서 볼 수 있다.
마지막으로, 출력(820)과 출력(830)은 반전 합산 회로에서 조합되어 트레이스(807)에서 보이는 출력(840)을 나타낸다. 비반전 신호를 생성하기 위하여, 조합 회로(808) 다음에 인버터 회로가 추가될 수 있다. 이 예에서, 입력 클록 주파수에는 인자 6이 곱해져 있다. 그러나, 게이트식 발진기 각각 또는 모두의 파라메터를 적절히 조정함으로써 다른 곱셈 인자가 쉽게 획득된다. 또한, 게이트식 발진기는 모두가 동일한 발진을 일으킬 필요는 없다. 예컨대, 반 사이클 당 4개의 발진을 일으키도록 게이트식 발진기(804)를 조정하고 반 사이클 당 두 개의 발진을 일으키도록 게이트식 발진기(806)를 조정함으로써 곱셈 인자 6이 달성될 수 있다.
본 명세서에서 설명된 본 발명은 VdP 발진기의 동작점을 제어하여 주파수 곱셈을 제공하는 상당히 간략화된 디지털 회로 설계를 제공하는 신규한 방법을 이용한다. 본 발명이 회로는 구성 성분을 추가/제거할 필요없이 여러 가지 곱셈 인자를 제공한다. 구성 성분(예컨대, 게이트식 발진기의 Rf, R1, 및 R2) 또는 op-amp DC 바이어스를 조정함으로써 또는 클록 신호의 레벨을 변경하여 다른 레벨의 인에이블 신호를 인가함으로써 다른 곱셈 인자가 얻어질 수 있다.
본 발명은 인에이블 신호가 VdP 발진기를 발진시키고 디스에이블 신호가 발진을 중지시키도록 하는 것만이 필요하다. 이들 신호는 많은 공지의 회로 설계 중 임의의 것에 의해 쉽게 발생될 수 있다.
다른 이점은 회로가 인에이블 신호에 의해 인에이블될 때에 자신의 발진을 일으킨다는 것이다. 결과적으로 이것은 디지털 회로 응용에서 전력 소모를 상당히절감할 수 있게 한다. 이것은 특히 오늘날의 많은 디지털 응용에 요구되는 저전력 조건에 유리하다.
또 다른 이점은 회로가 인에이블 신호와 본래적으로 동기화된다는 것이다. 회로 구성을 변경할 필요없이 회로 파라메터를 조정함으로써 듀티 사이클과 발진 주파수를 변화시킬 수 있다. 회로의 출력에서의 게이트식 발진은 인에이블 신호와 중첩되지 않으며, 따라서 신호를 분리시킬 추가 회로가 필요하지 않으며, 따라서 게이트식 발진 회로의 간략화를 실현할 수 있다.

Claims (28)

  1. 제1 주파수를 가지며 제1 신호 레벨과 제2 신호 레벨을 갖는 입력 신호의 주파수 곱셈 방법에 있어서,
    상기 입력 신호의 제1 사이클의 전반(first half) 동안에는 m개의 발진을 가지나 상기 제1 사이클의 후반(second half) 동안에는 발진이 없는 제1 중간 신호를 생성하고, 상기 입력 신호를 제1 발진 회로의 입력에 공급하는 단계;
    상기 입력 신호의 제1 사이클의 전반 동안에는 발진이 없으나 상기 제1 사이클의 후반 동안에는 n개의 발진을 가지는 제2 중간 신호를 생성하고, 상기 입력 신호를 반전시켜 반전 신호를 생성하고, 상기 반전 신호를 제2 발진 회로의 입력에 공급하는 단계; 및
    상기 제1 주파수의 배수인 제2 주파수를 가지는 출력 신호를 생성하기 위하여 상기 제1 및 제2 중간 신호를 조합하는 단계
    를 포함하고,
    상기 각 발진 회로는 그 입력에서의 신호 레벨에 따라서 변화하는 동작점을 가지고, 제1 안정 동작 영역과 제2 안정 동작 영역에 의해 정해지는 불안정 동작 영역을 갖는 것을 특징으로 하는 전달 함수를 추가로 가져, 상기 동작점이 상기 불안정 동작 영역 내로 변화되면 발진 출력을 일으키고, 상기 동작점이 상기 제1 및 제2 안정 동작 영역 중 어느 하나의 영역 내로 변화되면 비발진 출력을 가지는 주파수 곱셈 방법.
  2. 제1항에서, m은 n과 동일하지 않는 주파수 곱셈 방법.
  3. 제1항에서, m은 n과 동일한 주파수 곱셈 방법.
  4. 제1항에서, m + n은 홀수인 주파수 곱셈 방법.
  5. 제1항에서,
    상기 제1 발진 회로의 상기 동작점은 상기 입력 신호가 상기 제1 신호 레벨에 있을 때에 적어도 하나의 발진을 일으키도록 상기 불안정 동작 영역 내로 들어가고, 상기 동작점은 상기 입력 신호가 상기 제2 신호 레벨에 있을 때에 상기 적어도 하나의 발진을 종료하도록 상기 안정 동작 영역들 중 어느 하나의 영역 내로 들어가며;
    상기 제2 발진 회로의 상기 동작점은 상기 반전 신호가 상기 제1 신호 레벨에 있을 때에 적어도 하나의 발진을 일으키도록 상기 불안정 동작 영역 내로 들어가고, 상기 동작점은 상기 반전 신호가 상기 제2 신호 레벨에 있을 때에 상기 적어도 하나의 발진을 종료하도록 상기 안정 동작 영역들 중 어느 하나의 영역 내로 변하는
    주파수 곱셈 방법.
  6. 제1항에서, 상기 조합 단계는 상기 제1 및 제2 중간 신호를 합산 회로의 입력에 공급하는 단계를 포함하는 주파수 곱셈 방법.
  7. 제1항에서, 상기 조합 단계는 상기 제1 및 제2 중간 신호를 OR 게이트의 입력에 공급하는 단계를 포함하는 주파수 곱셈 방법.
  8. 제1항에서,
    상기 발진 회로들 중 하나는 궤환 경로를 갖는 연산 증폭기를 포함하고, 인덕터를 통한 연속 입력(series input)을 구비하며, 상기 불안정 동작 영역은 부(negative) 저항 영역이고, 상기 동작점은 상기 인덕터에 인가된 가변 전압에 의해 상기 불안정 동작 영역 내로 들어가고,
    상기 발진 회로들 중 다른 하나는 부(negative) 임피던스를 가지는 소자를 포함하고, 인덕터를 통해 연속 입력을 구비하며, 상기 불안정 동작 영역은 부 임피던스 영역이고, 상기 동작점은 상기 인덕터를 통해 공급되는 가변 전류에 의해 상기 불안정 동작 영역 내로 들어가는
    주파수 곱셈 방법.
  9. 제8항에서, 상기 소자는 터널 다이오드인 주파수 곱셈 방법.
  10. 제1항에서, 상기 발진 회로들 중 적어도 하나는 궤환 경로를 갖는 연산 증폭기를 포함하고, 인덕터를 통한 연속 입력을 구비하며, 상기 불안정 동작 영역은 부 저항 영역이고, 상기 동작점은 상기 인덕터에 인가된 가변 전압에 의해 상기 불안정 동작 영역 내로 들어가는 주파수 곱셈 방법.
  11. 제1항에서, 상기 발진 회로들 중 적어도 하나는 부 임피던스를 가지는 소자를 포함하고, 인덕터를 통해 연속 입력을 구비하며, 상기 불안정 동작 영역은 부 임피던스 영역이고, 상기 동작점은 상기 인덕터를 통해 공급되는 가변 전류에 의해 상기 불안정 동작 영역 내로 들어가는 주파수 곱셈 방법.
  12. 제11항에서, 상기 소자는 터널 다이오드인 주파수 곱셈 방법.
  13. 제1 주파수를 가지며 제1 신호 레벨 및 제2 신호 레벨을 갖는 입력 신호를 수신하는 신호 입력 단자;
    상기 신호 입력 단자로부터 신호를 수신하도록 결합된 입력과, 출력을 구비한 제1 발진 회로;
    상기 신호 입력 단자로부터 신호를 수신하도록 결합된 입력과, 출력을 구비한 인버터 회로;
    상기 인버터 회로의 상기 출력으로부터 반전 신호를 수신하기 위한 입력과, 출력을 구비한 제2 발진 회로; 및
    상기 제1 및 제2 발진 회로의 상기 출력으로부터 신호를 수신하도록 결합된입력과, 신호 출력 단자를 구비한 조합 회로
    를 포함하고,
    상기 각 발진 회로는 그 전달 함수가 제1 안정 동작 영역과 제2 안정 동작 영역에 의해 정해지는 불안정 동작 영역을 가지도록 구성되고, 상기 전달 함수는 동작점 집합을 정의하고, 상기 동작점은 상기 발진 회로 입력에서의 신호 레벨에 종속되고,
    상기 각 발진 회로는 상기 동작점이 상기 불안정 동작 영역 내로 변화될 때에는 발진 출력을 일으키고 상기 동작점이 상기 제1 및 제2 안정 영역 중 어느 하나의 영역 내로 변화될 때에는 비발진 출력을 일으키도록 구성된
    주파수 곱셈 회로.
  14. 제13항에서, 상기 제1 발진 회로의 상기 동작점은 상기 제1 신호 레벨에 있는 신호를 수신할 때에는 적어도 하나의 발진을 일으키도록 상기 불안정 동작 영역 내로 들어가고, 상기 제2 신호 레벨에 있는 신호를 수신할 때에는 상기 적어도 하나의 발진을 종료시키도록 상기 안정 동작 영역들 중 어느 하나의 영역 내로 들어가며, 상기 제2 발진 회로의 상기 동작점은 상기 제1 신호 레벨에 있는 신호를 수신할 때에는 적어도 하나의 발진을 일으키도록 상기 불안정 동작 영역 내로 들어가고, 상기 제2 신호 레벨에 있는 신호를 수신할 때에는 상기 적어도 하나의 발진을 종료시키도록 상기 안정 동작 영역들 중 어느 하나의 영역 내로 들어가는 주파수 곱셈 회로.
  15. 제13항에서, 상기 조합 회로는 합산 회로인 주파수 곱셈 회로.
  16. 제13항에서, 상기 조합 회로는 OR 게이트인 주파수 곱셈 회로.
  17. 제13항에서,
    상기 제1 및 제2 발진 회로 중 어느 하나는 제1 부 임피던스 소자를 포함하고, 상기 불안정 동작 영역은 제1 부 임피던스 영역이며, 상기 동작점은 수신된 신호의 신호 레벨에 의해 상기 불안정 동작 영역 내로 들어가고,
    상기 제1 및 제2 발진 회로 중 다른 하나는 제2 부 임피던스 소자를 포함하고, 인덕터를 통해 연속 입력을 구비하며, 상기 불안정 동작 영역은 부 임피던스 영역이고, 상기 동작점은 상기 인덕터를 통해 공급된 가변 전류에 의해 상기 불안정 동작 영역 내로 들어가는
    주파수 곱셈 회로.
  18. 제17항에서, 상기 제2 부 임피던스 소자는 터널 다이오드인 주파수 곱셈 회로.
  19. 제18항에서, 상기 제1 및 제2 발진 회로는 각각 부 임피던스 소자를 포함하고, 상기 불안정 동작 영역은 부 임피던스 영역이며, 상기 동작점은 수신된 신호의신호 레벨에 의해 상기 불안정 동작 영역 내로 들어가는 주파수 곱셈 회로.
  20. 제18항에서, 상기 제1 및 제2 발진 회로는 각각 부 임피던스 소자를 포함하고, 인덕터를 통해 연속 입력을 구비하며, 상기 불안정 동작 영역은 부 임피던스 영역이고, 상기 동작점은 상기 인덕터를 통해 공급된 가변 전류에 의해 상기 불안정 동작 영역 내로 들어가는 주파수 곱셈 회로.
  21. 제20항에서, 상기 소자는 터널 다이오드인 주파수 곱셈 회로.
  22. 제1 디지털 회로; 및
    상기 제1 디지털 회로에 동작상 결합되며 디지털 클록 곱셈기를 포함하는 제2 디지털 회로
    를 포함하며,
    상기 디지털 클록 곱셈기는
    제1 주파수를 가지며 제1 신호 레벨 및 제2 신호 레벨을 갖는 클록 신호를 수신하는 클록 입력 단자;
    상기 클록 입력 단자로부터 신호를 수신하도록 결합된 입력과, 출력을 구비한 제1 발진 회로;
    상기 클록 입력 단자로부터 신호를 수신하도록 결합된 입력과, 출력을 구비한 인버터 회로;
    상기 인버터 회로의 상기 출력으로부터 반전 신호를 수신하도록 결합된 입력과, 출력을 구비한 제2 발진 회로; 및
    상기 제1 및 제2 발진 회로의 상기 출력으로부터 신호를 수신하도록 결합된 입력과, 클록 출력 단자를 구비한 조합 회로
    를 포함하고,
    상기 각 발진 회로는 제1 안정 동작 영역과 제2 안정 동작 영역에 의해 정해지는 불안정 동작 영역을 가지는 전달 함수를 가지며, 상기 전달 함수는 상기 각 발진 회로의 동작점 집합을 정의하고, 상기 각 발진 회로는 상기 동작점이 상기 불안정 동작 영역 내로 변화될 때에는 발진 출력을 일으키고 상기 동작점이 상기 제1 및 제2 안정 영역 중 어느 하나의 영역 내로 변화될 때에는 비발진 출력을 일으키는
    디지털 시스템.
  23. 제22항에서, 상기 제1 발진 회로의 상기 동작점은 상기 제1 신호 레벨에 있는 신호를 수신할 때에는 적어도 하나의 발진을 일으키도록 상기 불안정 동작 영역 내로 들어가고, 상기 제2 신호 레벨에 있는 신호를 수신할 때에는 상기 적어도 하나의 발진을 종료시키도록 상기 안정 동작 영역들 중 어느 하나의 영역 내로 들어가며, 상기 제2 발진 회로의 상기 동작점은 상기 제1 신호 레벨에 있는 신호를 수신할 때에는 적어도 하나의 발진을 일으키도록 상기 불안정 동작 영역 내로 들어가고, 상기 제2 신호 레벨에 있는 신호를 수신할 때에는 상기 적어도 하나의 발진을종료시키도록 상기 안정 동작 영역들 중 어느 하나의 영역 내로 들어가는 디지털 시스템.
  24. 제22항에서, 상기 조합 회로는 OR 게이트인 디지털 시스템.
  25. 입력 신호에 (m + n)의 인자를 주파수 곱셈하는 방법에 있어서,
    상기 입력 신호의 제1 사이클의 전반 동안에는 m개의 발진을 일으키나 상기 제1 사이클의 후반 동안에는 발진이 없는 제1 신호를 생성하는 단계;
    상기 제1 사이클의 전반 동안에는 발진이 없으나 상기 제1 사이클의 후반 동안에는 n개의 발진을 일으키는 제2 신호를 생성하는 단계; 및
    상기 입력 신호 주파수의 (m + n)배의 주파수를 가지는 제3 신호를 생성하기 위하여 상기 제1 및 제2 신호를 조합하는 단계
    를 포함하는 주파수 곱셈 방법.
  26. 제25항에서, m은 n과 동일하지 않은 주파수 곱셈 방법.
  27. 제25항에서, m은 n과 동일한 주파수 곱셈 방법.
  28. 제25항에서, (m + n)은 홀수인 주파수 곱셈 방법.
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