TW202029640A - 二倍頻裝置及方法 - Google Patents

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TW202029640A TW108101875A TW108101875A TW202029640A TW 202029640 A TW202029640 A TW 202029640A TW 108101875 A TW108101875 A TW 108101875A TW 108101875 A TW108101875 A TW 108101875A TW 202029640 A TW202029640 A TW 202029640A
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Abstract

一種二倍頻裝置，包含：二倍頻產生電路及工作週期調整電路。二倍頻產生電路包含：多工器、可變延遲電路及除二電路。多工器根據選擇訊號選擇互為反相之第一及第二時脈訊號其中之一輸出，以產生二倍頻時脈訊號。可變延遲電路將二倍頻時脈訊號延遲預設時間。除二電路對二倍頻時脈訊號進行除頻產生選擇訊號。工作週期調整電路包含：平均電壓產生電路及比較電路。平均電壓產生電路產生二倍頻時脈訊號之平均電壓值。比較電路根據平均電壓值以及參考電壓之比較結果產生控制訊號，以控制延遲時間，進一步控制二倍頻時脈訊號之工作週期。

Description

二倍頻裝置及方法
本發明係有關於一種二倍頻技術，且特別是有關於一種二倍頻裝置及方法。
一般而言，兩倍頻器可由鎖相迴路(phase lock loop；PLL)來實現，此方法雖然可以精確地產生兩倍頻的時鐘信號，但是其瞬時時間可能會和理想的時間有些微的差異，通常稱為抖動(jitter)。為了使得鎖相迴路所產生的時鐘信號有較小的抖動，通常需要使用較低雜訊的電源或是增加電路的耗電以降低鎖相迴路本身所產生的雜訊。所以在應用上會需要較高的成本或耗電，或兩者皆具。
因此，如何設計一個新的二倍頻裝置及方法，以解決上述的缺失，乃為此一業界亟待解決的問題。
發明內容旨在提供本揭示內容的簡化摘要，以使閱讀者對本揭示內容具備基本的理解。此發明內容並非本揭示內容的完整概述，且其用意並非在指出本發明實施例的重要/ 關鍵元件或界定本發明的範圍。
本發明內容之一目的是在提供一種二倍頻裝置及方法，藉以改善先前技術的問題。
為達上述目的，本發明內容之一技術態樣係關於一種二倍頻裝置，包含：二倍頻產生電路以及工作週期調整電路。二倍頻產生電路包含：多工器、可變延遲電路以及除二電路。多工器配置以接收並根據選擇訊號選擇互為反相之第一時脈訊號以及第二時脈訊號其中之一輸出，以產生頻率為第一時脈訊號以及第二時脈訊號的兩倍之二倍頻時脈訊號。可變延遲電路配置以將二倍頻時脈訊號延遲預設時間。除二電路配置以對延遲的二倍頻時脈訊號進行除頻，以產生選擇訊號。工作週期調整電路包含：平均電壓產生電路以及比較電路。平均電壓產生電路配置以接收二倍頻時脈訊號，以產生二倍頻時脈訊號之平均電壓值。比較電路配置以接收平均電壓值以及參考電壓，以根據平均電壓值以及參考電壓之比較結果產生控制訊號，以控制可變延遲電路的延遲時間，進一步控制二倍頻時脈訊號之工作週期(duty cycle)。
為達上述目的，本發明內容之另一技術態樣係關於一種二倍頻方法，包含：使二倍頻產生電路之多工器接收並根據選擇訊號選擇互為反相之第一時脈訊號以及第二時脈訊號其中之一輸出，以產生頻率為第一時脈訊號以及第二時脈訊號的兩倍之二倍頻時脈訊號；使二倍頻產生電路之可變延遲電路將二倍頻時脈訊號延遲預設時間；使二倍頻產生電路之除二電路對延遲的二倍頻時脈訊號進行除頻，以產生選擇訊號；使 工作週期調整電路之平均電壓產生電路接收二倍頻時脈訊號，以產生二倍頻時脈訊號之平均電壓值；以及使工作週期調整電路之比較電路接收平均電壓值以及參考電壓，以根據平均電壓值以及參考電壓之比較結果產生控制訊號，以控制可變延遲電路的延遲時間，進一步控制二倍頻時脈訊號之工作週期。
本發明內容之又一技術態樣係關於一種二倍頻裝置，包含：二倍頻產生電路以及工作週期調整電路。二倍頻產生電路包含：多工器、可變延遲電路以及除二電路。多工器配置以接收並根據選擇訊號選擇互為反相之第一時脈訊號以及第二時脈訊號其中之一輸出，以產生頻率為第一時脈訊號以及第二時脈訊號的兩倍之二倍頻時脈訊號。可變延遲電路配置以將二倍頻時脈訊號延遲預設時間。除二電路配置以對延遲的二倍頻時脈訊號進行除頻，以產生選擇訊號。工作週期調整電路包含：第一平均電壓產生電路、第二平均電壓產生電路以及比較電路。第一平均電壓產生電路配置以接收二倍頻時脈訊號，以產生二倍頻時脈訊號之第一平均電壓值。第二平均電壓產生電路配置以接收反相的二倍頻時脈訊號，以產生反相的二倍頻時脈訊號之第二平均電壓值做為參考電壓。比較電路配置以接收平均電壓值以及參考電壓，以根據平均電壓值以及參考電壓之比較結果產生控制訊號，以控制可變延遲電路的延遲時間，進一步控制二倍頻時脈訊號之工作週期(duty cycle)。
本發明的二倍頻裝置及方法可藉由二倍頻產生電路的簡單電路結構產生二倍頻時脈訊號，並由工作週期調整電路對於二倍頻時脈訊號的工作週期提供穩定且精準的控制 與調整。
1‧‧‧二倍頻裝置
100‧‧‧二倍頻產生電路
102‧‧‧多工器
104‧‧‧可變延遲電路
106‧‧‧除二電路
120‧‧‧工作週期調整電路
122‧‧‧平均電壓產生電路
124‧‧‧比較電路
C、C’‧‧‧電容
CLK1‧‧‧第一時脈訊號
CLK2‧‧‧第二時脈訊號
CLK3‧‧‧選擇訊號
CTL‧‧‧控制訊號
DFCLK‧‧‧二倍頻時脈訊號
DLCLK‧‧‧延遲的二倍頻時脈訊號
GND‧‧‧接地電位
IDFCLK‧‧‧反相二倍頻時脈訊號
R、R’‧‧‧電阻
T0-T6‧‧‧時間區間
Vave‧‧‧平均電壓值
Vref‧‧‧參考電壓
3‧‧‧二倍頻裝置
300‧‧‧參考電壓產生電路
302‧‧‧反相器
304‧‧‧電壓產生電路
400‧‧‧二倍頻方法
401-405‧‧‧步驟
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖為本發明一實施例中，一種二倍頻裝置的方塊圖；第2圖為本發明一實施例中，二倍頻裝置中的訊號的波形圖；第3圖為本發明一實施例中，一種二倍頻裝置的方塊圖；以及第4圖為本發明一實施例中，二倍頻方法的流程圖。
請參照第1圖。第1圖為本發明一實施例中，一種二倍頻裝置1的方塊圖。二倍頻裝置1配置以根據所接收的時脈訊號，例如第一時脈訊號CLK1以及第二時脈訊號CLK2，產生頻率為其兩倍的二倍頻時脈訊號DFCLK。二倍頻裝置1包含：二倍頻產生電路100以及工作週期調整電路120。
請同時參照第2圖。第2圖為本發明一實施例中，二倍頻裝置1中的訊號的波形圖。以下將搭配第1圖以及第2圖，對於二倍頻裝置1的結構及運作進行更詳細的說明。
二倍頻產生電路100包含：多工器102、可變延遲電路104以及除二電路106。
多工器102配置以接收並根據選擇訊號CLK3選擇第一時脈訊號CLK1以及第二時脈訊號CLK2其中之一輸出，以產生頻率為第一時脈訊號CLK以及第二時脈訊號CLK的兩倍之二倍頻時脈訊號DFCLK。其中，第一時脈訊號CLK1以及第二時脈訊號CLK2互為反相。在第2圖中，第一時脈訊號CLK1是以實線繪示，而第二時脈訊號CLK2是以虛線繪示。
可變延遲電路104配置以將二倍頻時脈訊號DFCLK延遲預設時間，以產生延遲的二倍頻時脈訊號DLCLK。於一實施例中，第一時脈訊號CLK1以及第二時脈訊號CLK2的週期為T，二倍頻時脈訊號DFCLK的週期將為T/2，預設時間則為T/4。因此，延遲的二倍頻時脈訊號DLCLK的週期仍為T/2，然而相較二倍頻時脈訊號DFCLK具有T/4的相位差。
除二電路106於一實施例中，包含具有負回授結構之資料正反器(data flip-flop)。資料正反器以及其可應用於形成負回授結構可應用以實現除二功能，這樣的技術技術是本領域熟知技藝者所了解，因此不再此贅述。除二電路106配置以對延遲的二倍頻時脈訊號DLCLK進行除頻，以產生選擇訊號CLK3。因此，相對延遲的二倍頻時脈訊號DLCLK來說，選擇訊號CLK3的週期將為T。
因此，在第2圖中的時間區間T0，由於選擇訊號CLK3為低態，將使第1圖的多工器102選擇第一時脈訊號CLK1進行輸出。此時，二倍頻時脈訊號DFCLK在時間區間T0的正緣，將相當於第一時脈訊號CLK1的正緣。並且，在 時間區間T0中，二倍頻時脈訊號DFCLK是以對應第一時脈訊號CLK1的實線繪製。
在第2圖中的時間區間T1及T2，由於選擇訊號CLK3為高態，將使第1圖的多工器102選擇第二時脈訊號CLK2進行輸出。此時，二倍頻時脈訊號DFCLK在時間區間T1及T2的正緣，將相當於第二時脈訊號CLK2的正緣，在時間區間T1及T2的負緣，則是多工器102切換時造成的訊號轉變。並且，在時間區間T1及T2中，二倍頻時脈訊號DFCLK是以對應第二時脈訊號CLK2的實線繪製。
類似地，在第2圖中的時間區間T3及T4，由於選擇訊號CLK3為低態，將使第1圖的多工器102選擇第一時脈訊號CLK1進行輸出。此時，二倍頻時脈訊號DFCLK在時間區間T3及T4的正緣，將相當於第一時脈訊號CLK1正緣，在時間區間T3及T4的負緣，則是多工器102切換時造成的訊號轉變。並且，在時間區間T3及T4中，二倍頻時脈訊號DFCLK是以對應第一時脈訊號CLK1的實線繪製。
而在第2圖中的時間區間T5及T6，由於選擇訊號CLK3為高態，將使第1圖的多工器102選擇第二時脈訊號CLK2進行輸出。此時，二倍頻時脈訊號DFCLK在時間區間T5及T6的正緣，將相當於第二時脈訊號CLK2正緣，在時間區間T5及T6的負緣，則是多工器102切換時造成的訊號轉變。並且，在時間區間T5及T6中，二倍頻時脈訊號DFCLK是以對應第二時脈訊號CLK2的實線繪製。
因此，藉由上述的機制，二倍頻產生電路100可根據第一時脈訊號CLK1以及第二時脈訊號CLK2產生頻率為其二倍二倍頻時脈訊號DFCLK。
工作週期調整電路120包含：平均電壓產生電路122以及比較電路124。
平均電壓產生電路122配置以接收二倍頻時脈訊號DFCLK，以產生二倍頻時脈訊號DFCLK之平均電壓值Vave。
於一實施例中，平均電壓產生電路122包含電阻R以及電容C。電阻R包含用以接收二倍頻時脈訊號DFCLK之第一端以及用以產生平均電壓值Vave之第二端。電容C電性耦接於電阻R的第二端以及接地電位GND間。電阻R以及電容C共同作用為積分電路，以產生二倍頻時脈訊號DFCLK的平均電壓值Vave。於一實施例中，當二倍頻時脈訊號DFCLK的工作週期(duty cycle)為50%，亦即二倍頻時脈訊號DFCLK的位於高態和低態的時間長度為相同，且高態電壓準位為VDD時，平均電壓值Vave將為VDD/2。
比較電路124配置以接收平均電壓值Vave以及參考電壓Vref，以根據平均電壓值Vave以及參考電壓Vref之比較結果產生控制訊號CTL，以控制可變延遲電路104的延遲時間，進一步控制二倍頻時脈訊號DFCLK之工作週期。
於一實施例中，參考電壓Vref可設置為VDD/2，且比較電路124的正輸入端用以接收參考電壓Vref，負輸入端用以接收平均電壓值Vave。因此，當平均電壓值Vave小於參 考電壓Vref時，表示二倍頻時脈訊號DFCLK的工作週期小於50%。比較電路124可藉由產生控制訊號CTL延長可變延遲電路104的延遲時間，使延遲時間趨近T/4(二倍頻時脈訊號DLCLK的半週期)，並使工作週期趨近50%。
相對的，當平均電壓值Vave大於參考電壓Vref時，表示二倍頻時脈訊號DFCLK的工作週期大於50%。比較電路124可藉由產生控制訊號CTL降低可變延遲電路104的延遲時間，使延遲時間趨近T/4，並使工作週期趨近50%。
因此，藉由工作週期調整電路120的設置，可提供使二倍頻時脈訊號DFCLK的工作週期穩定的功效。
進一步地，當參考電壓Vref改變時，工作週期調整電路120可藉由控制訊號CTL的產生，調整二倍頻時脈訊號DFCLK的工作週期。舉例而言，當參考電壓Vref設置為VDD/4時，可將延遲時間設定於約T/8，並使二倍頻時脈訊號DFCLK的工作週期控制在25%。而當參考電壓Vref設置為(3/4)VDD時，可將延遲時間設定於約(3/8)T，並使二倍頻時脈訊號DFCLK的工作週期控制在75%。
因此，二倍頻時脈訊號DFCLK的高態電壓準位為VDD以及參考電壓Vref的相對關係，將可決定二倍頻時脈訊號DFCLK的工作週期。
因此，本發明的二倍頻裝置1可藉由二倍頻產生電路100的簡單電路結構產生二倍頻時脈訊號DFCLK，並由工作週期調整電路120對於二倍頻時脈訊號DFCLK的工作週期提供穩定且精準的控制與調整。
於一實施例中，二倍頻產生電路100的各元件在運作中如果是由外部的電源模組提供電源，則容易受到電源叫高頻的抖動影響而無法及時由工作週期調整電路120。於一實施例中，比較電路124可由低壓差穩壓器(low dropout regulator；LDO)實現，以產生為電壓訊號形式的控制訊號CTL，進一步將控制訊號CTL提供至多工器102以及除二電路104，以使102多工器以及除二電路104根據控制訊號CTL運作。
在這樣的設計下，二倍頻裝置1可在不增加額外穩壓電路的面積與成本下，提供二倍頻產生電路100穩壓的機制，使所產生的二倍頻時脈訊號DFCLK更加穩定且精準。
進一步地，於一實施例中，本發明的二倍頻裝置1可藉由將二倍頻時脈訊號DFCLK輸出至一個或多個串聯的二倍頻電路中(例如但不限於二倍頻裝置1自身或是其他可能的二倍頻電路)，達到二的冪次方倍頻(例如4倍、8倍、16倍等)的時脈訊號。
請參照第3圖。第3圖為本發明一實施例中，一種二倍頻裝置3的方塊圖。類似於第1圖所繪示的二倍頻裝置1，二倍頻裝置3包含：二倍頻產生電路100以及工作週期調整電路120，因此不再就相同的元件進行贅述。與第1圖所繪示的二倍頻裝置1不同之處在於，二倍頻裝置3更包含參考電壓產生電路300。
參考電壓產生電路300包含反相器302以及電壓產生電路304。其中，反相器302配置以接收二倍頻時脈訊號 DFCLK，以產生反相二倍頻時脈訊號IDFCLK。電壓產生電路304的結構類似於平均電壓產生電路122，包含電阻R’以及電容C’，並配置以接收反相二倍頻時脈訊號IDFCLK，以產生反相二倍頻時脈訊號IDFCLK之平均電壓值，並饋入比較電路124做為參考電壓Vref。
在這樣的配置下，由於二倍頻時脈訊號DFCLK以及反相二倍頻時脈訊號IDFCLK之間相位互為相反的特性，因此可用反相二倍頻時脈訊號IDFCLK的平均電壓結果做為參考電壓Vref，達到自動調整二倍頻時脈訊號DFCLK的工作週期為50%的輸出結果，而不再需要額外的參考電壓製造電路。
請參照第4圖。第4圖為本發明一實施例中，二倍頻方法400的流程圖。二倍頻方法400可應用於第1圖的二倍頻裝置1中。
二倍頻方法400包含下列步驟(應瞭解到，在本實施方式中所提及的步驟，除特別敘明其順序者外，均可依實際需要調整其前後順序，甚至可同時或部分同時執行)。
於步驟401，使二倍頻產生電路100之多工器102接收並根據選擇訊號CLK3選擇互為反相之第一時脈訊號CLK1以及第二時脈訊號CLK2其中之一輸出，以產生頻率為第一時脈訊號CLK1以及第二時脈訊號CLK2的兩倍之二倍頻時脈訊號DFCLK。
於步驟402，使二倍頻產生電路100之可變延遲電 路104將二倍頻時脈訊號DFCLK延遲預設時間。
於步驟403，使二倍頻產生電路100之除二電路106對延遲的二倍頻時脈訊號DLCLK進行除頻，以產生選擇訊號CLK3。
於步驟404，使工作週期調整電路120之平均電壓產生電路122接收二倍頻時脈訊號DFCLK，以產生二倍頻時脈訊號DFCLK之平均電壓值Vave。
於步驟405，使工作週期調整電路120之比較電路124接收平均電壓值Vave以及參考電壓Vref，以根據平均電壓值Vave以及參考電壓Vref之比較結果產生控制訊號CTL，以控制可變延遲電路104的延遲時間，進一步控制二倍頻時脈訊號DFCLK之工作週期。
雖然上文實施方式中揭露了本發明的具體實施例，然其並非用以限定本發明，本發明所屬技術領域中具有通常知識者，在不悖離本發明之原理與精神的情形下，當可對其進行各種更動與修飾，因此本發明之保護範圍當以附隨申請專利範圍所界定者為準。
1‧‧‧二倍頻裝置
100‧‧‧二倍頻產生電路
102‧‧‧多工器
104‧‧‧可變延遲電路
106‧‧‧除二電路
120‧‧‧工作週期調整電路
122‧‧‧平均電壓產生電路
124‧‧‧比較電路
C‧‧‧電容
CLK1‧‧‧第一時脈訊號
CLK2‧‧‧第二時脈訊號
CLK3‧‧‧選擇訊號
CTL‧‧‧控制訊號
DFCLK‧‧‧二倍頻時脈訊號
DLCLK‧‧‧延遲的二倍頻時脈訊號
GND‧‧‧接地電位
R‧‧‧電阻
Vave‧‧‧平均電壓值
Vref‧‧‧參考電壓

Claims (10)

  1. 一種二倍頻裝置，包含：一二倍頻產生電路，包含：一多工器，配置以接收並根據一選擇訊號選擇互為反相之一第一時脈訊號以及一第二時脈訊號其中之一輸出，以產生頻率為該第一時脈訊號以及該第二時脈訊號的兩倍之一二倍頻時脈訊號；一可變延遲電路，配置以將該二倍頻時脈訊號延遲一預設時間；以及一除二電路，配置以對延遲的該二倍頻時脈訊號進行除頻，以產生該選擇訊號；以及一工作週期調整電路，包含：一平均電壓產生電路，配置以接收該二倍頻時脈訊號，以產生該二倍頻時脈訊號之一平均電壓值；以及一比較電路，配置以接收該平均電壓值以及一參考電壓，以根據該平均電壓值以及該參考電壓之比較結果產生一控制訊號，以控制該可變延遲電路的一延遲時間，進一步控制該二倍頻時脈訊號之一工作週期(duty cycle)。
  2. 如請求項1所述之二倍頻裝置，其中該除二電路包含具有一負回授結構之一資料正反器(data flip-flop)。
  3. 如請求項1所述之二倍頻裝置，其中該二倍頻時脈訊號之連續之一第一正緣、一第二正緣、一第三正緣以及一第四正緣分別是由該多工器選擇該第一時脈訊號之一第一時脈訊號正緣、該第二時脈訊號之一第一時脈訊號正緣、該第一時脈訊號於該第一時脈訊號正緣後之一第二時脈訊號正緣以及該第二時脈訊號於該第二時脈訊號正緣後之一第二時脈訊號正緣產生。
  4. 如請求項1所述之二倍頻裝置，其中該平均電壓產生電路包含：一電阻，包含用以接收該二倍頻時脈訊號之一第一端以及用以產生該平均電壓值之一第二端；以及一電容，電性耦接於該電阻之該第二端以及一接地電位間。
  5. 如請求項1所述之二倍頻裝置，其中該控制訊號為一電壓訊號，且該電壓訊號進一步提供至該多工器以及該除二電路，以使該多工器以及該除二電路根據該電壓訊號運作。
  6. 如請求項1所述之二倍頻裝置，其中該二倍頻時脈訊號具有一高態電壓準位，該參考電壓之大小與該高態電壓準位之一相對關係決定該二倍頻時脈訊號之該工作週 期。
  7. 如請求項6所述之二倍頻裝置，其中當該第一時脈訊號以及該第二時脈訊號之該工作週期為50%，且該參考電壓為該高態電壓準位之半時，該控制訊號使該可變延遲電路的該延遲時間為該二倍頻時脈訊號之半週期，以使該工作週期為50%。
  8. 一種二倍頻方法，包含：使一二倍頻產生電路之一多工器接收並根據一選擇訊號選擇互為反相之一第一時脈訊號以及一第二時脈訊號其中之一輸出，以產生頻率為該第一時脈訊號以及該第二時脈訊號的兩倍之一二倍頻時脈訊號；使該二倍頻產生電路之一可變延遲電路將該二倍頻時脈訊號延遲一預設時間；使該二倍頻產生電路之一除二電路對延遲的該二倍頻時脈訊號進行除頻，以產生該選擇訊號；使一工作週期調整電路之一平均電壓產生電路接收該二倍頻時脈訊號，以產生該二倍頻時脈訊號之一平均電壓值；以及使該工作週期調整電路之一比較電路接收該平均電壓值以及一參考電壓，以根據該平均電壓值以及該參考電壓之比較結果產生一控制訊號，以控制該可變延遲電路的一延遲時間，進一步控制該二倍頻時脈訊號之一工作週期。
  9. 如請求項8所述之二倍頻方法，其中該二倍頻時脈訊號之連續之一第一正緣、一第二正緣、一第三正緣以及一第四正緣分別是由該多工器選擇該第一時脈訊號之一第一時脈訊號正緣、該第二時脈訊號之一第一時脈訊號正緣、該第一時脈訊號於該第一時脈訊號正緣後之一第二時脈訊號正緣以及該第二時脈訊號於該第二時脈訊號正緣後之一第二時脈訊號正緣產生。
  10. 一種二倍頻裝置，包含：一二倍頻產生電路，包含：一多工器，配置以接收並根據一選擇訊號選擇互為反相之一第一時脈訊號以及一第二時脈訊號其中之一輸出，以產生頻率為該第一時脈訊號以及該第二時脈訊號的兩倍之一二倍頻時脈訊號；一可變延遲電路，配置以將該二倍頻時脈訊號延遲一預設時間；以及一除二電路，配置以對延遲的該二倍頻時脈訊號進行除頻，以產生該選擇訊號；以及一工作週期調整電路，包含：一第一平均電壓產生電路，配置以接收該二倍頻時脈訊號，以產生該二倍頻時脈訊號之一第一平均電壓值；一第二平均電壓產生電路，配置以接收反相的該二倍頻時脈訊號，以產生反相的該二倍頻時脈訊號之一第二平均電壓值做為一參考電壓；以及 一比較電路，配置以接收該平均電壓值以及該參考電壓，以根據該平均電壓值以及該參考電壓之比較結果產生一控制訊號，以控制該可變延遲電路的一延遲時間，進一步控制該二倍頻時脈訊號之一工作週期。
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