TWI761160B - 使用再循環延遲電路的倍頻器及其方法 - Google Patents
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Abstract
一種倍頻的方法,包含:接收一第一時脈,該第一時脈具有百分之五十的工作週期並且是一個包含一第一相位和一第二相位的兩相時脈;使用一多工器根據一第三時脈選擇該第一時脈的該第一相位及該第二相位的其中一者輸出,作為一第二時脈;使用一再循環延遲電路將該第二時脈延遲為一第四時脈;使用一一比二分頻電路根據該第四時脈輸出該第三時脈。
Description
本案關於倍頻器,尤其是關於具有高能效工作週期(duty cycle)控制的倍頻器電路和方法。
許多現代電子電路需要精確的時脈才能正確操作。時脈是一種在低電位和高電位之間週期性地來回切換的電壓訊號。電壓訊號維持在高電位的時間百分比稱為工作週期。許多電路需要特定的時脈工作週期以提供最佳性能。例如,在時脈的上升緣和下降緣都被使用的多相時脈系統中,通常希望工作週期是50%。
台灣專利申請案(申請號:109145668)提出了一種倍頻器,該倍頻器採用工作週期控制,該工作週期控制使用數位控制延遲電路、具有數位電路的特性,並且不限於產生工作週期為50%的輸出。該案採用數位控制延遲電路,但是,需要對這種電路和方法進行改進,以進一步提高效率。
本案的一個實施例提供了一種倍頻器,包含:一多工器,用來接收一第一時脈並根據一第三時脈輸出一第二時脈,其中該第一時脈的工作週期為百分之五十,並且是一個包含一第一相位及一第二相位的兩相(two-phase)時脈;一再循環延遲電路(recirculating delay circuit, RDC),用來接收該第二時脈並輸出一第四時脈和一第五時脈;以及一比二分頻電路,用來接收該第四時脈並輸出該第三時脈,其中該再循環延遲電路包含一邏輯閘及一延遲鏈,該延遲鏈包含複數個時脈緩衝器,該些時脈緩衝器包含一中間時脈緩衝器和一最後時脈緩衝器,該邏輯閘用來接收該第二時脈和該第五時脈並輸出一第六時脈,並且該些時脈緩衝器級聯連接(cascaded)並用來接收該第六時脈、從該中間時脈緩衝器輸出該第四時脈,以及從該最後時脈緩衝器輸出該第五時脈。
本發明的一個實施例提供了一種倍頻方法,包含:接收一第一時脈,該第一時脈的工作週期為百分之五十並且是一個包含一第一相位及一第二相位的兩相時脈;使用一多工器根據一第三時脈選擇該第一時脈的該第一相位及該第二相位的其中一者輸出,作為一第二時脈;使用一再循環延遲電路將該第二時脈延遲為一第四時脈;以及使用一比二分頻電路根據該第四時脈輸出該第三時脈。
本案是關於倍頻器。雖然說明書描述了本案中實施本發明的數個示例性的實施例,但是應當理解,本發明可以以多種方式實現,並且不限於以下描述的特定示例或是實作該些示例的任何特徵的特定方式。在其他情況下,為了專注於討論本案的各個層面,不顯示或描述眾所周知的細節。
本技術領域具有通常知識者理解與本案中所使用的與微電子有關的術語和基本概念,例如「電壓」、「電流」、「訊號」、「電源」、「(接)地」、「互補式金屬氧化物半導體(complementary metal oxide semiconductor, COMS)」、「n通道金屬氧化物半導體(n-channel metal oxide semiconductor, NMOS)」、「p通道金屬氧化物半導體(p-channel metal oxide semiconductor, PMOS)」、「電阻器」、「電容器」、「比較器」、「轉導放大器(transconductance amplifier)」、「反相器」、「邏輯訊號」、「多工器」、「開關」、「資料正反器(data flip flop)」、「邏輯閘」、「反及閘(NAND gate)」、「低通濾波器」、「數位」、「類比」及「工作週期」。這類的術語在微電子學的領域中使用,並且相關的概念對於本技術領域具有通常知識者而言是顯而易見的,因此這裡將不進行詳細說明。
本技術領域具有通常知識認得電阻器的符號以及金屬氧化物半導體(metal-oxide semiconductor, MOS)電晶體的符號(包含PMOS電晶體和NMOS電晶體),並且可以識別其「源極」、「閘極」和「汲極」等端點。本技術領域具有通常知識可以閱讀包含電阻器、NMOS電晶體及PMOS電晶體的電路的示意圖,並且不需要關於在示意圖中一個電晶體或電阻器如何連接另一電晶體或電阻器的詳細描述。
本案是以工程概念做描述。例如,關於兩個變量X和Y,當說「X等於Y」時,意味著「X大約等於Y」,即「X和Y之間的差小於指定的工程公差」。當說「X為零」時,表示「X約為零」,即「X小於指定的工程公差」。當說「X顯著小於Y」時,意味著「相對於Y而言X可以忽略不計」,即「X與Y的比小於工程公差,因此與Y相比X可以忽略不計」。
在整個本案中,「
」表示電源節點。請注意,電源節點是電壓準位基本上固定的節點。在本案中,取決於對於本技術領域具有通常知識來說是顯而易見的上下文,有時
是指電源節點
處的電壓準位。例如,很明顯的,當我們說「
為1.05V」時,是指電源節點
上的電壓準位為1.05V。接地節點是電壓準位基本上為零的節點。
在本案中,訊號是準位可變(隨著時間變化)的電壓或電流,或者是一個數,該數具有可以隨時間變化的值。當訊號是電壓時,稱之為電壓訊號,而且訊號在某一時刻的準位表示訊號在該時刻的狀態。當訊號為一個數時,稱為數值訊號(numerical signal)(也稱為數位訊號),並且訊號在某一時刻的值表示訊號在該時刻的狀態。
邏輯訊號是有兩種狀態的電壓訊號:低準位狀態和高準位狀態。低準位狀態也稱為「0」狀態,而高準位也稱為「1」狀態。關於邏輯訊號Q,當說「Q為高準位」或「Q為低準位」時,意思是「Q處於高準位狀態」或「Q處於低準位狀態」。同樣,當說「Q為1」或「Q為0」時,意思是「Q處於1的狀態」或「Q處於0的狀態」。
當邏輯訊號從低準位切換到高準位時,它會經歷從低準位到高準位的轉變,並呈現上升緣。當邏輯訊號從高準位切換到低準位時,它會經歷從高準位到低準位的轉變,並呈現下降緣。
當使用MOS電晶體來實現開關時,它由控制訊號控制,該控制訊號是施加在MOS電晶體的閘極上的邏輯訊號。當控制訊號為高準位時,由NMOS電晶體實現的開關處於「導通」狀態,而當控制訊號為低準位時,其處於「不導通」狀態。
如果第一邏輯訊號和第二邏輯訊號總是處於相反的狀態,則我們說第一邏輯訊號是第二邏輯訊號的反相或反相邏輯。也就是說,當第一邏輯訊號為低準位時,第二邏輯訊號為高準位;當第一邏輯訊號為高準位時,第二邏輯訊號為低準位。當我們說第一邏輯訊號是第二邏輯訊號的反相邏輯時,意思是第一邏輯訊號和第二邏輯訊號是彼此互補的。
兩相時脈(two-phase clock)是具有兩個相位(包含第一相位和第二相位)的時脈,其中第二相位是第一相位的反相邏輯(即,第二相位與第一相位互補);當第一相位和第二相位都具有百分之五十的工作週期時,此兩相時脈被認為是具有百分之五十的工作週期。
時脈緩衝器是接收第一時脈作為輸入並輸出第二時脈作為輸出的電路,其中,除了時序延遲(timing delay)顯著的小於第一時脈的週期之外,第二時脈基本上與第一時脈相同。舉例來說(非用以限制本發明),時序延遲是第一時脈的週期的百分之一。
「反及閘」是一種接收第一及第二邏輯訊號並輸出第三邏輯訊號的邏輯閘,如果第一邏輯訊號和第二邏輯訊號都為高準位,則第三邏輯訊號為低準位,而其他情形第三邏輯訊號為高準位。本技術領域具有通常知識者無需說明即可識別與非門的電路符號並理解其功能。
數位字(digital word)是整數值的數值訊號,數值訊號可以是一個集合,該集合包含根據某個編碼方案的多個邏輯訊號。
轉導放大器是接收電壓訊號並輸出與電壓訊號成比例的電流訊號的電路。
一個電路是電晶體、電阻器及/或其他電子裝置的集合,電晶體、電阻器及/或其他電子裝置以某種方式互連以實現某種功能。
圖1A顯示本案一實施例之倍頻器100的示意圖。倍頻器100包含:多工器110,用來接收第一時脈
,第一時脈
具有50%的工作週期,並且是一個包含第一相位
及第二相位
的兩相時脈,並且多工器110根據第三時脈
輸出第二時脈
;再循環延遲電路(recirculating delay circuit,以下簡稱RDC)120,用於接收第二時脈
並輸出第四時脈
及第五時脈
;以及一比二分頻電路(divide-by-two circuit)130,用於接收第四時脈
並輸出第三時脈
。RDC 120包含反及閘121及延遲鏈122。反及閘121用來接收第二時脈
及第五時脈
並輸出第六時脈
。延遲鏈122包含複數個時脈緩衝器122A、122B、…、122C及122D,該些時脈緩衝器以串接的架構(cascade topology)連結,且用來接收第六時脈
並輸出第四時脈
及第五時脈
,其中時脈緩衝器122D是最後時脈緩衝器,用來輸出第五時脈
,而時脈緩衝器122C是中間時脈緩衝器,用來輸出第四時脈
。
為了簡潔起見,在以下的說明中,第一時脈
簡稱為
;第一時脈
的第一相位
簡稱為
;第一時脈
的第二相位
簡稱為
;第二時脈
簡稱為
;第三時脈
簡稱為
;第四時脈
簡稱為
;第五時脈
簡稱為
;以及第六時脈
簡稱為
。
在一個實施例中,時脈緩衝器122A、122B、…、122C及122D各包含兩個反相器,該兩個反相器串接以形成一個非反相緩衝器(non-inverting buffer)。如細節框COB122D所示,時脈緩衝器122D包含兩個反相器INV1和INV2,它們以串接架構配置以接收第四時脈
並輸出第五時脈
,第五時脈
在邏輯上與
相同,但當
的狀態切換時,第五時脈
具有時序延遲,即,
的上升(下降)緣經過一時序延遲之後導致
的上升(下降)緣。反相器INV1包含NMOS電晶體M1和PMOS電晶體M2,而反相器INV2包含NMOS電晶體M3和PMOS電晶體M4。這裡,「
」表示延遲鏈122的電源節點。時脈緩衝器122D的時序延遲取決於電源節點「
」上的電壓準位:較高(較低)的電壓準位導致較短(較長)的延遲,這是因為當電源電壓較高時,MOS電晶體的反應速度較快。這對於本技術領域具有通常知識者是顯而易見的,因此不需要進一步的解釋。
在一個實施例中,時脈緩衝器122A、122B、…及122C由與細節框COB122D所示的電路相同的電路實現。
多工器(例如可以基於等式(1)實現圖1A的多工器110的多工器)在現有技術中是眾所周知的,因此這裡不再詳細描述。
RDC 120接收
並輸出
及
。當
為低電位時,不管
為何,
將為高電位,並且RDC 120將保持在停止狀態(halted state),其中時脈緩衝器122A、122B等的輸出(包含
和
)都為高電位。一遇到
的上升緣,RDC 120便進入再循環狀態,並且只要
保持高電位RDC 120就維持在再循環狀態,其中,反及閘121有效地作為反相器(因為
將是
的反相邏輯),而且,反及閘121及延遲鏈122形成負回授迴路以允許時脈的再循環,其中
的下降緣將在延遲鏈121中傳播,並導致
的下降緣,隨後是
的下降緣,然後導致
的上升緣,另一方面,
的上升緣將在延遲鏈121中傳播,並導致
的上升緣,隨後是
的上升緣,然後導致
的下降緣(如果
仍然保持高電位)。這樣,實現了延遲功能,使得
的上升緣可以觸發
的上升緣,兩者間的時序延遲是由延遲鏈122的傳播延遲所決定,而該傳播延遲是所有時脈緩衝器122A、122B、…、122C及122D在時序上的延遲的總和。
一比二分頻電路130包含資料正反器131,資料正反器131由
觸發,並配置為負回授拓撲結構,以實現一比二分頻功能,使得
的上升緣觸發
切換狀態,從而導致
的上升緣或下降緣;如果為
的每個上升緣編號,則
的偶數上升緣觸發
從低電位切換到高電位(即
的上升緣),而
的奇數上升緣觸發
從高電位切換到低電位(即
的下降緣);由於
的每兩個上升緣僅觸發
的一個上升緣,因此
被稱為
的一比二分頻時脈(divide-by-two clock)。資料正反器131具有一個輸入腳位(標記為D)、一個輸出腳位(標記為Q)、一個互補輸出腳位(標記為QB),以及一個觸發腳位(以楔形標示),資料正反器131對於本技術領域具有通常知識者來說是顯而易見的,並且不需要進一步解釋。
是具有50%工作週期的兩相時脈。令週期
為T。倍頻器100的目的是使
成為倍頻的時脈,換言之,由於倍頻意味著週期減半,所以
的週期等於T/2。
是
的延遲,因此週期同樣為T/2。
是
的一比二分頻時脈,所以
的週期是
的週期的兩倍,即,
的週期為T。
圖1B顯示倍頻器100之時序圖的一個例子。在此,
、
、
、
、
、
及
都是時脈,也就是邏輯訊號;這些邏輯訊號不是高電位(
、
或電源電壓的無論何種電壓準位),就是低電位(0V)。如圖所示,
和
是互補的。
的週期是T,如圖中之上升緣190a(在時間點
)和隨後的上升緣190g(在時間點
)之間的時間差T所示。
的工作週期為50%,如上升緣190a和隨後的下降緣190d(在時間點
)之間的時間差T/2所示,表示
在一個時脈週期的50%的時間內維持高電位。明顯的,
的週期為T,
的工作週期為50%。一開始,
為低電位,
為高電位,
為低電位,多工器110選擇
作為
,因此
為低電位,使得RDC 120處於停止狀態,其中
、
及
都是高電位。在時間點
,
的上升緣190a導致
的上升緣192a,使RDC 120進入再循環狀態;RDC 120進入再循環狀態會啟動
的下降緣196a(透過反及閘121),下降緣196a在延遲鏈122中傳播,並導致的
的下降緣195b(時間點
),並因此導致
的上升緣196b(透過反及閘121)。
的上升緣196b在延遲鏈122中傳播,並導致
的上升緣194c(時間點
),
的上升緣194c觸發一比二分頻電路130將
切換到高電位,從而使多工器110選擇
作為
,從而導致
的下降緣192c,因此使RDC 120進入停止狀態,其中
、
及
都是高電位。在時間點
,
的上升緣191d導致
的上升緣192d,使RDC 120進入再循環狀態;RDC 120進入再循環狀態會啟動
的下降緣196d(透過反及閘121),下降緣196d在延遲鏈122中傳播,並導致的
的下降緣195e(時間點
),並因此導致
的上升緣196e(透過反及閘121)。
的上升緣196e在延遲鏈122中傳播,並導致
的上升緣194f(時間點
),
的上升緣194f觸發一比二分頻電路130將
切換到低電位,從而使多工器110選擇
作為
,從而導致
的下降緣192f,因此使RDC 120進入停止狀態,其中
、
及
都是高電位。這樣就完成了一個操作週期,等待以
的上升緣190g(時間點
)為起始的下一個週期。如此一來,
是一個倍頻的時脈,其工作週期由RDC 120的傳播延遲決定,而RDC 120的傳播延遲取決於電源節點
上的電壓。
因為電路的重複使用,所以使用再循環延遲電路來引入時序延遲的優點之一為效能。透過循環時脈,延遲可以近似加倍,因此時脈緩衝器的總數可以減少約一半。
在另一實施例中(該實施例包含工作週期校正器,並且在需要特定且精確的
的工作週期的應用中是有用的),倍頻器100更包含:工作週期檢測器140,用來接收第二時脈
並輸出工作週期誤差訊號
;控制器150,用來接收工作週期誤差訊號
並輸出控制訊號
;以及電源電路160,用來根據控制訊號
在電源節點
處建立電壓準位。為了簡潔起見,以下將工作週期誤差訊號
簡稱為
,以及將控制訊號
簡稱為
。在一個實施例中,較高(較低)的
值導致電源節點
處較高(較低)的電壓準位,並因此導致RDC 120較短(較長)的延遲。
是
與
的比較結果,其中
是
的工作週期值,
是目標工作週期值。如果
指示
大於(小於)
並且需要減小(增加),則控制器150將增加(減小)
的值,以縮短(延長)RDC 120的延遲並導致
的工作週期的減小(增加)。藉此,
的工作週期被以閉迴路的方式調節,使
的工作週期等於目標工作週期。
進一步的實施例可以基於數位控制方案或類比控制方案,下面將先介紹數位控制方案,再介紹類比控制方案。
在此,
表示
於更新前的舊值,而
表示
於更新後的新值。當
的工作週期太大時(即,
>
),
為1,控制器150增加
的值,從而導致RDC 120的傳播延遲變小,因此
的工作週期減小。當
的工作週期太小時(即
<
),
為0,控制器150減小
的值,從而導致RDC 120的傳播延遲變大,因此
的工作週期增加。
圖2A顯示工作週期檢測電路200A的示意圖,工作週期檢測電路200A可用於實現基於數位控制方案的工作週期檢測器140。工作週期檢測電路200A包含:低通濾波器210,其包含電阻器211和電容器212;電阻分壓器220,其包含電阻器221和電阻器222;以及比較器230。低通濾波器210接收
並輸出平均電壓
,平均電壓
為大約為
,其中
是
的電源電壓,因此是
為高電位時的電壓準位。例如,如果
的工作週期為40%,則由於
在40%的時間內保持在高電位
,
將約為
。電阻分壓器220輸出呈現
的目標電壓
,
是
的目標工作週期值。假設電阻器221和電阻器222的電阻分別為
和
,
是根據下式決定。
其中應用了方程式式(4)。比較器230將
與
進行比較並輸出
,以指示
是否高於
。當
高於(低於)
時,
為1(0),表示
大於(小於)
,因此
大於(小於)
。當
大於(小於)
時,
為1(0),控制器150增加(減少)
的值,從而導致RDC 120的傳播延遲和
的工作週期減少(增加)。因此,
的工作週期被以閉迴路方式調節為趨向等於
。
在目標工作週期值
為50%的特殊情況下,基於數位控制方案,圖2B所示的另一種工作週期檢測器200B可用於實現圖1A的工作週期檢測器140。工作週期檢測器200B包含:包含電阻器241和電容器242的第一低通濾波器240、反相器270、包含電阻器251和電容器252的第二低通濾波器250,以及比較器260。反相器270接收
並輸出互補訊號
,互補訊號
是
的反相邏輯。因為
與
互補且
的工作週期為
,所以
的工作週期為
。該第一低通濾波器240接收
並輸出近似
的第一平均電壓
。舉例來說,如果
的工作週期為40%,則由於
在40%的時間內保持在高電位
,
將約為
。第二低通濾波器250接收
並輸出大約為
的第二平均電壓
。舉例來說,如果
的工作週期為40%,則由於
在60%的時間內保持在高電位
(因為與
互補),所以
將約為
。比較器260將
與
進行比較並輸出
,以指示
是否高於
。當
高於/低於
時,
為1(0),表示
大於/小於
,因此
大於/小於
,並且表示
大於/小於50%。因此,如果目標工作週期值
是50%,則工作週期檢測器200B可以對
進行工作週期檢測。
比較器(例如圖2A中的比較器230或圖2B中的比較器260)是接收兩個電壓並輸出邏輯訊號的電路(邏輯訊號指示兩個電壓中的哪個較高),並且可以由電路設計者自行決定使用現有技術中任何已知的電路來實現。反相器(例如反相器270)用來執行邏輯反相,這在現有技術中是眾所周知的,因此這裡不再詳細描述。
圖3顯示電源電路300的示意圖,電源電路300可用於實現基於數位控制方案的電源電路160。電源電路300包含數位類比轉換器(digital-to-analog converter, DAC)310以及NMOS電晶體320。DAC 310用來將
轉換成控制電壓
。NMOS電晶體320被配置為源極隨耦器,其根據控制電壓
在電源節點
處建立電壓準位。這裡,
表示電壓準位比電源節點
上的電壓準位至少高200mV的電源節點。DAC和源極隨耦器在現有技術中都是眾所周知的,因此不需要進一步的解釋。
在類比控制方案中,
是與
成比例的電流訊號,而
是不具有離散狀態的類比電壓訊號。藉由將比較器230替換為轉導放大器,可以將圖2A的工作週期檢測電路200A修改為用於類比控制方案,使得
成為與
成正比(最終與
成正比)的電流,而不是一個非高電位即低電位的邏輯訊號。同樣,藉由將比較器260替換為轉導放大器,可以將圖2B的工作週期檢測電路200B修改為用於類比控制方案。在類比控制方案中,控制器150和電源電路160可以合併為圖4所示的控制電路400。控制電路400包含電容器410和NMOS電晶體420,電容器410被配置為一個負載,用於接收
並建立
,而NMOS電晶體420被配置為源極隨耦器,其根據
在電源節點
處建立電壓準位。電容器410實現了類似於方程式(3)的積分函數。
如圖5的流程圖所示,一種倍頻方法包含:(步驟510)接收第一時脈,第一時脈具有百分之五十的工作週期,並且是一個包含第一相位和第二相位的兩相時脈;(步驟520)使用多工器根據第三時脈選擇第一時脈的第一相位及第二相位的其中一者輸出,作為第二時脈;(步驟530)使用再循環延遲電路延遲第二時脈成為第四時脈;(步驟540)使用一比二分頻電路根據第四時脈輸出第三時脈。
本領域技術人員將容易地觀察到,在保持本案的教導的同時,可以對裝置和方法進行多種修改和變更。因此,以上的公開內容不應被解釋為僅由所附的申請專利範圍的界限來限定。
100:倍頻器
110:多工器
120:再循環延遲電路
121:反及閘
122:延遲鏈
122A,122B,122C,122D:時脈緩衝器
130:一比二分頻電路
131:資料正反器
140:工作週期檢測器
150:控制器
160:電源電路
INV1,INV2,270:反相器
M1,M2,M3,M4,320,420:電晶體
200A:工作週期檢測電路
210:低通濾波器
211,221,241,251:電阻器
212,222,242,252,410:電容器
220:電阻分壓器
230,260:比較器
200B:工作週期檢測器
240:第一低通濾波器
250:第二低通濾波器
300:電源電路
310:數位類比轉換器
320:電晶體
400:控制電路
510,520,530,540:步驟
圖1A顯示本案一實施例的倍頻器的示意圖;
圖1B顯示圖1A倍頻器之時序圖的一個例子;
圖2A顯示工作週期檢測器的示意圖;
圖2B顯示另一種工作週期檢測器的示意圖;
圖3顯示電源電路的示意圖;
圖4顯示基於類比控制方案的控制器和電源電路的示意圖;以及
圖5顯示本案一實施例之倍頻方法的流程圖。
510,520,530,540:步驟
Claims (10)
- 一種倍頻器,包含:一多工器,用來接收一第一時脈,並根據一第三時脈輸出一第二時脈,其中該第一時脈具有百分之五十的工作週期,並且該第一時脈係包含一第一相位和一第二相位的一兩相時脈;一再循環延遲電路,用於接收該第二時脈並輸出一第四時脈和一第五時脈;以及一一比二分頻電路,用來接收該第四時脈並輸出該第三時脈,其中該再循環延遲電路包含一邏輯閘及一延遲鏈,該延遲鏈包含複數個時脈緩衝器,該些時脈緩衝器包含一中間時脈緩衝器及一最後時脈緩衝器,該邏輯閘用來接收該第二時脈及該第五時脈並輸出一第六時脈,該些時脈緩衝器級聯連接並用來接收該第六時脈、從該中間時脈緩衝器輸出該第四時脈,以及從該最後時脈緩衝器輸出該第五時脈。
- 如請求項1之倍頻器,更包含:一工作週期檢測器,用來接收該第二時脈並輸出一工作週期誤差訊號;一控制器,用來接收該工作週期誤差訊號並輸出一控制訊號;以及一電源電路,用來接收該控制訊號並建立該延遲鏈之一電源節點的一電壓準位;其中該控制訊號係用來控制該延遲鏈的之一延遲,且該控制器係一積分器。
- 如請求項2之倍頻器,其中該工作週期誤差係一邏輯訊號,該邏輯訊號指示該第二時脈的一工作週期是否高於一目標工作週期值,以及該控制 訊號係一數位訊號,並且該電源電路包含一數位類比轉換器及一源極隨耦器,該數位類比轉換器用來接收該數位訊號並輸出一控制電壓,該源極隨耦器用來接收該控制電壓並建立該延遲鏈之該電源節點的該電壓準位。
- 如請求項2之倍頻器,其中該工作週期誤差係與一差值成比例之一電流訊號,該差值係該第二時脈之一工作週期值與一目標工作週期值之間的差。
- 如請求項1之倍頻器,更包含:一工作週期檢測器,用來接收該第二時脈並輸出一工作週期誤差訊號;一控制器,用來接收該工作週期誤差訊號並輸出一控制訊號;以及一電源電路,用來接收該控制訊號並建立該延遲鏈之一電源節點的一電壓準位;其中該控制訊號係用來控制該延遲鏈的之一延遲;其中該控制器包含一電容器,該電容器用來接收該工作週期誤差訊號並建立一控制電壓作為該控制訊號,以及該電源電路包含一源極隨耦器,該源極隨耦器用來接收該控制電壓並建立該延遲鏈之該電源節點的該電壓準位。
- 如請求項1之倍頻器,其中該一比二分頻電路包含配置為負回授拓撲的一資料正反器。
- 一種倍頻方法,包含:接收一第一時脈,其中該第一時脈具有百分之五十的工作週期,並且該第一時脈係包含一第一相位和一第二相位的一兩相時脈;使用一多工器根據一第三時脈選擇該第一時脈的該第一相位及該第二相位的其中一者輸出,作為一第二時脈;使用一再循環延遲電路延遲該第二時脈成為一第四時脈;以及 使用一一比二分頻電路根據該第四時脈輸出該第三時脈;其中該再循環延遲電路包含一邏輯閘及一延遲鏈,該邏輯閘用來接收該第二時脈及一第五時脈並輸出一第六時脈,該延遲鏈延遲該第六時脈並輸出該第五時脈。
- 如請求項7之倍頻方法,其中該延遲鏈包含複數個時脈緩衝器,該些時脈緩衝器包含一中間時脈緩衝器及一最後時脈緩衝器,並且該些時脈緩衝器級聯連接並用來接收該第六時脈、從該中間時脈緩衝器輸出該第四時脈,以及從該最後時脈緩衝器輸出該第五時脈,該倍頻方法更包含:透過由一控制訊號所控制的一電源電路來控制該延遲鏈之一延遲,以及根據該第二時脈的一工作週期值與一目標工作週期值之間的差,輸出一工作週期誤差訊號,並且透過積分該工作週期誤差訊號來建立該控制訊號。
- 如請求項8之倍頻方法,其中該工作週期誤差係一邏輯訊號,該邏輯訊號指示該第二時脈的一工作週期是否高於該目標工作週期值,以及,該控制訊號係一數位訊號,並且該電源電路包含一數位類比轉換器及一源極隨耦器,該數位類比轉換器用來接收該數位訊號並輸出一控制電壓,該源極隨耦器用來接收該控制電壓並建立該延遲鏈之一電源節點的一電壓準位。
- 如請求項8之倍頻方法,其中該工作週期誤差係與一差值成比例之一電流訊號,該差值係該第二時脈之該工作週期值與該目標工作週期值之間的差,積分該工作週期誤差訊號的步驟包含:使用一電容器接收該工作週期誤差訊號並建立一控制電壓來作為該控制訊號,並且該電源電路包含一源 極隨耦器,該源極隨耦器用來接收該控制電壓並建立該延遲鏈之一電源節點的一電壓準位。
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- 2021-04-09 CN CN202110382791.9A patent/CN114389584A/zh active Pending
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