CN107404316B - 信号复用装置 - Google Patents

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Abstract

本发明提供一种信号复用装置。本实施方式的信号复用装置具有能够充分应对数据速率的高速化的构造。该信号复用装置具有M个前级单元、和后级单元。第m个前级单元Am在控制信号Cm和控制信号Cn双方为有效电平时，输出与第m个输入信号Im对应的输出信号，在控制信号Cm和控制信号Cn的至少一方为无效电平时，输出固定电平的输出信号。后级单元B输入分别来自前级单元的信号，在分别来自该前级单元的输出信号全部为相同电平的情况和除此以外的情况下输出信号电平相互不同的信号。

Description

信号复用装置
技术领域
本发明涉及信号复用装置。
背景技术
在Jihwan Kim et al.，"A 16-to-40Gb/s Quarter-Rate NRZ/PAM4Dual-ModelTransmitter in 14nm CMOS"，2015 IEEE International Solid-State CircuitsConference(ISSCC)，(美国)，2015年2月(以下称作“非专利文献1”)中记载了对4个输入信号进行复用，输出一个输出信号(复用信号)的信号复用装置。该信号复用装置具有并联连接的4个缓冲部。各缓冲部具有依次串联连接的触发器和二个传输门(transfer gate)。各传输门被调整为在规定的定时导通。由此，被输入到该各缓冲部的输入信号作为一个输出信号，依次从信号复用装置输出。
根据上述非专利文献1所记载的信号复用装置，与对二个输入信号进行复用，输出一个输出信号的情况相比，能够扩大触发器的延迟时间的允许范围，并应对数据速率的高速化。
发明者对现有的信号复用装置进行了探讨，结果发现了如下这样的课题。即，在上述非专利文献1所记载的信号复用装置中，由于形成有使4个缓冲部的输出端全部与一个点连接的连接点，导致负载电容值变高。因此，输出信号的波形钝化，频带受到限制。其结果，在现有的信号复用装置中，数据速率的高速化存在限度。
发明内容
本发明是为了解决上述那样的课题而完成的，其目的在于提供一种与现有的信号复用装置相比具有能够充分应对数据速率的高速化的结构的信号复用装置。
本实施方式的信号复用装置是如下信号复用装置：在在维持着信号电平的组合的期间内，输出与M个输入信号I1～IM中的、根据从M个控制信号C1～CM选择出的第m个控制信号Cm和第n个控制信号Cn的所述信号电平的组合依次指定的输入信号Im对应的信号，M是由2i规定的整数，i是2以上的整数，m是1以上且M以下的整数，n是在m＝M时为1、在m<M时为m+1的整数，其中，该信号复用装置包含：M个前级单元A1～AM，它们与所述M个输入信号I1～IM对应设置，第m个前级单元Am在所述控制信号Cm和所述控制信号Cn双方的信号电平为有效时，输出被输入到所述前级单元Am的所述输入信号Im对应的输出信号，另一方面，在所述控制信号Cm和所述控制信号Cn中的至少一方的信号电平为无效时，输出预先固定了信号电平的输出信号；以及后级单元，其与所述前级单元A1～AM各自的输出端电连接，输入分别来自所述前级单元A1～AM的所述输出信号，输出在分别来自所述前级单元A1～AM的所述输出信号全部为相同的信号电平的情况下和除此以外的情况下信号电平相互不同的信号，作为与所述输入信号Im对应的所述信号。
附图说明
图1是示出本实施方式的信号复用装置1的结构的图。
图2是总结本实施方式的信号复用装置1中的控制信号C1～CM各自的信号电平、前级单元A1～AM各自的输出信号和后级单元B的输出信号的关系的表。
图3是控制信号C1～CM、输入信号I1～IM和后级单元B的输出信号的时序图。
图4是示出M是8时的生成部2的结构例的图。
图5是M是8时的时钟CLK1、时钟CLK1的逻辑反转信号、时钟CLK2、时钟CLK3和控制信号C1～C8的时序图。
图6是示出前级单元Am的第1结构例的图。
图7是示出前级单元Am的第2结构例的图。
图8是示出后级单元B的第1结构例的图。
图9是示出后级单元B的第2结构例的图。
图10是示出后级单元B的第3结构例的图。
图11是示出前级单元Am的第3结构例的图。
图12是示出前级单元Am的第4结构例的图。
图13是示出后级单元B的第4结构例的图。
图14是示出后级单元B的第5结构例的图。
图15是示出后级单元B的第6结构例的图。
具体实施方式
(本发明实施方式的说明)
首先，分别单独列举本发明的实施方式的内容进行说明。
(1)本实施方式的信号复用装置在维持了信号电平的组合的期间内，输出与M(用2i规定的整数，且i是2以上的整数)个输入信号I1～IM中的、利用从M个控制信号C1～CM选择出的第m(1以上且M以下的整数)个控制信号Cm和第n(在m＝M时为1、在m<M时为m+1的整数)个控制信号Cn的信号电平的组合而依次指定的输入信号Im对应的信号(输入信号、其逻辑反转信号等)。该信号复用装置作为第1方式，具有与M个输入信号I1～IM对应设置的M个前级单元A1～AM、和与前级单元A1～AM各自的输出端电连接的后级单元。M个前级单元A1～AM中的第m个前级单元Am在控制信号Cm和控制信号Cn双方的信号电平有效时，输出与被输入到前级单元Am的输入信号Im对应的输出信号。另一方面，前级单元Am在控制信号Cm和控制信号Cn中的至少一方的信号电平无效时，输出预先固定了信号电平的输出信号。后级单元输入分别来自前级单元A1～AM的输出信号，作为与输入信号Im对应的信号，在分别来自前级单元A1～AM的输出信号全部是相同信号电平的情况和除以此外的情况下输出信号电平相互不同的信号。
(2)作为可应用于上述第1方式的第2方式，可以是，前级单元Am由包含3个该PMOS晶体管的第1晶体管组和包含二个NMOS晶体管的第2晶体管组构成。在第1晶体管组中，第1PMOS晶体管TP1具有与设定为上限基准电位的上限基准端电连接的源极、栅极和漏极。第2PMOS晶体管TP2具有与第1PMOS晶体管的漏极电连接的源极、栅极和漏极。第3PMOS晶体管TP3具有与第2PMOS晶体管的漏极电连接的源极、栅极和漏极。对第1～第3PMOS晶体管TP1～TP3各自的栅极相互排他性地输入输入信号Im、控制信号Cm和控制信号Cn中的任意一个。另一方面，在第2晶体管组中，第1NMOS晶体管TN1具有：栅极、与第3PMOS晶体管TP3的漏极电连接的漏极、与被设定为比上限基准电位低的第1下限基准电位的第1下限基准端电连接的源极。第2NMOS晶体管TN2具有：栅极、与第3PMOS晶体管TP3的漏极电连接的漏极、与被设定为比上限基准电位低的第2下限基准电位的第2下限基准端电连接的源极。对第1和第2NMOS晶体管TN1、TN2各自的栅极相互排他性地输入控制信号Cm和控制信号Cn中的任意一方。此外，在第3PMOS晶体管TP3的漏极与第1及第2NMOS晶体管TN1、TN2各自的漏极的连接点上电连接着后级单元。
(3)作为可应用于上述第1方式的第3方式，可以是，前级单元Am具有第1门电路和第2门电路。第1门电路输出表示输入信号Im、控制信号Cm和控制信号Cn中的两方的与非值的信号。第2门电路输出表示输入信号Im、控制信号Cm和控制信号Cn中的剩余的一方的非值信号与第1门电路的输出信号的或非值的信号。
(4)可应用于上述第2方式或上述第3方式的第4方式的后级单元可以具有能够输入分别来自前级单元A1～AM中的前级单元A1～A4的输出信号的结构(M＝4时的结构)。在该情况下，M＝4的结构的后级单元可以具有二个第3门电路G31、G32、和第4门电路G4。第3门电路G31、G32各相互排他性地输入分别来自前级单元A1～A4的输出信号中的二个。而且，第3门电路G31、G32分别输出表示所输入的信号的或非值的信号。另一方面，第4门电路G4输入分别从第3门电路G31、G32输出的信号，输出表示所输入的信号的与非的信号。
(5)可应用于上述第2方式或上述第3方式的第5方式的后级单元可以具有能够输入分别来自前级单元A1～AM中的前级单元A1～A4的输出信号的结构(M＝4时的结构)。在该情况下，M＝4的结构的后级单元可以具有二个第3门电路G31、G32、和第4门电路G4。第3门电路G31、G32各相互排他性地输入分别来自前级单元A1～A4的输出信号中的二个。而且，第3门电路G31、G32分别输出表示所输入的信号的或非值的信号。第4门电路G4输入分别从第3门电路G31、G32输出的信号，输出表示所输入的信号的与值的信号。
(6)可应用于上述第1方式的第6方式的后级单元可以具有能够输入分别来自前级单元A1～AM中的前级单元A1～A8的输出信号的结构(M＝8时的结构)。在该情况下，M＝8的结构的后级单元可以具有4个第3门电路G31～G34、二个第4门电路G41、G42、和第5门电路G5。第3门电路G31～G34各相互排他性地输入分别来自前级单元A1～A8的输出信号中的二个。而且，第3门电路G31～G34分别输出表示所输入的信号的或非值的信号。第4门电路G41、G42各相互排他性地输入分别从第3门电路G31～G34输出的信号中的二个。而且，第4门电路G41、G42分别输出表示所输入的信号的与非值的信号。第5门电路G5输入分别从第4门电路G41、G42输出的信号，输出表示所输入的信号的或非值的信号。
(7)作为可应用于上述第1方式的第7方式，可以是，前级单元Am由包含二个PMOS晶体管的第1晶体管组和包含3个NMOS晶体管的第2晶体管组构成。在第1晶体管组中，第1PMOS晶体管TP1具有与被设定为第1上限基准电位的第1上限基准端电连接的源极、栅极和漏极。第2PMOS晶体管TP2具有与被设定为第2上限基准电位的第2上限基准端电连接的源极、栅极和漏极。对第1和第2PMOS晶体管TP1，TP2各自的栅极相互排他性地输入控制信号Cm和控制信号Cn中的任意一方。另一方面，在第2晶体管组中，第1NMOS晶体管TN1具有与第1和第2PMOS晶体管TP1、TP2各自的漏极电连接的漏极、栅极和源极。第2NMOS晶体管TN2具有与第1NMOS晶体管TN1的源极电连接的漏极、栅极和源极。第3NMOS晶体管TN3具有与第2NMOS晶体管TN2的源极电连接的漏极、栅极、和与被设定为比第1和第2上限基准电位低的下限基准电位的下限基准端连接的源极。对第1～第3NMOS晶体管TN1～TN3各自的栅极相互排他性地输入输入信号Im、控制信号Cm和控制信号Cn中的任意一个。此外，在第1和第2PMOS晶体管TP1、TP2各自的漏极和第1NMOS晶体管TN1的漏极的连接点上电连接着后级单元。
(8)作为可应用于上述第1方式的第8方式，可以是，前级单元Am具有第1门电路和第2门电路。第1门电路输出表示控制信号Cm和控制信号Cn中的一方的非值信号与输入信号Im的或非值的信号。第2门电路输出表示控制信号Cm和控制信号Cn中的另一方与第1门电路的输出信号的与非值的信号。
(9)可应用于上述第7方式或上述第8方式的第9方式的后级单元可以具有能够输入分别来自前级单元A1～AM中的前级单元A1～A4的输出信号的结构(M＝4的结构)。在该情况下，M＝4的结构的后级单元具有二个第3门电路G31、G32和第4门电路G4。第3门电路G31、G32各相互排他性地输入分别来自前级单元A1～A4的输出信号中的二个。而且，第3门电路G31、G32分别输出表示所输入的信号的与非值的信号。第4门电路G4输入分别从第3门电路G31、G32输出的信号，输出表示所输入的信号的或非值的信号。
(10)可应用于上述第7方式或上述第8方式的第10方式的后级单元可以具有能够输入分别来自前级单元A1～AM中的前级单元A1～A4的输出信号的结构(M＝4的结构)。在该情况下，M＝4的结构的后级单元具有二个第3门电路G31、G32、和第4门电路G4。第3门电路G31、G32各相互排他性地输入分别来自前级单元A1～A4的输出信号中的二个。而且，第3门电路G31、G32分别输出表示所输入的信号的与非值的信号。第4门电路G4输入分别从第3门电路G31、G32输出的信号，输出表示所输入的信号的或值的信号。
(11)可应用于上述第7方式或上述第8方式的第11方式的后级单元可以具有能够输入分别来自前级单元A1～AM中的前级单元A1～A8的输出信号的结构(M＝8的结构)。在该情况下，M＝8的结构的后级单元具有4个第3门电路G31～G34、和二个第4门电路G41、G42。第3门电路G31～G34各相互排他性地输入分别来自前级单元A1～A8的输出信号中的二个。而且，第3门电路G31～G34分别输出表示所输入的信号的与非值的信号。第4门电路G41、G42各相互排他性地输入分别从第3门电路G31～G34输出的信号中的二个。而且，第4门电路G41、G42分别输出表示所输入的信号的或非值的信号。第5门电路G5输入分别从第4门电路G41、G42输出的信号，输出表示所输入的信号的与非值的信号。
(12)作为可应用于上述第1～第11方式中的至少任意一个方式的第12方式，可以是，该信号复用装置还具有生成部，该生成部分别生成控制信号C1～CM。
(13)可应用于上述第12方式的第13方式的生成部可以具有用于生成与控制信号C1～CM对应的控制信号C1～C8的构造(M＝8的结构)。在该情况下，M＝8的结构的生成部包含第1～第4锁存电路和第6～第9门电路。第6门电路输出表示第2时钟与第3时钟的与值的信号作为控制信号C1，该第2时钟是对第1时钟进行二分频而得到的，该第3时钟是对该第2时钟进行二分频而得到的。第1锁存电路输入控制信号C1，在第1时钟的下降定时锁存控制信号C1的值，输出锁存后的值作为控制信号C2。第7门电路输出表示第2时钟的逻辑反转信号与第3时钟的与值的信号作为控制信号C3。第2锁存电路输入控制信号C3，在第1时钟的下降定时，锁存控制信号C3的值，输出锁存后的值作为控制信号C4。第8门电路输出表示第2时钟与第3时钟的逻辑反转信号的与值的信号作为控制信号C5。第3锁存电路输入控制信号C5，在第1时钟的下降定时，锁存控制信号C5的值，输出锁存后的值作为控制信号C6。第9门电路输出表示第2时钟的逻辑反转信号与第3时钟的逻辑反转信号的与值的信号，作为控制信号C7。第4锁存电路输入控制信号C7，在第1时钟的下降定时，锁存控制信号C7的值，输出锁存后的值作为控制信号C8。
以上，该[本发明实施方式的说明]的栏中所列举的各方式能够分别应用于剩余的全部方式、或这些剩余方式的全部组合。
[本发明实施方式的详细情况]
以下，参照附图详细说明本实施方式的信号复用装置的具体结构。另外，本发明不限定于这些例示，而由权利要求来表示，是指包含与权利要求同等的意思和范围内的所有变更。此外，在附图的说明中，对相同的构件标记相同的标号，并省略重复的说明。
图1是示出本实施方式的信号复用装置1的结构的图。图1的信号复用装置1是如下装置：对M个输入信号I1～IM进行复用，输出一个输出信号(复用信号)。这里，M是用2i规定的整数，i是2以上的整数。信号复用装置1根据M个控制信号C1～CM各自的信号电平，输出与M个输入信号I1～IM中的任意的输入信号对应的信号。信号复用装置1具有M个前级单元A1～AM、后级单元B和分别生成控制信号C1～CM的生成部2。
M个前级单元A1～AM中的第m个前级单元Am输入M个输入信号I1～IM中的输入信号Im、M个控制信号C1～CM中的控制信号Cm和控制信号Cn。这里，m是1以上且M以下的整数。此外，n是在m＝M时为1、在m<M时为m+1的整数。在控制信号Cm和控制信号Cn双方的信号电平有效时，前级单元Am输出与从输入端1A取入的输入信号Im对应的输出信号。此外，在控制信号Cm或控制信号Cn中的至少任意一个信号电平为无效时，前级单元Am输出被预先固定了信号电平的输出信号。另外，输出信号的被固定的信号电平(以下记作“固定电平”)是高电平(以下记作“H电平”)和低电平(以下记作“L电平”)中的任意一方。
后级单元B与前级单元A1～AM各自的输出端连接。在图1中，1C是将前级单元A1～AM和后级单元B电连接的信号线组。即，前级单元A1～AM与后级单元B相互并联连接。后级单元B输入分别从前级单元A1～AM输出的信号，输出与所输入的信号对应的信号。具体而言，后级单元B在从前级单元A1～AM输出的信号全部是相同的信号电平的情况和除此以外的情况下输出信号电平相互不同的信号。
图2是总结本实施方式的信号复用装置1中的控制信号C1～CM、前级单元A1～AM的输出信号和后级单元B的输出信号的关系的表。在图2中，与输入信号I1～IM对应的信号分别记述为“I1”～“IM”。具体而言，与输入信号I1～IM对应的信号是输入信号I1～IM、该输入信号I1～IM的逻辑非信号等。“固定”表示固定电平，是指将信号电平固定为H电平或L电平的情况。此外，信号电平的“有效”、“无效”之间为逻辑反转的关系，在“有效”表示H电平(信号“1”)时“无效”表示L电平(信号“0”)，在“有效”表示L电平(信号“0”)时“无效”表示H电平(信号“1”)。
图3是控制信号C1～CM、输入信号I1～IM和后级单元B的输出信号的时序图。如图3所示，控制信号C1～CM是以MUI(单位间隔)为一个周期的信号。控制信号C1～CM反复2UI的有效电平(信号电平)和(M－2)UI的无效电平(信号电平)。控制信号Cm是相对于控制信号C1延迟(m－1)UI的信号。即，控制信号C2是相对于控制信号C1延迟1UI的信号，控制信号C3是相对于控制信号C1延迟2UI的信号，控制信号CM是相对于控制信号C1延迟(M－1)UI的信号。另外，单位间隔是信号复用装置1的输出信号的单位长度。例如，在输出信号的数据速率为40Gb/s的情况下，1UI是25ps。
接着，对生成部2的结构例进行说明。
M＝4时的控制信号C1～C4是反复2UI的有效电平和2UI的无效电平的信号，即成为有效电平的时间和成为无效电平的时间相互相等的信号。因此，控制信号C1与控制信号C3处于逻辑反转的关系，控制信号C2与控制信号C4处于逻辑反转的关系。因此，M＝4时的生成部2例如通过包含使时钟延迟的延迟电路和使逻辑反转的逻辑反转电路，能够分别生成这些控制信号C1～C4。
图4是示出M＝8时的生成部2的结构例的图。如图4所示，M＝8的结构的生成部2包含二分频电路3、4、锁存电路L1～L4和门电路G0～G4。二分频电路3包含锁存电路L5和门电路G5。二分频电路4包含锁存电路L6和门电路G6。锁存电路L1～L6例如由D触发器电路构成。
在二分频电路3中，锁存电路L5输入从输入端2A取入的时钟CLK1和门电路G5的输出信号，在时钟CLK1的上升定时，对门电路G5的输出信号的值进行锁存，输出锁存后的值作为时钟CLK2。时钟CLK2是将时钟CLK1进行二分频后的二分频信号。门电路G5输入锁存电路L5的输出信号即时钟CLK2，输出时钟CLK2的信号的逻辑反转信号。根据这样构成的二分频电路3，可根据时钟CLK1，生成时钟CLK2和时钟CLK2的逻辑反转信号。
在二分频电路4中，锁存电路L6输入时钟CLK2和门电路G6的输出信号，在时钟CLK2的上升定时，对门电路G6的输出信号的值进行锁存，输出锁存后的值，作为时钟CLK3。时钟CLK3是将时钟CLK2进行二分频后的二分频信号。门电路G6输入锁存电路L6的输出信号即时钟CLK3，输出时钟CLK3的信号的逻辑反转信号。根据这样构成的二分频电路4，可根据时钟CLK2，生成时钟CLK3和时钟CLK3的逻辑反转信号。
门电路G0输入时钟CLK1，输出时钟CLK1的逻辑反转信号。
门电路G1输入时钟CLK2和时钟CLK3，输出表示所输入的信号的与值的信号，作为控制信号C1。具体而言，门电路G1包含：门电路G1A，其输入时钟CLK2和时钟CLK3，输出表示所输入的信号的与非值的信号；以及门电路G1B，其输入门电路G1A的输出信号，输出所输入的信号的逻辑反转信号，作为控制信号C1。
锁存电路L1输入时钟CLK1的逻辑反转信号和控制信号C1，在时钟CLK1的逻辑反转信号的上升定时，对控制信号C1的值进行锁存，输出锁存后的值，作为控制信号C2。锁存电路L1与在时钟CLK1的下降定时对控制信号C1的值进行锁存的电路等价。
门电路G2输入时钟CLK2的逻辑反转信号和时钟CLK3，输出表示所输入的信号的与值的信号，作为控制信号C3。具体而言，门电路G2包含：门电路G2A，其输入时钟CLK2的逻辑反转信号和时钟CLK3，输出表示所输入的信号的与非值的信号；以及门电路G2B，其输入门电路G2A的输出信号，输出所输入的信号的逻辑反转信号，作为控制信号C3。
锁存电路L2输入时钟CLK1的逻辑反转信号和控制信号C3，在时钟CLK1的逻辑反转信号的上升定时，对控制信号C3的值进行锁存，输出锁存后的值，作为控制信号C4。锁存电路L2与在时钟CLK1的下降定时对控制信号C3的值进行锁存的电路等价。
门电路G3输入时钟CLK2和时钟CLK3的逻辑反转信号，输出表示所输入的信号的与值的信号，作为控制信号C5。具体而言，门电路G3包含：门电路G3A，其输入时钟CLK2和时钟CLK3的逻辑反转信号，输出表示所输入的信号的与非值的信号；以及门电路G3B，其输入门电路G3A的输出信号，输出所输入的信号的逻辑反转信号，作为控制信号C5。
锁存电路L3输入时钟CLK1的逻辑反转信号和控制信号C5，在时钟CLK1的逻辑反转信号的上升定时，对控制信号C5的值进行锁存，输出锁存后的值，作为控制信号C6。锁存电路L3与在时钟CLK1的下降定时对控制信号C5的值进行锁存的电路等价。
门电路G4输入时钟CLK2的逻辑反转信号和时钟CLK3的逻辑反转信号，输出表示所输入的信号的与值的信号，作为控制信号C7。具体而言，门电路G4包含：门电路G4A，其输入时钟CLK2的逻辑反转信号和时钟CLK3的逻辑反转信号，输出表示所输入的信号的与非值的信号；以及门电路G4B，其输入门电路G4A的输出信号，输出所输入的信号的逻辑反转信号，作为控制信号C7。
锁存电路L4输入时钟CLK1的逻辑反转信号和控制信号C7，在时钟CLK1的逻辑反转信号的上升定时，对控制信号C7的值进行锁存，输出锁存后的值，作为控制信号C8。锁存电路L4与在时钟CLK1的下降定时对控制信号C7的值进行锁存的电路等价。
图5是M＝8时的时钟CLK1、时钟CLK1的逻辑反转信号、时钟CLK2、时钟CLK3和控制信号C1～C8的时序图。
根据如上这样构成的生成部2，能够分别生成反复2UI的有效电平和6UI的无效电平的控制信号C1～C8。
另外，控制信号C1～CM与占空比为2/M且相位逐次偏移2π/M的M相时钟等同，所以可以将由生成部2作为控制信号C1～CM输出的信号中的任意信号作为控制信号C1，对控制信号C2～CM进行选择使得成为相对于控制信号C1延迟1UI～(M－1)UI的信号即可。具体而言，例如，可以替代将门电路G1的输出信号作为控制信号C1，而将锁存电路L1的输出信号作为控制信号C1。在该情况下，对控制信号C2～C8进行选择使得成为相对于控制信号C1分别延迟1UI～7UI的信号即可。此外，生成部2例如是从外部输入时钟CLK2和时钟CLK3的结构。此外，生成部2还可以是从外部输入时钟CLK2或时钟CLK3，并且生成所输入的时钟的逻辑反转信号的结构。
接着，使用图6～图10，对固定电平为L电平的情况下的前级单元Am和后级单元B的结构例进行说明。
图6是示出前级单元Am的第1结构例的图。如图6所示，第1结构例的前级单元Am具有串联连接的3个PMOS晶体管TP1～TP3(包含在第1晶体管组中)和并联连接的二个NMOS晶体管TN1、TN2(包含在第2晶体管组中)。3个PMOS晶体管TP1～TP3与二个NMOS晶体管TN1、TN2串联连接，在该连接点J上还连接有后级单元B(参照图1)。与3个PMOS晶体管TP1～TP3的连接点J相反侧的端部与电源(被设定为上限电位的上限基准端T1)连接，与二个NMOS晶体管TN1、TN2各自的连接点J相反侧的端部与地(被设定为第1下限电位的第1下限基准端T2和被设定为第2下限电位的第2下限基准端T3)连接。另外，前级单元Am的输出端1Cm包含在将前级单元A1～AM和后级单元B电连接的信号线组1C中。
对3个PMOS晶体管TP1～TP3各自的栅极相互排他性地输入输入信号Im、控制信号Cm和控制信号Cn中的任意一个。另外，在图6的例子中，对PMOS晶体管TP1的栅极输入输入信号Im，对PMOS晶体管TP2的栅极输入控制信号Cm，对PMOS晶体管TP3的栅极输入控制信号Cn。
如图3所示，在输入了输入信号Im以后，按照控制信号Cm、控制信号Cn的顺序，输出有效电平的信号。因此，在图6所示的3个PMOS晶体管TP1～TP3全部导通的情况下，必然从远离连接点J的PMOS晶体管起依次导通。由此，例如，与最远离连接点J的PMOS晶体管最后导通的情况相比，能够抑制延迟。
对二个NMOS晶体管TN1、TN2各自的栅极相互排他性地输入控制信号Cm和控制信号Cn中的任意一个。在图6的例子中，对NMOS晶体管TN1的栅极输入控制信号Cm，对NMOS晶体管TN2的栅极输入控制信号Cn。
控制信号Cm和控制信号Cn的有效电平为L电平，无效电平为H电平。因此，在前级单元Am的第1结构例中，在控制信号Cm为L电平和控制信号Cn为L电平时，输出Im，作为与输入信号Im对应的信号。另一方面，在控制信号Cm为H电平或控制信号Cn为H电平时，输出地的电压电平的信号，作为L电平的信号。
图7是示出前级单元Am的第2结构例的图。如图7所示，第2结构例的前级单元Am具有门电路G1和门电路G2。门电路G1输入输入信号Im、控制信号Cm和控制信号Cn中的二个，输出表示所输入的信号的与非值的信号。在图7的例子中，门电路G1输入输入信号Im和控制信号Cm，输出表示所输入的信号的与非值的信号。
门电路G2输入门电路G1的输出信号、输入信号Im、控制信号Cm和控制信号Cn中的剩余一个的逻辑反转信号，输出表示所输入的信号的或非值的信号。在图7的例子中，门电路G2输入门电路G1的输出信号和控制信号Cn的逻辑反转信号，输出表示所输入的信号的或非值的信号。具体而言，门电路G2包含：门电路G2A，其输入控制信号Cn，输出其逻辑反转信号；以及门电路G2B，其输入门电路G2A的输出信号和门电路G1的输出信号，输出表示所输入的信号的或非值的信号。
控制信号Cm和控制信号Cn的有效电平为H电平，无效电平为L电平。因此，在前级单元Am的第2结构例中，在控制信号Cm为H电平和控制信号Cn为H电平时，输出Im，作为与输入信号Im对应的信号。另一方面，在控制信号Cm为L电平或控制信号Cn为L电平时，输出地的电压电平的信号，作为L电平的信号。
图8是示出后级单元B的第1结构例的图。如图8所示，后级单元B的第1结构例是M＝4时的结构例，具有二个门电路G31、G32、和门电路G4。二个门电路G31、G32各相互排他性地输入分别从4个前级单元A1～A4输出的信号中的二个，分别输出表示所输入的信号的或非值的信号。在图8的例子中，门电路G31输入输入信号Im和L电平的信号，输出输入信号Im的逻辑反转信号。门电路G32输入二个L电平的信号，输出H电平的信号。
门电路G4输入分别从二个门电路G31、G32输出的信号，输出表示所输入的信号的与非值的信号。在图8的例子中，门电路G4从门电路G31输入输入信号Im的逻辑反转信号，并且从门电路G32输入H电平的信号，输出输入信号Im。这样，后级单元B的第1结构例输入分别从4个前级单元A1～A4输出的输入信号Im和3个L电平的信号，输出输入信号Im。
图9是示出后级单元B的第2结构例的图。如图9所示，后级单元B的第2结构例是M＝4时的结构例，具有二个门电路G31、G32、和门电路G4。该二个门电路G31、G32是与后级单元B的第1结构例的二个门电路G31、G32相同的结构。
门电路G4输入分别从二个门电路G31、G32输出的信号，输出表示所输入的信号的与值的信号。具体而言，门电路G4包含：门电路G4A和门电路G4B，它们相互排他性地输入分别从二个门电路G31、G32输出的信号中的任意一个信号，分别输出所输入的信号的逻辑反转信号；以及门电路G4C，其输入分别从门电路G4A和门电路G4B输出的信号，输出所输入的信号的或非值。
在图9的例子中，门电路G4A从门电路G31输入输入信号Im的逻辑反转信号，输出输入信号Im。门电路G4B从门电路G32输入H电平的信号，输出L电平的信号。门电路G4C从门电路G31输入输入信号Im，并从门电路G32输入L电平的信号，输出输入信号Im的逻辑反转信号。
这样，后级单元B的第2结构例输入从4个前级单元A1～A4输出的输入信号Im和3个L电平的信号，输出输入信号Im的逻辑反转信号。另外，可以是如下结构：二个门电路G31、G32输出表示所输入的信号的或值的信号，并且门电路G4输出表示所输入的信号的或非值的信号。
图10是示出后级单元B的第3结构例的图。如图10所示，后级单元B的第3结构例是M＝8时的结构例，具有4个门电路G31～G34、二个门电路G41、G42和门电路G5。4个门电路G31～G34各相互排他性地输入分别从8个前级单元A1～A8输出的信号中的二个信号，分别输出表示所输入的信号的或非值的信号。在图10的例子中，门电路G31输入输入信号Im和L电平的信号，输出输入信号Im的逻辑反转信号。门电路G32～G34均输入二个L电平的信号，输出H电平的信号。
二个门电路G41、G42各相互排他性地输入分别从4个门电路G31～G34输出的信号中的二个信号，分别输出表示所输入的信号的与非值的信号。在图10的例子中，门电路G41从门电路G31输入输入信号Im的逻辑反转信号，并且从门电路G32输入H电平的信号，输出输入信号Im。门电路G42分别从门电路G33和门电路G34输入H电平的信号，输出L电平的信号。
门电路G5输入分别从二个门电路G41、G42输出的信号，输出表示所输入的信号的或非值的信号。在图10的例子中，门电路G5从门电路G41输入输入信号Im，并从门电路G42输入L电平的信号，输出输入信号Im的逻辑反转信号。这样，后级单元B的第3结构例从8个前级单元A1～A8输入输入信号Im和7个L电平的信号，输出输入信号Im的逻辑反转信号。
接着，使用图11～图15，对固定电平为H电平的情况下的前级单元Am和后级单元B的结构例进行说明。
图11是示出前级单元Am的第3结构例的图。如图11所示，第3结构例的前级单元Am具有串联连接的3个NMOS晶体管TN1～TN3(包含在第2晶体管组中)和并联连接的二个PMOS晶体管TP1、TP2(包含在第1晶体管组中)。3个NMOS晶体管TN1～TN3与二个PMOS晶体管TP1、TP2串联连接，在该连接点J上还连接有后级单元B(参照图1)。与3个NMOS晶体管TN1～TN3的连接点J相反侧的端部与地(被设定为下限电位的下限基准端T2)连接，与二个PMOS晶体管TP1、TP2各自的连接点J相反侧的端部与电源(被设定为第1上限电位的第1上限基准端T1和被设定为第2上限电位的第2基准端T4)连接。
对3个NMOS晶体管TN1～TN3各自的栅级相互排他性地输入输入信号Im、控制信号Cm和控制信号Cn中的任意一方。在图11的例子中，对NMOS晶体管TN1的栅极输入控制信号Cn，对NMOS晶体管TN2的栅极输入控制信号Cm，对NMOS晶体管TN3的栅极输入输入信号Im。
如图3所示，在输入了输入信号Im以后，按照控制信号Cm、控制信号Cn的顺序，输出有效电平的信号。因此，在图11所示的3个NMOS晶体管TN1～TN3全部导通的情况下，必然从远离连接点J的NMOS晶体管起依次导通。由此，例如与最远离连接点J的NMOS晶体管最后导通的情况相比，能够抑制延迟。
对二个PMOS晶体管TP1、TP2各自的栅级相互排他性地输入控制信号Cm和控制信号Cn中的任意一方。这里，对PMOS晶体管TP1的栅极输入控制信号Cm，对PMOS晶体管TP2的栅极输入控制信号Cn。
控制信号Cm和控制信号Cn的有效电平为H电平，无效电平为L电平。因此，在前级单元Am的第3结构例中，在控制信号Cm为H电平和控制信号Cn为H电平时，输出输入信号Im，作为与输入信号Im对应的信号。另一方面，在控制信号Cm为L电平或控制信号Cn为L电平时，输出电源的电压电平的信号，作为H电平的信号。
图12是示出前级单元Am的第4结构例的图。如图12所示，第4结构例的前级单元Am具有门电路G1和门电路G2。门电路G1输出表示控制信号Cm和控制信号Cn中的一方的逻辑反转信号与输入信号Im的或非值的信号。在图12的例子中，门电路G1输入控制信号Cm的逻辑反转信号和输入信号Im，输出输入信号Im的逻辑反转信号。具体而言，门电路G1包含：门电路G1A，其输入控制信号Cm，输出其逻辑反转信号；以及门电路G2B，其输入门电路G1A的输出信号和输入信号Im，输出表示所输入的信号的与非值的信号。
门电路G2输入控制信号Cm和控制信号Cn中的剩余的一方和门电路G1的输出信号，输出表示所输入的信号的与非值的信号。在图12的例子中，门电路G2输入控制信号Cn和门电路G1的输出信号，输出表示所输入的信号的与非值的信号。
控制信号Cm和控制信号Cn的有效电平为H电平，无效电平为L电平。因此，在前级单元Am的第4结构例中，在控制信号Cm为H电平和控制信号Cn为H电平时，输出输入信号Im，作为与输入信号Im对应的信号，在控制信号Cm为L电平或控制信号Cn为L电平时，输出电源的电压电平的信号，作为H电平的信号。
图13是示出后级单元B的第4结构例的图。如图13所示，后级单元B的第4结构例是M＝4时的结构例，具有二个门电路G31、G32、和门电路G4。二个门电路G31、G32各相互排他性地输入分别从4个前级单元A1～A4输出的信号中的二个信号，分别输出表示所输入的信号的与非值的信号。在图13的例子中，门电路G31输入输入信号Im和H电平的信号，输出输入信号Im的逻辑反转信号。此外，门电路G32输入二个H电平的信号，输出L电平的信号。
门电路G4输入分别从二个门电路G31、G32输出的信号，输出表示所输入的信号的或非值的信号。在图13的例子中，门电路G4从门电路G31输入输入信号Im的逻辑反转信号，并从门电路G32输入L电平的信号，输出输入信号Im。这样，在后级单元B的第4结构例中，输入从4个前级单元A1～A4输出的输入信号Im和3个L电平的信号，输出输入信号Im。
图14是示出后级单元B的第5结构例的图。如图14所示，后级单元B的第5结构例是M＝4时的结构例，具有二个门电路G31、G32、和门电路G4。该二个门电路G31、G32是与后级单元B的第4结构例的二个门电路G31、G32相同的结构。
门电路G4输入分别从二个门电路G31、G32输出的信号，输出表示所输入的信号的或值的信号。具体而言，门电路G4包含：门电路G4A和门电路G4B，它们各相互排他性地输入分别从二个门电路G31、G32输出的信号中的任意一个信号，分别输出所输入的信号的逻辑反转信号；以及门电路G4C，其输入分别从门电路G4A和门电路G4B输出的信号，输出所输入的信号的或非值。
在图14的例子中，门电路G4A从门电路G31输入输入信号Im的逻辑反转信号，输出输入信号Im。门电路G4B从门电路G32输入L电平的信号，输出H电平的信号。门电路G4C从门电路G31输入输入信号Im，并从门电路G32输入H电平的信号，输出输入信号Im的逻辑反转信号。
这样，在后级单元B的第5结构例中，输入了从4个前级单元A1～A4输出的输入信号Im和3个H电平的信号，输出了输入信号Im的逻辑反转信号。另外，可以是如下结构：二个门电路G31、G32输出表示所输入的信号的与值的信号，并且门电路G4输出表示所输入的信号的与非值的信号。
图15是示出后级单元B的第6结构例的图。如图15所示，后级单元B的第6结构例是M＝8时的结构例，具有4个门电路G31～G34、二个门电路G41、G42和门电路G5。4个门电路G31～G34各相互排他性地输入分别从8个前级单元A1～A8输出的信号中的二个信号，分别输出表示所输入的信号的与非值的信号。在图15的例子中，门电路G31输入输入信号Im和H电平的信号，输出输入信号Im的逻辑反转信号。门电路G32～G34均输入二个H电平的信号，输出L电平的信号。
二个门电路G41、G42各相互排他性地输入分别从4个门电路G31～G34输出的信号中的二个信号，分别输出表示所输入的信号的或非值的信号。在图15的例子中，门电路G41从门电路G31输入输入信号Im的逻辑反转信号，并从门电路G32输入L电平的信号，输出输入信号Im。门电路G42分别从门电路G33和门电路G34输入L电平的信号，输出H电平的信号。
门电路G5输入分别从二个门电路G41、G42输出的信号，输出表示所输入的信号的与非值的信号。在图15的例子中，门电路G5从门电路G41输入输入信号Im，并从门电路G42输入H电平的信号，输出输入信号Im的逻辑反转信号。这样，后级单元B的第6结构例从8个前级单元A1～A8输入输入信号Im和7个H电平的信号，输出输入信号Im的逻辑反转信号。
如上所述，后级单元B的第1结构例和第4结构例从M个前级单元A1～AM输入输入信号Im和(M－1)个固定电平的信号，输出输入信号Im。此外，后级单元B的第2结构例、第3结构例、第5结构例和第6结构例从M个前级单元A1～AM输入输入信号Im和(M－1)个固定电平的信号，输出输入信号Im的逻辑反转信号。因此，可以说上述后级单元B的各结构例在从M个前级单元A1～AM输出的信号是全部相同的信号电平的情况和除此以外的情况下输出信号电平相互不同的信号。
在上述本实施方式的信号复用装置1中，不存在如将M个前级单元A1～AM的输出端全部与一个连接点连接的结构。因此，与具有这样被复用的连接点的结构相比，该信号复用装置1抑制了负载电容值的增加，所以能够充分应对数据速率的高速化。
此外，在上述非专利文献1所记载的信号复用装置中，由于二个传输门串联连接，导致寄生电阻值和寄生电容值变高。因此，输出信号的波形钝化，频带受到限制。因此，无法充分应对数据速率的高速化。
与此相对，在上述前级单元Am的各结构例中不存在二个开关串联连接的结构。因此，由于开关引起的寄生电阻值和寄生电容值变小，能够抑制输出信号的波形的钝化。其结果，能够扩大频带。因此，根据信号复用装置1，能够充分应对数据速率的高速化。此外，根据信号复用装置1，能够缓和所谓电荷共享(Charge Sharing)效果。电荷共享效果是如下现象：包含高阻抗输出状态的缓冲部变成导通的开关，通过该开关对寄生电容进行充放电，其结果，输出信号的波形钝化。
如果比较前级单元Am的第1～第4结构例，在第1结构例和第3结构例中，被驱动的门电路的数量比第2结构例和第4结构例少。因此，第1结构例和第3结构例能够抑制耗电和延迟。
如果比较前级单元Am的第1结构例和第3结构例，在第1结构例中，串联连接3个PMOS晶体管TP1～TP3，而在第3结构例中，串联连接3个NMOS晶体管TN1～TN3。因此，在数据速率的方面，第1结构例比第3结构例有利。
如果比较后级单元B的第1～第6结构例，在第1结构例、第5结构例和第6结构例中，数据速率最快的最终级为NAND，而在第2结构例、第3结构例和第4结构例中为NOR。一般来说，NAND的数据速率比NOR高。因此，在这方面，第1结构例、第5结构例和第6结构例比第2结构例、第3结构例和第4结构例有利。
本发明不限于上述实施方式，能够进行各种变形。例如，前级单元A1～AM和后级单元B各自的电路结构不限于上述结构例，能够实现各种结构。
如上所述，根据本实施方式的信号复用装置，能够对数据速率的高速化进行充分的应对。

Claims (13)

1.一种信号复用装置，其在维持着信号电平的组合的期间内，输出与M个输入信号I1～IM中的、根据从M个控制信号C1～CM选择出的第m个控制信号Cm和第n个控制信号Cn的所述信号电平的组合依次指定的输入信号Im对应的信号，M是由2i规定的整数，i是2以上的整数，m是1以上且M以下的整数，n是在m＝M时为1、在m<M时为m+1的整数，其中，该信号复用装置包含：
M个前级单元A1～AM，它们与所述M个输入信号I1～IM对应设置，第m个前级单元Am在所述控制信号Cm和所述控制信号Cn双方的信号电平为有效时，输出与被输入到所述前级单元Am的所述输入信号Im对应的输出信号，另一方面，在所述控制信号Cm和所述控制信号Cn中的至少一方的信号电平为无效时，输出预先固定了信号电平的输出信号；以及
后级单元，其与所述前级单元A1～AM各自的输出端电连接，输入分别来自所述前级单元A1～AM的所述输出信号，输出在分别来自所述前级单元A1～AM的所述输出信号全部为相同的信号电平的情况下和除此以外的情况下信号电平相互不同的信号，作为与所述输入信号Im对应的所述信号。
2.根据权利要求1所述的信号复用装置，其中，
所述前级单元Am具有：
第1晶体管组，其包含：第1PMOS晶体管TP1，该第1PMOS晶体管TP1具有栅极、漏极、与被设定为上限基准电位的上限基准端电连接的源极；第2PMOS晶体管TP2，该第2PMOS晶体管TP2具有栅极、漏极、与所述第1PMOS晶体管的漏极电连接的源极；以及第3PMOS晶体管TP3，该第3PMOS晶体管TP3具有栅极、漏极、与所述第2PMOS晶体管的漏极电连接的源极，所述第1PMOS晶体管TP1～第3PMOS晶体管TP3各自的所述栅极被相互排他性地输入所述输入信号Im、所述控制信号Cm和所述控制信号Cn中的任意一方；以及
第2晶体管组，其包含：第1NMOS晶体管TN1，该第1NMOS晶体管TN1具有栅极、与所述第3PMOS晶体管TP3的漏极电连接的漏极、与被设定为比所述上限基准电位低的第1下限基准电位的第1下限基准端电连接的源极；以及第2NMOS晶体管TN2，该第2NMOS晶体管TN2具有栅极、与所述第3PMOS晶体管TP3的漏极电连接的漏极、与被设定为比所述上限基准电位低的第2下限基准电位的第2下限基准端电连接的源极，所述第1NMOS晶体管TN1和第2NMOS晶体管TN2各自的所述栅极被相互排他性地输入所述控制信号Cm和所述控制信号Cn中的任意一方，
所述后级单元电连接至所述第3PMOS晶体管TP3的所述漏极与所述第1NMOS晶体管TN1和第2NMOS晶体管TN2各自的所述漏极之间的连接点。
3.根据权利要求1所述的信号复用装置，其中，
所述前级单元Am具有：
第1门电路，其输出表示所述输入信号Im、所述控制信号Cm和所述控制信号Cn中的两方的与非值的信号；以及
第2门电路，其输出表示所述输入信号Im、所述控制信号Cm和所述控制信号Cn中的剩余一方的逻辑反转信号与所述第1门电路的输出信号的或非值的信号。
4.根据权利要求2或3所述的信号复用装置，其中，
作为能够输入分别来自所述前级单元A1～AM中的前级单元A1～A4的输出信号的结构，所述后级单元具有：
二个第3门电路G31、G32，它们各相互排他性地输入分别来自所述前级单元A1～A4的所述输出信号中的二个信号，分别输出表示所输入的信号的或非值的信号；以及
第4门电路G4，其输入分别从所述二个第3门电路G31、G32输出的信号，输出表示所输入的信号的与非值的信号。
5.根据权利要求2或3所述的信号复用装置，其中，
作为能够输入分别来自所述前级单元A1～AM中的前级单元A1～A4的输出信号的结构，所述后级单元具有：
二个第3门电路G31、G32，它们各相互排他性地输入分别来自所述前级单元A1～A4的所述输出信号中的二个信号，分别输出表示所输入的信号的或非值的信号；以及
第4门电路G4，其输入分别从所述二个第3门电路G31、G32输出的信号，输出表示所输入的信号的与值的信号。
6.根据权利要求1所述的信号复用装置，其中，
作为能够输入分别来自所述前级单元A1～AM中的前级单元A1～A8的输出信号的结构，所述后级单元具有：
4个第3门电路G31～G34，它们各相互排他性地输入分别来自所述前级单元A1～A8的所述输出信号中的二个信号，分别输出表示所输入的信号的或非值的信号；
二个第4门电路G41、G42，它们各相互排他性地输入分别从所述第3门电路G31～G34输出的信号中的二个信号，分别输出表示所输入的信号的与非值的信号；以及
第5门电路G5，其输入分别从所述二个第4门电路G41、G42输出的信号，输出表示所输入的信号的或非值的信号。
7.根据权利要求1所述的信号复用装置，其中，
所述前级单元Am具有：
第1晶体管组，其包含：第1PMOS晶体管TP1，该第1PMOS晶体管TP1具有栅极、漏极、与被设定为第1上限基准电位的第1上限基准端电连接的源极；以及第2PMOS晶体管TP2，该第2PMOS晶体管TP2具有栅极、漏极、与被设定为第2上限基准电位的第2上限基准端电连接的源极，所述第1PMOS晶体管TP1和第2PMOS晶体管TP2各自的所述栅极被相互排他性地输入所述控制信号Cm和所述控制信号Cn中的任意一方；以及
第2晶体管组，其包含：第1NMOS晶体管TN1，该第1NMOS晶体管TN1具有栅极、源极、与所述第1PMOS晶体管TP1和第2PMOS晶体管TP2各自的所述漏极电连接的漏极；第2NMOS晶体管TN2，该第2NMOS晶体管TN2具有栅极、源极、与所述第1NMOS晶体管TN1的源极电连接的漏极；以及第3NMOS晶体管TN3，该第3NMOS晶体管TN3具有栅极、与所述第2NMOS晶体管TN2的源极电连接的漏极、与被设定为比所述第1上限基准电位和第2上限基准电位低的下限基准电位的下限基准端连接的源极，所述第1NMOS晶体管TN1～第3NMOS晶体管TN3各自的所述栅极被相互排他性地输入所述输入信号Im、所述控制信号Cm和所述控制信号Cn中的任意一方，
所述后级单元电连接至所述第1PMOS晶体管TP1和第2PMOS晶体管TP2各自的所述漏极与所述第1NMOS晶体管TN1的所述漏极之间的连接点。
8.根据权利要求1所述的信号复用装置，其中，
所述前级单元Am具有：
第1门电路，其输出表示所述控制信号Cm和所述控制信号Cn中的一方的逻辑反转信号与所述输入信号Im的或非值的信号；以及
第2门电路，其输出表示所述控制信号Cm和所述控制信号Cn中的剩余的一方与所述第1门电路的输出信号的与非值的信号。
9.根据权利要求7或8所述的信号复用装置，其中，
作为能够输入分别来自所述前级单元A1～AM中的前级单元A1～A4的输出信号的结构，所述后级单元具有：
二个第3门电路G31、G32，它们各相互排他性地输入分别来自所述前级单元A1～A4的所述输出信号中的二个信号，分别输出表示所输入的信号的与非值的信号；以及
第4门电路G4，其输入分别从所述二个第3门电路G31、G32输出的信号，输出表示所输入的信号的或非值的信号。
10.根据权利要求7或8所述的信号复用装置，其中，
作为能够输入分别来自所述前级单元A1～AM中的前级单元A1～A4的输出信号的结构，所述后级单元具有：
二个第3门电路G31、G32，它们各相互排他性地输入分别来自所述前级单元A1～A4的所述输出信号中的二个信号，分别输出表示所输入的信号的与非值的信号；以及
第4门电路G4，其输入分别从所述二个第3门电路G31、G32输出的信号，输出表示所输入的信号的或值的信号。
11.根据权利要求7或8所述的信号复用装置，其中，
作为能够输入分别来自所述前级单元A1～AM中的前级单元A1～A8的输出信号的结构，所述后级单元具有：
4个第3门电路G31～G34，它们各相互排他性地输入分别来自所述前级单元A1～A8的所述输出信号中的二个信号，分别输出表示所输入的信号的与非值的信号；
二个第4门电路G41、G42，它们各相互排他性地输入分别从所述第3门电路G31～G34输出的信号中的二个信号，分别输出表示所输入的信号的或非值的信号；以及
第5门电路G5，其输入分别从所述第4门电路G41、G42输出的信号，输出表示所输入的信号的与非值的信号。
12.根据权利要求1～3、6～8中的任意一项所述的信号复用装置，其中，
该信号复用装置还具有生成部，该生成部分别生成所述控制信号C1～CM。
13.根据权利要求12所述的信号复用装置，其中，
作为用于生成与所述控制信号C1～CM对应的控制信号C1～C8的构造，所述生成部包含第1锁存电路、第2锁存电路、第3锁存电路、第4锁存电路和第6门电路、第7门电路、第8门电路、第9门电路，
所述第6门电路输出表示第2时钟和第3时钟的与值的信号，作为所述控制信号C1，该第2时钟是对第1时钟进行二分频而得到的，该第3时钟是对所述第2时钟进行二分频而得到的，
所述第1锁存电路输入所述控制信号C1，在所述第1时钟的下降定时，对所述控制信号C1的值进行锁存，输出锁存后的所述值作为所述控制信号C2，
所述第7门电路输出表示所述第2时钟的逻辑反转信号与所述第3时钟的与值的信号，作为所述控制信号C3，
所述第2锁存电路输入所述控制信号C3，在所述第1时钟的下降定时，对所述控制信号C3的值进行锁存，输出锁存后的所述值，作为所述控制信号C4，
所述第8门电路输出表示所述第2时钟与所述第3时钟的逻辑反转信号的与值的信号，作为所述控制信号C5，
所述第3锁存电路输入所述控制信号C5，在所述第1时钟的下降定时，对所述控制信号C5的值进行锁存，输出锁存后的所述值作为所述控制信号C6，
所述第9门电路输出表示所述第2时钟的逻辑反转信号与所述第3时钟的逻辑反转信号的与值的信号，作为所述控制信号C7，
所述第4锁存电路输入所述控制信号C7，在所述第1时钟的下降定时，对所述控制信号C7的值进行锁存，输出锁存后的所述值作为所述控制信号C8。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6745129B2 (ja) * 2016-03-31 2020-08-26 ザインエレクトロニクス株式会社 信号多重化装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07303089A (ja) * 1994-05-10 1995-11-14 Nippon Telegr & Teleph Corp <Ntt> 選択遅延型多段多重化方法
JP2004241797A (ja) * 2003-02-03 2004-08-26 Fujitsu Ltd マルチプレクサ及びデマルチプレクサ
US6954451B1 (en) * 2000-11-21 2005-10-11 Ravesim, Inc. Distributed time-multiplexed bus architecture and emulation apparatus
CN1751439A (zh) * 2003-02-19 2006-03-22 皇家飞利浦电子股份有限公司 具有可编程逻辑单元阵列的电子电路
CN103873047A (zh) * 2014-03-18 2014-06-18 华为技术有限公司 一种二分频器和高速多路复用器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07303089A (ja) * 1994-05-10 1995-11-14 Nippon Telegr & Teleph Corp <Ntt> 選択遅延型多段多重化方法
US6954451B1 (en) * 2000-11-21 2005-10-11 Ravesim, Inc. Distributed time-multiplexed bus architecture and emulation apparatus
JP2004241797A (ja) * 2003-02-03 2004-08-26 Fujitsu Ltd マルチプレクサ及びデマルチプレクサ
CN1751439A (zh) * 2003-02-19 2006-03-22 皇家飞利浦电子股份有限公司 具有可编程逻辑单元阵列的电子电路
CN103873047A (zh) * 2014-03-18 2014-06-18 华为技术有限公司 一种二分频器和高速多路复用器

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