TW201701591A - 時序平移器及其方法 - Google Patents

時序平移器及其方法 Download PDF

Info

Publication number
TW201701591A
TW201701591A TW105114504A TW105114504A TW201701591A TW 201701591 A TW201701591 A TW 201701591A TW 105114504 A TW105114504 A TW 105114504A TW 105114504 A TW105114504 A TW 105114504A TW 201701591 A TW201701591 A TW 201701591A
Authority
TW
Taiwan
Prior art keywords
signal
timing
state machine
transistor
gate buffer
Prior art date
Application number
TW105114504A
Other languages
English (en)
Other versions
TWI584592B (zh
Inventor
嘉亮 林
Original Assignee
瑞昱半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞昱半導體股份有限公司 filed Critical 瑞昱半導體股份有限公司
Publication of TW201701591A publication Critical patent/TW201701591A/zh
Application granted granted Critical
Publication of TWI584592B publication Critical patent/TWI584592B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/159—Applications of delay lines not covered by the preceding subgroups
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00058—Variable delay controlled by a digital setting

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

本發明揭露一時序平移器，該時序平移器包含：一第一閘控緩衝器，用來接收一第一邏輯訊號以及輸出一第二邏輯訊號；一第二閘控緩衝器，用來接收一第三邏輯訊號以及輸出一延遲訊號；以及一有限狀態機，用來接收該延遲訊號以及一時脈訊號，其中該第一閘控緩衝器用來依據該有限狀態機之狀態而條件式地被致能，且該第二閘控緩衝器用來無視於該有限狀態機之狀態而被致能。

Description

時序平移器及其方法
本發明之裝置與方法及其示範性的實施例是關於時序訊號處理。
本技術領域具有通常知識者能夠瞭解本揭露內容中微電子領域的用語與基本概念，所述用語與基本概念像是電壓、訊號、電路、邏輯訊號、時脈、跳變點（trip point）、反相器（inverter）、緩衝器、電路節點、有限狀態機、資料正反器、多工器、MOS（金氧半導體）、PMOS（p通道金氧半導體）、NMOS（n通道金氧半導體）、CMOS（互補式金氧半導體）、電晶體、源極、閘極、汲極以及CMOS反相器。諸如此類的用語與基本概念對本領域具有通常知識者而言是顯而易知的，因此相關細節在此將不予贅述。
於本揭露中，一邏輯訊號是指一種具有二種狀態的訊號，所述二種狀態分別是「高」與「低」，也可說是「1」與「0」。為了說明簡潔，當一邏輯訊號處於所述「高」（「低」）狀態，我們可簡稱此邏輯訊號為「高」（「低」），或者簡稱此邏輯訊號為「1」（「0」）。同樣地，為了說明簡潔，我們偶爾會省略引號，並簡稱該邏輯訊號為高（低），或簡稱此邏輯訊號為1（0），同時可以瞭解上述說明方式是用於上下文脈絡中以說明該邏輯訊號之一準位狀態。一邏輯訊號可藉由一電壓來實施；當該電壓高於（低於）一接收邏輯裝置之一關聯的跳變點，該邏輯訊號即為高（低）準位，其中該接收邏輯裝置接收並處理該邏輯訊號。為了說明簡潔，所述關聯的跳變點可簡單地說是該邏輯訊號的跳變點。於本揭露中，一第一邏輯訊號的跳變點可以不必等同於一第二邏輯訊號的跳變點。
若一邏輯訊號為高（或說為1），其意味著「確立（asserted）」。若該邏輯訊號為低（或說為0），其意味著「停止確立（de-asserted）」。
一時脈訊號是一週期性的邏輯訊號。
當一邏輯訊號經歷一低至高（高至低）轉變（transition）時，該邏輯訊號會展現一上升（下降）緣。
一時序訊號之組成可能包含二邏輯訊號，包含一第一邏輯訊號（藉由下標中的附加標號「＋」來表示）以及一第二邏輯訊號（藉由下標中的附加標號「－」來表示）。該時序訊號之值可能包含該第二邏輯訊號與該第一邏輯訊號之間的一時序差。舉例而言，一時序訊號X 之組成可能包含二邏輯訊號X ＋ 與X － ，其中X ＋ 於時間t ＋ 時具有一上升緣，且X － 於時間t － 具有一上升緣，該時序訊號之一數值為(t － －t ＋ )。
一時序平移器接收一時序訊號X 並輸出另一時序訊號X’ ，藉此該時序訊號X’ 之一數值會等同於該時序訊號X 之一數值。圖1顯示一時序平移器100，包含一第一緩衝器100P與一第二緩衝器100N，該時序訊號X 之組成包含二邏輯訊號X ＋ 與X － ，此時該時序訊號X’ 之組成包含二邏輯訊號X’ ＋ 與X’ － ，由於一緩衝器保存一訊號之數值，但會引起一延遲，因此，除了該第一緩衝器100P所造成的延遲外，該X’ ＋ 等同於X ＋ ；同樣地，除了該第二緩衝器100N所造成的延遲外，該X’ － 等同於X － 。只要該第一緩衝器100P實質相同於該第二緩衝器100N，本技術領域具有通常知識者亦能認知到該時序訊號X’ 的一數值將等同於該時序訊號X 的一數值。一時序訊號可藉由多種的操作方式而被處理，舉例而言，一時序訊號可以被放大（藉由使用一時序訊號放大器），且能被量化（quantized）（藉由使用一時間至數位轉換器（time-to-digital converter））。一時序平移器允許一時序訊號於一較晚的時間點被處理，在很多例子中，能夠依據一系統時脈而於一較晚的時間點處理一時序訊號是需要的。使用圖1之時序平移器100能夠允許於一較晚的時間點依據一系統時脈處理一時序訊號，但僅能在一特意指定（ad hoc）方式下實施，其中該時序訊號與該系統時脈之關係的一時序是被預知到某種程度的，於這樣的情況下，一可操作的緩衝器可被選用，其伴隨著該時序訊號與一系統時脈的預知關係。一傳統的時序平移器可見於下列文獻中：Hong et al., “A 0.004 mm2 250μW ΔΣ TDC with time-difference accumulator and a 0.012 mm2 2.5 mW bang-bang digital PLL using PRNG for low-power SoC applications,” Solid-State Circuits Conference Digest of Technical Papers (ISSCC), 2012 IEEE International, pp. 240-242。
鑑於上述，本發明提出一種具有創新概念的裝置與方法，其是關於平移一時序訊號之一系統性的方式，能與一系統時脈相容。
本創新概念的一面向（aspect）在於依據一時脈訊號平移一時序訊號的一時序。
於一示範性的實施例中，本發明之一時序平移器包含：一第一閘控緩衝器，用來接收一第一邏輯訊號以及輸出一第二邏輯訊號；一第二閘控緩衝器，用來接收一第三邏輯訊號以及輸出一延遲訊號；以及一有限狀態機，用來接收該延遲訊號以及一時脈訊號，其中該第一閘控緩衝器用來依據該有限狀態機之狀態而條件式地被致能，且該第二閘控緩衝器用來無視於該有限狀態機之狀態而被致能。
於一示範性的實施例中，該第一閘控緩衝器包含：複數個CMOS（互補式金氧半導體）反相器以一串聯型態（cascade topology）被設置；一PMOS（p通道金氧半導體）電晶體，用來將該複數個CMOS反相器耦接至一電源供應節點；以及一NMOS（n通道金氧半導體）電晶體，用來將該複數個CMOS反相器耦接至一接地節點，其中該PMOS電晶體與該NMOS電晶體用來依據該有限狀態機之狀態而被條件式地導通。
於一示範性的實施例中，該第二閘控緩衝器包含：複數個CMOS（互補式金氧半導體）反相器以一串聯型態（cascade topology）被設置；一PMOS（p通道金氧半導體）電晶體，用來將該複數個CMOS反相器耦接至一電源供應節點；以及一NMOS（n通道金氧半導體）電晶體，用來將該複數個CMOS反相器耦接至一接地節點，其中該PMOS電晶體與該NMOS電晶體用來無視於該有限狀態機之狀態而被導通。
於一示範性的實施例中，該有限狀態機依據該時脈訊號之一邊緣進入一第一狀態，並依據該延遲訊號之一邊緣進入一第二狀態。
於一示範性的實施例中，當該有限狀態機處於該第一狀態時，該第一閘控緩衝器被致能；以及當該有限狀態機處於該第二狀態時，該第一閘控緩衝器被禁能。
於另一實施例中，前述時序平移器進一步包含：一第三閘控緩衝器，用來接收該時脈訊號以及輸出一第四邏輯訊號，其中該第三閘控緩衝器用來無視於該有限狀態機之狀態而被致能。
於另一實施例中，該第一邏輯訊號與該第三邏輯訊號於被該時序平移器接收前被對換（swapped）。
於一示範性的實施例中，本發明之一時序平移方法包含：接收一第一邏輯訊號、藉由一第一閘控緩衝器傳播該第一邏輯訊號以產生一第二邏輯訊號、以及接收一時脈訊號；接收一第三邏輯訊號；藉由一第二閘控緩衝器傳播該第三邏輯訊號以產生一延遲訊號；依據該時脈訊號之一邊緣將一有限狀態機置於一第一狀態；以及依據該延遲訊號之一邊緣將該有限狀態機置於一第二狀態，其中當該有限狀態機處於該第一狀態時該第一閘控緩衝器被致能，當該有限狀態機處於該第二狀態時該第一閘控緩衝器被禁能，當該有限狀態機處於該第一與第二狀態時該第二閘控緩衝器被致能。
於一示範性的實施例中，該第一閘控緩衝器包含：複數個CMOS（互補式金氧半導體）反相器以一串聯型態（cascade topology）被設置；一PMOS（p通道金氧半導體）電晶體，用來將該複數個CMOS反相器耦接至一電源供應節點；以及一NMOS（n通道金氧半導體）電晶體，用來將該複數個CMOS反相器耦接至一接地節點，其中當該有限狀態機處於該第一狀態時，該PMOS電晶體與該NMOS電晶體被導通；以及當該有限狀態機處於該第二狀態時，該PMOS電晶體與該NMOS電晶體被停止導通。
於一示範性的實施例中，該第二閘控緩衝器包含：複數個CMOS（互補式金氧半導體）反相器以一串聯型態（cascade topology）被設置；一PMOS（p通道金氧半導體）電晶體，用來將該複數個CMOS反相器耦接至一電源供應節點；以及一NMOS（n通道金氧半導體）電晶體，用來將該複數個CMOS反相器耦接至一接地節點，其中當該有限狀態機處於該第一與第二狀態時，該PMOS電晶體與該NMOS電晶體被導通。
於一示範性的實施例中，前述時序平移方法進一步包含：於接收該第一與第二邏輯訊號時，對換（swapping）該第一邏輯訊號與該第二邏輯訊號。
於另一實施例中，前述時序平移方法進一步包含：藉由一第三閘控緩衝器傳播該時脈訊號以產生一第四邏輯訊號，其中當該有限狀態機處於該第一與第二狀態時，該第三閘控緩衝器被導通。
本發明概念之示範性的實施例是關於一時序平移器。儘管本說明書提及數個本發明之實施範例，其涉及本發明概念實施時的較佳模式，然而本發明概念可藉由許多方式來實現，亦即本發明概念並不受限於後述之特定實施範例或特定方式，其中該特定實施範例或方式載有被實施的技術特徵。此外，已知的細節不會被顯示或說明，藉此避免妨礙本發明概念之特徵的呈現。
本發明概念之揭露是從一工程觀點出發，其中若一第一量值（first quantity）與一第二量值（second quantity）之間的差異小於一給定容忍範圍，該第一量值可以說是「等於（equal to）」該第二量值。舉例而言，若該給定容忍範圍為0.5mv或其它適當的設計值，則100.2mV可以說是等於100mV。換言之，當陳述「X等於Y」時，該陳述意味著「X幾乎等於Y，且X與Y之間的差異小於一符合考量的給定容忍範圍」。同樣地，於一數學表示式中，一等號「＝」意味著「於該工程觀點下的『等於』」。同樣地，當陳述「X相同於（identical to）Y」時，該陳述意味著X與Y之間沒有實質差異。
圖2A依據一示範性的實施例描繪一時序平移器200之一功能方塊圖。該時序平移器200用來依據一時脈訊號CLK接收一輸入時序訊號XI ，其組成包含二邏輯訊號XI ＋ 與XI － ，該時序平移器200也用來依據該時脈訊號CLK輸出一輸出時序訊號XO ，其組成包含二邏輯訊號XO ＋ 與XO － 。時序平移器200包含：一串聯之閘控（gated）緩衝器210AB，包含一閘控緩衝器210A與一閘控緩衝器210B以一串聯型態（cascade topology）被設置，用來依據一致能訊號EN接收XI ＋ 與X’I ＋ ；一閘控緩衝器210C，用來接收XI － 並輸出一延遲訊號X’I － ；一閘控緩衝器210D，用來接收CLK與輸出XO － ；以及一有限狀態機（finite state machine, FSM）220，用來接收X’I － 與CLK，並輸出該致能訊號EN。於一示範性的實施例中，該閘控緩衝器210A、該閘控緩衝器210B、該閘控緩衝器210C以及該閘控緩衝器210D是實質相同的。然而，該閘控緩衝器210A與該閘控緩衝器210B是在該FSM 220處於該致能訊號EN被確立的狀態下時被條件式地（conditionally）致能；而該閘控緩衝器210C與該閘控緩衝器210D是無視於該FSM 220之狀態而被致能。
圖2B依據一示範性的實施例顯示該FSM 220之一架構圖。FSM 220包含：一多工器221用來依據該致能訊號EN接收X’I － 與CLK以及輸出一觸發訊號TRG；以及一資料正反器（data flip flop, DFF）222用來按照該觸發訊號TRG之一上升緣而切換（toggle）。DFF 222具有一輸入端標示為「D」、一輸出端標示為「Q」、一互補輸出端標示為「QB」以及一時脈端由一楔形（wedge）符號所標示，該些標示被廣泛地使用且它們關聯的意義與功能是為本領域人士所熟知，故在此不予詳述。該致能訊號EN代表該FSM 220之一狀態，當該致能訊號EN被確立（asserted），該多工器221選擇X’I － 做為該觸發訊號TRG，且該致能訊號EN保持被確立的狀態直到X’I － 之一上升緣的到來，該上升緣會觸發DFF 222以使其切換，從而停止確立（de-assert）該致能訊號EN；當該致能訊號EN被停止確立（de-asserted），該多工器221選擇CLK做為該觸發訊號TRG，且該致能訊號EN保持被停止確立的狀態直到CLK之一上升緣的到來，該上升緣會觸發DFF 222以使其切換，從而確立（assert）該致能訊號EN。此處ENB表示該致能訊號EN之一邏輯互補訊號，也就是說當EN為1（0）時，ENB為0（1）。
圖2C依據一示範性的實施例繪示一閘控緩衝器210之一架構圖。於本揭露之通篇內容中，「VDD」表示一電源供應電壓以及「VSS」表示一接地電壓，此二標示法被廣泛地使用且為本領域人士所熟知。該閘控緩衝器210之結構對應圖2A之閘控緩衝器210A、閘控緩衝器210B、閘控緩衝器210C與閘控緩衝器210D之一示範性的實施例。該閘控緩衝器210包含一反相器鏈（inverter chain）219，其包含複數個反相器211、212、213、…、214以一串聯型態被設置；一NMOS電晶體216；以及一PMOS電晶體215。當該閘控緩衝器210對應圖2A之各個閘控緩衝器210A（210B、210C、210D）之示範性的實施例時，該反相器鏈219分別接收XI ＋ （X’I + 、XI － 、CLK），並分別輸出X’I ＋ （XO ＋ 、X’I － 、XO － ），各個閘控緩衝器210A（210B、210C、210D）之NMOS電晶體216分別被EN（EN、VDD、VDD）所控制，各個閘控緩衝器210A（210B、210C、210D）之PMOS電晶體215分別被ENB（ENB、VSS、VSS）所控制。該些反相器211、212、213、…、214的每一個是一CMOS反相器包含一PMOS電晶體與一NMOS電晶體，耦接一電源側（power side）上的電路節點217與一接地側（ground side）上的電路節點218。舉例而言，反相器211包含一PMOS電晶體211A與一NMOS電晶體211B，該PMOS電晶體211A之閘極與該NMOS電晶體211B之閘極均耦接至一左側（left side）上的一輸入點，該PMOS電晶體211A之汲極與該NMOS電晶體211B之汲極均耦接至一右側（right side）上的一輸出點，該PMOS電晶體211A之源極耦接至一頂側（top side）上的電路節點217，該NMOS電晶體211B之源極耦接一底側（bottom side）上的節點218。此示範性的實施例進一步地被閘明於圖2D。本領域具有通常知識者瞭解什麼是一MOS電晶體的「閘極」、「源極」與「汲極」，且瞭解一CMOS反相器是如何運作，因此細節在此不予贅述。當該PMOS電晶體215與該NMOS電晶體216均被導通（turned on）時，反相器鏈219被供電（powered on）且該閘控緩衝器210被致能，於一示範性的實施例中，XI ＋ （X’I － 、XI － 、CLK）之一邊緣透過該閘控緩衝器210而分別傳播，且若該閘控緩衝器210被致能達一足夠久的時間，所述被傳播的邊緣最終會於一較遲的時間點分別導致X’I ＋ （XO ＋ 、X’I － 、XO － ）之一邊緣。當該PMOS電晶體215與該NMOS電晶體均被停止導通（turned off），反相器鏈219被斷電（powered off）且該閘控緩衝器210被禁能，於一示範性的實施例中，該閘控緩衝器210被「冷凍（frozen）」，也就是說該些反相器211、212、213、…、214的每一個的輸出電壓被保持住（held），若該PMOS電晶體215與該NMOS電晶體216在XI ＋ （X’I － 、XI － 、CLK）的各個邊緣透過各自的閘控緩衝器210完成傳播前均被停止導通，該邊緣的傳播會被停止（halted），但會在該PMOS電晶體215與該NMOS電晶體216再度被導通時被恢復（resumed）。該閘控緩衝器210C與210D被致能，這是因為它們各自的PMOS電晶體215之閘極被耦接至VSS且它們各自的NMOS電晶體216被耦接至VDD，因此，XI － 之一邊緣與CLK之一邊緣總是會分別透過該閘控緩衝器210C與210D而傳播，且會在期間TGB3 與TGB4 後分別變成X’I － 之一邊緣與XO － 之一邊緣，其中期間TGB3 與TGB4 分別是該閘控緩衝器210C與210D之傳播延遲。在另一方面，該閘控緩衝器210A與210B只有在該致能訊號EN被確立時（以及其邏輯互補訊號ENB被停止確立時）被致能，因此，XI ＋ （X’I ＋ ）之一邊緣只有在該致能訊號被確立時能分別經由該閘控緩衝器210A（210B）而傳播。圖2A之時序平移器200被適當設計，從而XI ＋ 之一邊緣不會不間斷地透過該串聯之閘控緩衝器210AB而傳播，但總是會按照該時脈訊號CLK之一邊緣而恢復傳播。藉由這種方式，該時序訊號XI 依據該時脈訊號CLK而被平移。
為確保圖2C之閘控緩衝器210在導入一傳播延遲時不會引起極性反轉（polarity inversion），反相器鏈219中的串聯反相器的總數目必須為一偶數，這是因為串聯反相器之總數若為奇數會引起極性反轉。
於一示範性的實施例中，所述四個閘控緩衝器210A、210B、210C與210D是相同的，它們具有相同的傳播延遲（當它們被致能時），為了便於說明一示範性的實施例，假定一傳播延遲為TGB 。圖2E顯示圖2A之時序平移器200之一示範性的時序圖，該致能訊號EN原本為確立的（asserted），時序訊號成分XI ＋ 於時間點251時具有一上升緣251E，而時序訊號成分XI － 於時間點252具有一上升緣252E，時間點252與時間點251之間的差異為△，其是該輸入時序訊號XI 之一數值，XI － 之上升緣252E經由該閘控緩衝器210C傳播，並於時間點253時導致X’I － 之一上升緣253E，時間點253與時間點252之間的差異為TGB ，此係該閘控緩衝器210C之傳播延遲為TGB ，X’I － 之上升緣253E於時間點253觸發該FSM 220以使其切換（toggle），從而於時間點253時該致能訊號EN被停止確立，因此，於時間點253時沿著該串聯閘控緩衝器210AB傳播之XI ＋ 的上升緣251E被停止。然而，於時間點253時，XI ＋ 之上升緣251E已傳播達到一總時間為TGB ＋△，該時脈訊號CLK於時間點254具有一上升緣254E，其觸發該FSM 220以使其再度切換，從而該致能訊號EN於時間點254時再次被確立，這促使沿著該串聯閘控緩衝器210AB傳播的XI ＋ 之上升緣251E再繼續進行，既然該串聯閘控緩衝器210AB之總傳播延遲為2TGB ，XI ＋ 之上升緣251E需要一額外的時間{2TGB －(TGB ＋△)＝TGB －△}來經由該串聯閘控緩衝器210AB完成傳播。當XI ＋ 之上升緣251E於時間點255時經由該串聯閘控緩衝器210AB完成傳播，其導致XO ＋ 之一上升緣255E，時間點255與時間點254之間的差異為TGB －△，其為XI ＋ 之上升緣251E於時間點254繼續進行傳播後XI ＋ 之上升緣251E經由該串聯閘控緩衝器210AB完成傳播所需的時間。最後，該時脈訊號CLK之上升緣254E透過該閘控緩衝器210D傳播，於時間點256導致XO － 之一上升緣256E，時間點256與時間點254之間的差異為TGB ，其為該時脈訊號CLK之上升緣254E經由該閘控緩衝器210D傳播所需的時間，時間點256與時間點255之間的差異從而為△，因此，該輸出時序訊號XO 之值等於該輸入時序訊號XI 之值。既然除了一傳播延遲TGB 外，XO － 等同於該時脈訊號CLK，該時序平移器200依據該時脈訊號CLK所決定之一時序將該輸入時序訊號XI 平移為該輸出時序訊號XO ，同時保留了該輸入時序訊號XI 之值。
值得注意的是所述四個閘控緩衝器210A、210B、210C與210D相同一事僅是範例，而非圖2A之時序平移器200之運作功能上的必要條件，當此條件無法被維持住，該時序平移器200仍可能保有運作功能，但該時序平移器200可適當處理之該輸入時序訊號XI 之值的範圍可能會減少。
所述串聯閘控緩衝器210AB也可被描述及閘釋為具有雙倍傳播延遲的單一閘控緩衝器。於一示範性的實施例中，該閘控緩衝器被描述及閘釋為該第一閘控緩衝器210A與該第二閘控緩衝器210B之串聯組合，藉此清楚說明該串聯閘控緩衝器210AB之傳播延遲為該閘控緩衝器210C與210D之傳播延遲的二倍。
本發明之另一實施例為偏移時序平移器（offset time shifter）200A如圖2F所示。除了該閘控緩衝器210D被移除（或被繞過（bypassed））外，該偏移時序平移器200A完全等同於圖2A之時序平移器200，且該時序訊號CLK直接用來取代該邏輯訊號XO － ，導致一替代的輸出時序訊號X’O 。於此示範性的實施例中，該替代的輸出時序訊號X’O 之值是等於該輸入時序訊號XI 之值減去該傳播延遲TGB ，其為一固定的偏移量。
圖2F之偏移時序平移器200A也能用來實施一時序加法器（time adder）。圖3A依據一示範性的實施例顯示一時序加法器300A之一功能方塊圖。時序加法器300A包含：一第一偏移時序平移器310，用來依據一時脈訊號CLK接收一第一時序訊號X 1 （其組成包含二邏輯訊號X1 ＋ 與X1 － ）與輸出一邏輯訊號X3 ＋ ，其中X3 ＋ 與該時脈訊號CLK形成一第一偏移時序訊號XO 1 ；以及一第二偏移時序平移器320，用來依據該時脈訊號CLK接收一第二時序訊號X 2 （其組成包含二邏輯訊號X2 ＋ 與X2 － ）與輸出一邏輯訊號X3 － ，其中X3 － 與該時脈訊號CLK形成一第二偏移時序訊號XO 2 ，於此處，圖2F之偏移時序平移器200A之電路是用來當做該第一偏移時序平移器310與該第二偏移時序平移器320之一示範性的相對應結構。為了一示範性實施例的進一步說明，令該第一時序訊號X 1 之值為△1 ，並令該第二時序訊號X 2 之值為△2 ，如同前述說明，該第一偏移時序訊號XO 1 之值為△1 －TGB ，且該第二偏移時序訊號XO 2 之值為△2 －TGB ，因此，該時脈訊號CLK與X3 ＋ 之間的一時序差異為△1 －TGB ，且該時脈訊號CLK與X3 － 之間的一時序差異為△2 －TGB ，故該邏輯訊號X3 － 與該邏輯訊號X3 ＋ 之間的一時序差異為△1 －△2 ，因此，X3 ＋ 與X3 － 共同形成一第三時序訊號X3 ，其值為△1 －△2 。時序加法器300A因此接收該第一時序訊號X 1 與該第二時序訊號X 2 ，並輸出該第三時序訊號X3 ，藉此該第三時序訊號X3 之值是等於該第一時序訊號X 1 之值減去該第二時序訊號X 2 之值。該時序加法器300因此等效地將該第二時序訊號X 2 從該第一時序訊號X 1 中減去。
於另一示範性的實施例中，圖3B顯示一示範性的時序加法器300B之一架構圖。除了該二邏輯訊號X2 ＋ 與X2 － 於被該第二偏移時序平移器320接收前被對換（swapped ）外，該示範性的時序加法器300B是等同於圖3A之時序加法器300A。由於該對換操作，該第三時序訊號X3 之值是等於該第一時序訊號X1 之值加上該第二時序訊號X2 之值，該時序加法器300B因此接收該第一時序訊號X1 與該第二時序訊號X2 ，並輸出該第三時序訊號X3 ，從而該第三時序訊號X3 之值是等於該第一時序訊號X1 之值加上該第二時序訊號X2 之值。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100‧‧‧時序平移器
100P、100N‧‧‧緩衝器
X、X’‧‧‧時序訊號
X ＋、X －、X’ ＋、X’ －‧‧‧邏輯訊號
200、200A‧‧‧時序平移器
210AB‧‧‧串聯閘控緩衝器
201A~210D‧‧‧閘控緩衝器
220‧‧‧FSM（有限狀態機）
XI 、XO ‧‧‧時序訊號
XI ＋、XI －、X’I ＋、X’I －、XO ＋、XO －‧‧‧邏輯訊號
CLK‧‧‧時脈訊號
EN‧‧‧致能訊號
221‧‧‧多工器
222‧‧‧DFF（資料正反器）
D‧‧‧輸入端
Q‧‧‧輸出端
QB‧‧‧互補輸出端
TRG‧‧‧觸發訊號
ENB‧‧‧致能訊號之邏輯互補訊號
210‧‧‧閘控緩衝器
211~214‧‧‧反相器
211A‧‧‧PMOS電晶體
211B‧‧‧NMOS電晶體
215‧‧‧PMOS電晶體
216‧‧‧NMOS電晶體
217‧‧‧電源側上的電路節點
218‧‧‧接地側上的電路節點
219‧‧‧反相器鏈
VDD‧‧‧電源供應電壓
VSS‧‧‧接地電壓
230‧‧‧CMOS反相器
251~256‧‧‧時間點
251E~256E‧‧‧上升緣
TGB ‧‧‧傳播延遲
△‧‧‧時間差異
300A~300B‧‧‧時序加法器
310、320‧‧‧偏移時序平移器
X1 ‧‧‧第一時序訊號
X2 ‧‧‧第二時序訊號
X3 ‧‧‧第二時序訊號
XO 1‧‧‧第一偏移時序訊號
XO 2‧‧‧第一偏移時序訊號
X1 ＋、X1 －、X2 ＋、X2 －、X3 ＋、X3 －‧‧‧邏輯訊號
〔圖1〕顯示先前技術之一時序平移器的一架構圖。 〔圖2A〕依據一示範性的實施例顯示一時序平移器之一功能方塊圖。 〔圖2B〕依據圖2A之時序平移器之一示範性的實施例顯示一有限狀態機的一架構圖。 〔圖2C〕依據一示範性的實施例顯示一閘控緩衝器之一架構圖。 〔圖2D〕顯示圖2C中一示範性的反相器的一架構圖。 〔圖2E〕顯示圖2A之時序平移器的一示範性的時序圖。 〔圖2F〕依據一示範性的實施例顯示一偏移（offset）時序平移器之一功能方塊圖。 〔圖3A〕依據一示範性的實施例顯示一時序加法器的一架構圖。 〔圖3B〕依據另一實施例顯示一替代的時序加法器的一架構圖。
200‧‧‧時序平移器
210AB‧‧‧串聯閘控緩衝器
201A~210D‧‧‧閘控緩衝器
220‧‧‧FSM(有限狀態機)
X I 、X O ‧‧‧時序訊號
X I+、X I-、X’ I+、X’ I-、X O+、X O-‧‧‧邏輯訊號
CLK‧‧‧時脈訊號
EN‧‧‧致能訊號

Claims (10)

  1. 一時序平移器，包含： 一第一閘控緩衝器（gated buffer），用來接收一第一邏輯訊號以及輸出一第二邏輯訊號； 一第二閘控緩衝器，用來接收一第三邏輯訊號以及輸出一延遲訊號；以及 一有限狀態機，用來接收該延遲訊號以及一時脈訊號， 其中該第一閘控緩衝器用來依據該有限狀態機之狀態而條件式地被致能，且該第二閘控緩衝器用來無視於該有限狀態機之狀態而被致能。
  2. 如申請專利範圍第1項所述之時序平移器，其中該第一閘控緩衝器包含： 複數個CMOS（互補式金氧半導體）反相器以一串聯型態（cascade topology）被設置； 一PMOS（p通道金氧半導體）電晶體，用來將該複數個CMOS反相器耦接至一電源供應節點；以及 一NMOS（n通道金氧半導體）電晶體，用來將該複數個CMOS反相器耦接至一接地節點， 其中該PMOS電晶體與該NMOS電晶體用來依據該有限狀態機之狀態而被條件式地導通（conditionally turned on）。
  3. 如申請專利範圍第1項所述之時序平移器，其中該第二閘控緩衝器包含： 複數個CMOS（互補式金氧半導體）反相器以一串聯型態（cascade topology）被設置； 一PMOS（p通道金氧半導體）電晶體，用來將該複數個CMOS反相器耦接至一電源供應節點；以及 一NMOS（n通道金氧半導體）電晶體，用來將該複數個CMOS反相器耦接至一接地節點， 其中該PMOS電晶體與該NMOS電晶體用來無視於該有限狀態機之狀態而被導通。
  4. 如申請專利範圍第1項所述之時序平移器，其中該有限狀態機依據該時脈訊號之一邊緣進入一第一狀態，並依據該延遲訊號之一邊緣進入一第二狀態。
  5. 如申請專利範圍第4項所述之時序平移器，其中當該有限狀態機處於該第一狀態時，該第一閘控緩衝器被致能；以及當該有限狀態機處於該第二狀態時，該第一閘控緩衝器被禁能。
  6. 如申請專利範圍第1項所述之時序平移器，進一步包含：一第三閘控緩衝器，用來接收該時脈訊號以及輸出一第四邏輯訊號，其中該第三閘控緩衝器用來無視於該有限狀態機之狀態而被致能。
  7. 如申請專利範圍第1項所述之時序平移器，其中該第一邏輯訊號與該第三邏輯訊號於被該時序平移器接收前被對換（swapped）。
  8. 一種時序平移方法，包含： 接收一第一邏輯訊號、藉由一第一閘控緩衝器傳播該第一邏輯訊號以產生一第二邏輯訊號、以及接收一時脈訊號； 接收一第三邏輯訊號； 藉由一第二閘控緩衝器傳播該第三邏輯訊號以產生一延遲訊號； 依據該時脈訊號之一邊緣將一有限狀態機置於一第一狀態；以及 依據該延遲訊號之一邊緣將該有限狀態機置於一第二狀態， 其中當該有限狀態機處於該第一狀態時，該第一閘控緩衝器被致能；當該有限狀態機處於該第二狀態時，該第一閘控緩衝器被禁能；當該有限狀態機處於該第一與第二狀態時，該第二閘控緩衝器被致能。
  9. 如申請專利範圍第8項所述之時序平移方法，其中該第一閘控緩衝器包含： 複數個CMOS（互補式金氧半導體）反相器以一串聯型態（cascade topology）被設置； 一PMOS（p通道金氧半導體）電晶體，用來將該複數個CMOS反相器耦接至一電源供應節點；以及 一NMOS（n通道金氧半導體）電晶體，用來將該複數個CMOS反相器耦接至一接地節點， 其中當該有限狀態機處於該第一狀態時，該PMOS電晶體與該NMOS電晶體被導通（turned on）；以及當該有限狀態機處於該第二狀態時，該PMOS電晶體與該NMOS電晶體被停止導通（turned off）。
  10. 如申請專利範圍第8項所述之時序平移方法，其中該第二閘控緩衝器包含： 複數個CMOS（互補式金氧半導體）反相器以一串聯型態（cascade topology）被設置； 一PMOS（p通道金氧半導體）電晶體，用來將該複數個CMOS反相器耦接至一電源供應節點；以及 一NMOS（n通道金氧半導體）電晶體，用來將該複數個CMOS反相器耦接至一接地節點， 其中當該有限狀態機處於該第一與第二狀態時，該PMOS電晶體與該NMOS電晶體被導通。
TW105114504A 2015-06-22 2016-05-11 時序平移器及其方法 TWI584592B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/746,040 US9503067B1 (en) 2015-06-22 2015-06-22 Time shifter and method thereof

Publications (2)

Publication Number Publication Date
TW201701591A true TW201701591A (zh) 2017-01-01
TWI584592B TWI584592B (zh) 2017-05-21

Family

ID=57287821

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105114504A TWI584592B (zh) 2015-06-22 2016-05-11 時序平移器及其方法

Country Status (3)

Country Link
US (1) US9503067B1 (zh)
CN (1) CN106257832B (zh)
TW (1) TWI584592B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI641222B (zh) * 2017-08-15 2018-11-11 瑞昱半導體股份有限公司 時脈緩衝電路及其方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6411147B1 (en) * 2000-10-11 2002-06-25 General Electric Company System and method for grouped gating control logic
US6768358B2 (en) * 2001-08-29 2004-07-27 Analog Devices, Inc. Phase locked loop fast power up methods and apparatus
US7187221B2 (en) * 2004-06-30 2007-03-06 Infineon Technologies Ag Digital duty cycle corrector
US20070200597A1 (en) * 2006-02-28 2007-08-30 Oakland Steven F Clock generator having improved deskewer
US7583117B2 (en) * 2006-04-20 2009-09-01 Realtek Semiconductor Corp. Delay lock clock synthesizer and method thereof
JP2009016776A (ja) * 2007-06-08 2009-01-22 Renesas Technology Corp 半導体集積回路
US7616025B1 (en) * 2007-08-14 2009-11-10 Actel Corporation Programmable logic device adapted to enter a low-power mode
EP2798739A4 (en) * 2011-12-29 2016-08-17 Intel Corp DEVICE AND METHOD FOR A DIGITAL CLOCK MOTOR WITH A KEY RATIO CORRECTION AND QUADRATURE PLACEMENT
CN103366793B (zh) * 2012-03-28 2017-08-11 飞思卡尔半导体公司 同步存储器数据传输中的时序控制
EP2762990B1 (en) * 2013-02-01 2015-12-09 Nxp B.V. Clock selection circuit and method
US9178502B2 (en) * 2013-12-27 2015-11-03 Intel Corporation Apparatus for a monotonic delay line, method for fast locking of a digital DLL with clock stop/start tolerance, apparatus and method for robust clock edge placement, and apparatus and method for clock offset tuning

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI641222B (zh) * 2017-08-15 2018-11-11 瑞昱半導體股份有限公司 時脈緩衝電路及其方法
US10879899B2 (en) 2017-08-15 2020-12-29 Realtek Semiconductor Corp. Clock buffer and method thereof

Also Published As

Publication number Publication date
US9503067B1 (en) 2016-11-22
CN106257832A (zh) 2016-12-28
CN106257832B (zh) 2019-03-12
TWI584592B (zh) 2017-05-21

Similar Documents

Publication Publication Date Title
KR101848042B1 (ko) 클록 게이티드 회로 및 그것을 포함하는 디지털 시스템
JP5275367B2 (ja) 比較器およびａ／ｄ変換器
US8441279B2 (en) Scan flip-flop circuits and scan test circuits including the same
US6798249B2 (en) Circuit for asynchronous reset in current mode logic circuits
US9081061B1 (en) Scan flip-flop
TW200913473A (en) Single signal-to-differential signal converter and converting method
US20170276729A1 (en) Unbalanced multiplexer and scan flip-flops applying the same
US20170257080A1 (en) Low-area low clock-power flip-flop
US8988269B2 (en) Time difference adjustment circuit and time-to-digital converter including the same
US7932750B2 (en) Dynamic domino circuit and integrated circuit including the same
TWI584592B (zh) 時序平移器及其方法
US10038429B1 (en) High-speed soft-edge sense-amplifier-based flip-flop
TWI493880B (zh) 用於高速低解析度之電流控制數位－類比轉換器之ｎｍｏｓ緩衝器
US20080164910A1 (en) High speed flip-flop
TW201442426A (zh) 快速動態寄存器、積體電路、寄存資料的方法以及可掃描快速動態寄存器
US7504871B2 (en) Flip-flops and electronic digital circuits including the same
Blutman et al. A 0.1 pJ Freeze Vernier time-to-digital converter in 65nm CMOS
US7961009B2 (en) Domino logic block having data holding function and domino logic including the domino logic block
EP2399340B1 (en) Pulse-shrinking delay line based on feed forward
EP1542365B1 (en) Dynamic logic return-to-zero latching circuit
CN107404316B (zh) 信号复用装置
US8692581B2 (en) Constant switching current flip-flop
US7512856B2 (en) Register circuit, scanning register circuit utilizing register circuits and scanning method thereof
US10868531B2 (en) Signal-multiplexing device
US9124266B1 (en) Increasing switching speed of logic circuits