TW201442426A - 快速動態寄存器、積體電路、寄存資料的方法以及可掃描快速動態寄存器 - Google Patents

快速動態寄存器、積體電路、寄存資料的方法以及可掃描快速動態寄存器 Download PDF

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Abstract

快速動態寄存器，包括資料塊、預充電電路、透明鎖存器以及輸出邏輯閘。響應於時脈，預充電電路預充電第一和第二預充電節點，然後釋放第一預充電節點。通過回應於時脈將第一預充電節點拉到低電位，或者通過不將其拉到低電位，資料塊對資料進行評估，在此情形中第二預充電節點被放電。當透明鎖存器為透明時，透明鎖存器傳遞第二預充電節點的狀態到存儲節點，否則鎖存存儲節點。輸出邏輯閘依據第二預充電節點和存儲節點的狀態驅動輸出節點到一狀態。透明鎖存器可以用相對較小的元件來實現以減小尺寸和功耗進而提升效率。

Description

快速動態寄存器、積體電路、寄存資料的方法以及可掃描快速動態寄存器
本發明涉及鎖存器和寄存器電路，並且更具體地說，涉及帶有用於提高效率的透明鎖存器的快速動態寄存器及其寄存方法、可掃描快速動態寄存器、包含快速動態寄存器或可掃描快速動態寄存器的積體電路。
動態邏輯電路經常呈現相對較長的建立和/或保持時間以確保適當操作。人們希望在沒有脈衝時脈電路開銷的情況下，利用最小建立時間來提高快速動態寄存器電路的效率。對於具有最小建立時間而沒有脈衝時脈電路開銷的快速動態寄存器電路，期望其具有掃描能力。
根據一個實施例的快速動態寄存器包含資料塊、預充電電路、透明鎖存器以及輸出邏輯閘。所述資料塊被耦接在第一預充電節點和放電節點之間，接收至少一個資料登錄，以及當時脈節點從第一時脈狀態轉換到第二時脈狀態時，通過將第一預充電節點拉到放電節點進行評估。當時脈節點處於第 一時脈狀態時，預充電電路預充電第一和第二預充電節點，當所述時脈節點轉換到第二時脈狀態時，預充電電路釋放第一預充電節點並且將放電節點拉到低電位，以及在所述時脈節點轉換到第二時脈狀態後，當第一預充電節點保持高電位時，預充電電路將第二預充電節點放電為低電位。所述透明鎖存器具有被耦接到第二預充電節點的鎖存器輸入端和被耦接到存儲節點的輸出端。當所述時脈節點處於第二時脈狀態時，透明鎖存器對於將第二預充電節點的狀態傳遞到存儲節點是透明的，並且當所述時脈節點處於第一時脈狀態時，鎖存所述存儲節點。輸出邏輯閘基於所述第二預充電節點和存儲節點的狀態驅動輸出節點到一狀態。
透明鎖存器可以包括第一和第二電晶體、以及保持器(keeper)電路。所述每一個電晶體具有被耦接在鎖存器輸入端和鎖存器輸出端之間的一對電流端子，其中第一電晶體具有被耦接到時脈節點的控制輸入端，並且其中第二電晶體具有被耦接到反相時脈節點的控制輸入端。所述保持器電路被耦接到時脈節點、反相時脈節點和鎖存器輸出，並且當所述時脈節點處於第一時脈狀態時，進行操作以維持輸出節點的狀態。
快速動態寄存器電路可用掃描模式來實現。在此情形中，所述寄存器電路包含掃描致能塊、選擇門、以及第二透明鎖存器。掃描致能塊耦接在第一預充電節點和放電節點之間以接收掃描致能輸入，並且當掃描致能輸入被設置時、以及當時脈節點從第一時脈狀態轉換第二時脈狀態時，將掃描致能塊將第一預充電節點拉到放電節點。所述選擇門插入在第二預 充電節點和透明鎖存器之間，其中所述選擇門具有被耦接到第二預充電節點的第一輸入端，具有被耦接到掃描資料節點的第二輸入端，並且具有被耦接到透明鎖存器的鎖存輸入端的輸出端。所述第二透明鎖存器具有接收掃描資料登錄的輸入端和被耦接到掃描資料節點的輸出端。當時脈節點處於第一時脈狀態時並且當掃描致能輸入被設置時，第二透明鎖存器對於將掃描資料登錄傳遞到掃描資料節點是透明的，當掃描致能輸入被取消設置並且當時脈節點處於第一時脈狀態時，第二透明鎖存器強迫掃描資料節點位元為高電位，並且當時脈節點處於第二時脈狀態時，第二透明鎖存器保持掃描資料節點的最後狀態。
根據一個實施例的積體電路包含提供至少一個資料登錄端和時脈節點的組合邏輯，以及如上所描述的快速動態寄存器。
根據一個實施例的寄存資料的方法包括：當時脈信號處於第一時脈狀態時，預充電第一預充電節點為高電位；當所述至少一個資料登錄未被預估，且在時脈信號轉換到第二時脈狀態後，預估至少一個資料登錄並且保持第一預充電節點為高電位；以及當時脈信號轉換到第二時脈狀態且當至少一個資料登錄被預估時，將所述第一預充電節點放電為低電位；當時脈信號處於第一時脈狀態時，預充電第二預充電節點為高電位；如果第一預充電節點在時脈信號轉換到第二邏輯狀態後保持高電位，則放電第二預充電節點為低電位，否則保持第二預充電節點為高電位；當時脈信號在第一時脈狀態時，鎖存存儲節點的狀態；並且當時脈信號在第二時脈狀態時，將第二預充 電節點的狀態傳遞到存儲節點；並且基於第二預充電和存儲節點的狀態來設置輸出節點。
所述方法可以包括：反相所述時脈信號並且提供被反相的時脈信號；導通被時脈信號控制的、被耦接在第二預充電節點和存儲節點之間的第一傳遞電晶體；導通被所述反相時脈信號控制的、被耦接在第二預充電節點和存儲節點之間的第二傳遞電晶體；以及當時脈信號處於第一時脈狀態時，保持存儲節點的狀態。所述方法可以進一步包括：當設置掃描致能輸入時，接收掃描致能輸入值；當時脈信號轉換到第二時脈狀態時，通過強迫第一預充電節點放電到低電位來旁路數據設置值；以及當設置所述掃描致能輸入時，注入掃描資料登錄值來取代第二預充電節點的狀態，並且當時脈信號處於第二時脈狀態時，將掃描資料登錄的狀態傳遞到存儲節點。
根據一個實施例的可掃描快速動態寄存器，包括：資料和掃描致能電路，被耦接在第一預充電節點和放電節點之間，並且接收至少一個資料登錄值和掃描致能輸入值，其中，當時脈節點從第一時脈狀態轉換到第二時脈狀態時，以及當所述資料塊被預估或者當設置所述掃描致能輸入時，所述資料和掃描致能電路將所述第一預充電節點值拉到所述放電節點之數值，除此之外，所述資料和掃描致能電路不將所述第一預充電節點拉到所述放電節點；預充電電路，當所述時脈節點處於所述第一時脈狀態時，將第二預充電節點和所述第一預充電節點兩者都預充到高電位，當所述時脈節點轉換到所述第二時脈狀態時，釋放所述第一預充電節點並且將所述放電節點拉 到低電位，並且在所述時脈節點轉換到所述第二時脈狀態後，且當所述第一預充電節點保持高電位時，將所述第二預充電節點放電到低電位；選擇電路，具有被耦接到所述第二預充電節點的第一輸入端，具有被耦接到掃描資料節點的第二輸入端，並且具有被選擇的輸出端；存儲電路，具有接收所述被選擇輸出端數值的存儲輸入端，並且具有被耦接到存儲節點的輸出端，其中，當所述時脈節點處於所述第二時脈狀態時，所述存儲電路將所述被選擇輸出值的狀態傳遞到所述存儲節點，並且當所述時脈節點處於所述第一時脈狀態時，所述存儲電路保持所述存儲節點的最後狀態；掃描致能電路，當設置所述掃描致能輸入並且當所述時脈節點處於所述第一時脈狀態時，將掃描輸入的狀態傳遞到所述掃描資料節點，當取消設置所述掃描致能信號並且當所述時脈節點處於所述第一時脈狀態時，迫使所述掃描資料節點到高電位，並且當所述時脈節點處於所述第二時脈狀態時，保持所述掃描資料節點的最後狀態；以及輸出邏輯閘，基於所述第二預充電節點和所述存儲節點的狀態驅動輸出節點到一狀態。
根據一個實施例的積體電路，包括：時脈節點和掃描致能節點，其中，所述掃描致能節點接收指示掃描模式的掃描致能信號；以及至少一個可掃描快速動態鎖存器。每一個可掃描快速動態鎖存器包括：資料和掃描致能電路，被耦接在第一預充電節點和放電節點之間，並且接收至少一個資料登錄值和具有接收所述掃描致能信號的掃描致能輸入值，其中，當所述時脈節點從第一時脈狀態轉換到第二時脈狀態時，以及當 所述資料塊被評估或者當設置所述掃描致能信號時，所述資料和掃描致能電路將所述第一預充電節點值拉到所述放電節點之數值，除此之外，所述資料和掃描致能電路不將所述第一預充電節點值拉到所述放電節點之數值；預充電電路，當所述時脈節點處於所述第一時脈狀態時，將第二預充電節點和所述第一預充電節點兩者都預充到高電位，當所述時脈節點轉換到所述第二時脈狀態時，釋放所述第一預充電節點並且將所述放電節點拉到低電位，並且在所述時脈節點轉換到所述第二時脈狀態後，只有所述第一預充電節點保持高電位時，將所述第二預充電節點放電到低電位；選擇電路，具有被耦接到所述第二預充電節點的第一輸入端，具有被耦接到掃描資料節點的第二輸入端，並且具有被選擇的輸出端；存儲電路，具有接收所述被選擇輸出值的存儲輸入端和具有被耦接到存儲節點的輸出端，其中，當所述時脈節點處於所述第二時脈狀態時，所述存儲電路將所述被選擇輸出端的狀態傳遞到所述存儲節點，並且當所述時脈節點處於所述第一時脈狀態時，所述存儲電路保持所述存儲節點的最後狀態；掃描致能電路，當設置所述掃描致能輸入並且當所述時脈節點處於所述第一時脈狀態時，將掃描輸入的狀態傳遞到所述掃描資料節點，當取消設置所述掃描致能信號並且當所述時脈節點處於所述第一時脈狀態時，迫使所述掃描資料節點到高電位，並且當所述時脈節點處於所述第二時脈狀態時，保持所述掃描資料節點的最後狀態；以及輸出邏輯閘，基於所述第二預充電節點和所述存儲節點的狀態驅動輸出節點到一狀態。
100‧‧‧快速動態寄存器
101‧‧‧放電節點
102‧‧‧輸入資料塊
103‧‧‧預充電節點
104‧‧‧CK節點
105、113、115、119、121、123、603、803、805‧‧‧反相器
107‧‧‧節點
111、701、703‧‧‧NAND邏輯閘
116‧‧‧保持器電路
117、600、705‧‧‧鎖存器
118‧‧‧保持器電路
120‧‧‧存儲節點
124‧‧‧CB節點
700‧‧‧快速動態寄存器
707‧‧‧掃描資料節點
801‧‧‧多工器
900‧‧‧積體電路
901、905、909‧‧‧快速動態寄存器
903、907、911‧‧‧組合邏輯電路
N1~N6、NL1~NL3、ND1~NDN、NDM、NDM+1、NDM+2‧‧‧N通道電晶體
P1~P6、PL1~PL3‧‧‧P通道電晶體
ST‧‧‧信號
SE‧‧‧掃描致能信號
對於以下的描述和附圖，本發明的益處、特徵和優點將變得更好理解，其中：第1圖是根據一個實施例實現的快速動態寄存器的概略圖示；第2-5圖繪示包含一個或更多N通道電晶體的圖1的資料塊的不同配置；第6圖是根據一個實施例的鎖存器架構圖，其可以用作圖1的鎖存器；第7圖是根據一個實施例實現的可掃描快速動態寄存器的架構圖；第8圖是使用多路器的第7圖的透明鎖存器的單獨或者兩者的可替換實施例架構圖；以及第9圖是合併了每一個根據第7圖的可掃描快速動態寄存器所實現的可掃描快速動態寄存器的積體電路的方框架構圖。
以下所給定之描述係使本領域普通技術人員能夠依據說明書所揭露的應用及要求來製作和使用本發明。然而，各種對於實施例之修改對本領域技術人員是顯而易見的，並且可以將這裡所定義的一般原則應用於其它實施例。因此，本發明不意圖受限於這裡所示出和描述的特定實施例，任何按照說明書被公開的原則和新特點相一致的最寬範圍都應包含在本發明專利範圍中。
第1圖是根據一個實施例實現的快速動態寄存器100架構圖。一個或更多資料登錄提供給輸入資料塊102的各個輸入端並共同被標示為DN，此標記「DN」表示一個或更多資料登錄的任意適合整數「N」，其中N是大於0的整數。單個輸入資料值(例如，D或D1)也被考慮並包含在實施例中。輸入資料塊102耦接在預充電(PC1)節點103和放電(DCH)節點101之間。當CK變成高電位時，輸入資料塊102會根據期望的邏輯功能以評估一個或更多資料登錄DN的共同(collective)狀態。當CK變成高電位且資料塊102「進行評估(evaluates)」時，則它在預充節點103和放電節點101之間創建具有足夠低電阻的電流路徑以便經由放電節點有效地朝VSS下拉PC1的電壓。如果資料塊102沒有進行評估，則不提供電流路徑或者在預充節點103和放電節點101之間呈現高阻抗路徑，以使預充節點103保持高電位。快速動態寄存器100為快速的至少一個理由是，因為它對於非掃描資料登錄具有接近零的建立要求。
N通道電晶體N1具有：耦接到放電節點101的汲極；耦接到電源供應節點VSS的源極；以及耦接到接收輸入時脈信號CK的時脈節點104的閘極。將時脈節點104耦接到N通道電晶體N1、N4和N6的閘極，耦接到P通道電晶體P1和P2的閘極，耦接到反相器105和123的輸入端，以及耦接到鎖存器117的非反相時脈輸入端「C」。P1和P2具有耦接到電源供應節點VDD的源極。將P1的汲極耦接到預充節點103，並且將P2的汲極耦接到第二預充電(PC2)節點109。將反相器105的輸出耦接到節點107，節點107耦接到N通道電晶體N2的源極。N2具有 耦接到預充節點103的閘極和耦接到第二預充電節點109的汲極。
將第二預充電節點109耦接到具有兩輸入NAND邏輯閘111的一個輸入端，而NAND邏輯閘111在輸出端提供反相資料輸出QB。請注意在可替換實施例中，可以在特定應用下用AND邏輯閘(用於非反相的輸出)代替NAND邏輯閘111。將第二預充電節點109耦接到另一反相器113的輸入端，反相器113的輸出端耦接到反相器115的輸入端，反相器115的輸出端耦接到鎖存器117的資料「D」輸入端。反相器123的輸出端耦接到鎖存器117的反相時脈輸入「CB」的CB節點124上以提供反相時脈信號，鎖存器117的輸出端耦接到存儲節點120以提供信號ST的輸出。存儲節點120耦接到NAND邏輯閘111的另一輸入端。
預充節點103耦接到包含P通道電晶體P3和P4、N通道電晶體N3和N4以及反相器119的保持器電路116上。P3的源極耦接到VDD，它的閘極耦接到VSS，而它的汲極則耦接到P4的源極。P4的汲極耦接到預充節點103，進一步將其耦接到反相器119的輸入端並且耦接到N3的汲極。N3的源極耦接到N4的汲極，N4具有耦接到VSS的源極。反相器119的輸出端耦接到N3和P4的閘極。
第二預充電節點109進一步耦接到包含P通道電晶體P5和P6、N通道電晶體N5和N6以及反相器121的保持器電路118。P5的源極耦接到VDD，它的閘極耦接到預充節點103，並且它的汲極耦接到P6的源極。P6的汲極耦接到第二預充電節點 109，進一步將其耦接到反相器121的輸入端並且耦接到N5的汲極。N5的源極耦接到N6的汲極，N6的源極耦接到VSS並且N6的閘極被耦接到CK節點104。反相器121的輸出端耦接到N5和P6的閘極。
請注意這裡所描述的N通道和P通道電晶體為MOS類型電晶體或者場效應管(FET)或者MOSFET等等，諸如NMOS、PMOS、NFET、PFET等類型電晶體。一般來說，每一個電晶體包含第一和第二電流端子(例如，汲極、源極、發射極、收集極等)以及控制節點(例如，閘極、基極等)。這裡所描述的任何邏輯閘，包含反相器和邏輯閘(AND、NAND、OR、NOR等)，以及這裡所描述的任何鎖存器，也可以用N通道和P通道電晶體或者電晶體等等來實現。
在一個實施例中，將鎖存器117配置為包含傳遞邏輯閘等的透明鎖存器，其中，當C輸入是高電位並且CB輸入是低電位時，將D輸入傳遞到Q輸出，並且當C輸入是低電位並且CB輸入是高電位時，將Q輸出與D輸入隔離。電源供應節點VSS具有與另一電源供應節點VDD有關的適當參考電壓(例如，接地端)。VDD和VSS之間的電源供應電壓是取決於特定結構或者所使用技術的任意適當電壓電平(例如，1V、1.5V、3V、5V等)。
時脈信號CK可以在本地(例如，本地振盪器等等，未示出)產生或者從外部源提供在CK節點104上而產生。在正邏輯上設置所述CK信號，其中，對於資料評估來說，當低電位時它提供建立時間並且當高電位時它提供保持時間。因此， 所述之操作時脈沿是時脈的上升沿(rising edge)。負邏輯時脈信號也可應用在本發明中。一般來說，時脈信號為了定時和同步等等的目的，在第一和第二狀態之間切換。
在正常操作期間，當CK被設置為低電位時，將預充節點103和第二預充電節點109兩者分別經由P1和P2預充電到高電位。保持器電路116和118的N4和N6分別被關閉，而保持器電路116的P3和P4被開啟以保持預充節點103為高電位。N1被關閉並且反相器105將節點107拉到高電位以使N2被關閉。
當CK為低電位時，資料登錄DN通常會改變或者轉換狀態。假設當CK變成高電位且資料信號DN不引起資料塊102進行評估時，P1和P2將關閉且N4、N6和N1被導通。預充節點103透過保持器電路116(經由P3和P4)保持被拉到的高電位，而反相器105則將節點107拉為低電位，以便導通N2而將第二預充電節點109放電為低電位。響應於PC2變成低電位，NAND邏輯閘111將QB拉到高電位(或者保持QB為高電位)。在極小的延遲後，反相器113和115將鎖存器117的D輸入拉為低電位。由於CK是高電位並且反相器123將CB拉為低電位，所以鎖存器117處於透明狀態從而傳遞位於低電位狀態的D輸入以將存儲節點120拉到低電位(或者保持ST於低電位)。保持器電路118的N5和N6導通並且保持第二預充電節點109為低電位直到CK變成低電位為止。
當CK返回低電位時，鎖存器117切換到它的隔離狀態以保持存儲節點120為低電位。在此時，不論第二預充電節點109的狀態有任何改變，NAND邏輯閘111皆保持QB被拉的高 電位。CK關閉N4和N6並且導通P1和P2，以便PC1和PC2兩者被再一次預充電到高電位。QB輸出信號被鎖存到高電位，而快速動態寄存器100準備好在下一個CK週期中為另一資料進行評估。
在下一個週期中，假定資料登錄DN改變於是資料塊102進行評估。當CK返回到高電位時，P1關閉，N1導通並且資料塊102進行評估以將預充節點103拉到低電位。資料塊102和N1之內的元件被充分地改變大小以克服(overcome)P3和P4的操作(由於保持器電路一般較小且導通較小的電流，因以讓通過資料塊102的電流大於流過P3和P4的電流，即可克服因P3和P4之操作而影響預充節點103的電位)。隨著將預充節點103拉到低電位，導通N3和N4以保持PC1為低電位。變成低電位的PC1使P5導通並經由P5和P6來保持第二預充電節點109被拉到高電位。請注意因為將節點107拉到低電位並且將預充節點103拉到低電位，所以N2可以在瞬間些微地導通。然而，P5和P6保持第二預充電節點109為高電位。
當CK是高電位時，鎖存器117是透明的以便將第二預充電節點109的高電位值傳遞到存儲節點120，於是NAND邏輯閘111的兩個輸入都是高電位，進而將QB拉到低電位。當CK接下來變成低電位時，在鎖存器117輸出端的存儲節點120將鎖存到高電位，直到下一個CK週期為止。
反相器105(和保持器電路116和118)系響應於CK，P1、P2、N1、N2、而共同執行預充電電路之操作。當CK是低電位時，預充電電路將預充節點103和第二預充電節點109 都預充電為高電位。當CK變成高電位時，基於輸入資料塊102是否進行評估，預充節點103和第二預充電節點109之一將變成低電位。
第2-5圖繪示用於執行所需邏輯功能的資料塊102的不同配置。第2圖示出簡單配置，其中資料塊102包含單個N通道電晶體ND1，具有耦接到預充節點103的汲極，耦接到放電節點101的源極，以及接收單個資料登錄D1的閘極。在此情形中，因為，當D1是高電位時ND1導通，所以當CK變成高電位時，資料塊102進行評估。當D1是低電位時ND1保持關閉，所以資料塊102不進行評估，所以當CK變成高電位時預充節點103即保持高電位。
第3圖是包含被並聯耦接的N個N通道電晶體ND1、ND2、…NDN(ND1-NDN)的資料塊102的可替換實施例的架構圖。具體地說，N通道電晶體ND1-NDN的每一個具有耦接到放電節點101的源極，耦接到預充節點103的汲極，以及接收N個資料登錄D1、D2、…DN(D1-DN)的相應之一的閘極。在此情形中，當資料登錄D1-DN的任意之一是高電位時(諸如根據邏輯OR功能)，資料塊102進行評估。
第4圖是包含串聯耦接的N個N通道電晶體ND1、ND2、…NDN(ND1-NDN)的資料塊102的可替換實施例的架構圖。具體地說，第一N通道電晶體ND1具有耦接到預充節點103的汲極，第二N通道電晶體ND2具有耦接到ND1的源極的汲極，以此類推，直到最後的N通道電晶體NDN具有耦接到放電節點101的源極。N通道電晶體ND1-NDN的閘極接收N個資料登 錄D1、D2、…DN(D1-DN)的相應之一。在此情形中，只有當資料登錄D1-DN的每一個都是高電位時(諸如根據邏輯AND功能)，資料塊102才進行評估。
第5圖是包含以任意適當的串聯和並聯耦接的組合形式耦接的N個N通道電晶體ND1、ND2、…NDN(ND1-NDN)的資料塊102的可替換實施例的架構圖。在此情形中，第一組的M個電晶體ND1-NDM被互相並聯以耦接在預充節點103和中間節點501之間，並且剩餘電晶體NDM+1、NDM+2、…NDN被並聯耦接在中間節點501和放電節點101之間。此外，N通道電晶體ND1-NDN的閘極接收N個資料登錄D1、D2、…DN(D1-DN)的相應之一。在此情形中，只有當資料登錄D1-DM之一是高電位並且資料登錄DM+1-DN之一是高電位時(諸如根據邏輯OR-AND功能)，資料塊102才進行評估。在每一層中並行耦接的任何適當數量的電晶體，與相應的附加中間節點一起來增加附加層，皆被本發明所考慮並可運用於適當實施例中。
第6圖是根據一個實施例的鎖存器600的架構圖，其可以被用作鎖存器117。在此情形中，鎖存器600包含N通道電晶體NL1、NL2和NL3、P通道電晶體PL1、PL2和PL3以及反相器603。未反相時脈C提供給NL1和PL3的閘極，並且反相時脈CB提供給PL1和NL2的閘極。資料登錄D提供給進一步被耦接到NL1和PL1的源極的輸入節點601。NL1和PL1的汲極一起耦接在提供輸出信號Q的輸出節點605。PL2、PL3、NL2和NL3耦接成實現保持器電路的堆疊配置。具體地說，PL2具有耦接到VDD的源極，耦接到PL3的源極的汲極，PL3具有耦接在輸 出節點605與NL2的汲極的汲極。NL2的源極耦接到NL3的汲極，NL3具有耦接到VSS的源極。節點605耦接到反相器603的輸入端，反相器603具有耦接到NL3和PL2的閘極的輸出端。
在操作中，當C是高電位並且CB是低電位時，鎖存器600處於它的透明狀態。在透明狀態中，PL3和NL2保持關閉或者被關閉以將Q輸出節點605與保持器的操作隔離。進一步，將PL1和NL1兩者都導通以提供從輸入節點601到輸出節點605的低阻抗路徑，以便將輸出Q驅動到輸入D的狀態。當C是低電位並且CB是高電位時，鎖存器600處於它的隔離狀態，其中PL1和NL1將關閉以使Q和D隔離。如果Q是低電位，則將NL2和NL3兩者都導通以保持Q被鎖存到低電位。如果Q是高電位，則將PL2和PL3兩者都導通以保持Q被鎖存到高電位。當被用作鎖存器117時，CK提供給時脈輸入C，CB提供給時脈輸入CB，反相器115的輸出提供給資料登錄端D，並且輸出Q驅動存儲節點120。
可以使用消耗較少空間和電能的較小電晶體以高效方式實現鎖存器600。充分調整NL1和PL1的大小(例如，較大)以確保D輸入和Q輸出之間的快速轉換。然而，在一個實施例中，將其餘電晶體PL2、PL3、NL2、NL3和反相器603的電晶體做的很小，因為它們僅執行保持器的操作。如虛線箭頭所示，反相器603被配置為串聯耦接的N通道電晶體NI與P通道電晶體PI，N通道電晶體NI和P通道電晶體PI具有共同耦接在輸入IN的閘極以及共同耦接在輸出OUT的汲極。在一個實施例中，電晶體PI和NI是非常小的電晶體以消耗更少的空間和功 率。可以用類似方式製作反相器105、123、113和115，但是使用更大電晶體來執行更快的切換操作。NL1和PL1執行被外部邏輯閘(例如，反相器115的輸出)所驅動的主要切換操作，然而，回應於反相器603的切換，電晶體PL2和PL3或者NL2和NL3進行切換以維持切換後Q的狀態。
考慮QB從低電位轉換到高電位時的第一種情形。在此情形中，當CK是低電位時，從前一個週期開始將ST鎖存到高電位，PC2預充電到高電位並且QB初始為低電位。在此情形中，當CK變為高電位並且資料塊102無法進行評估時，所述延遲包括反相器105將節點107拉到低電位進而導通N2以將PC2拉到低電位的延遲，以及NAND邏輯閘111回應地設置它的輸出為高電位的延遲。在經過反相器113和115以及鎖存器117的延遲後，存儲節點120變為低電位以保持QB為高電位。反相器113可縮小以最小化在第二預充電節點109上的負載。一旦存儲節點120變為低電位，CK將可以轉換回低電位以起始下一個週期。
考慮QB從高電位轉換到低電位時的第二種情形。由於是從第一種情形所延續，因此從前一個週期開始將ST鎖存到低電位，以便QB初始為高電位。當CK返回到低電位時，將第二預充電節點109再一次預充電到高電位。由於當CK是低電位時資料登錄改變，所以反相器113和115產生轉換以使鎖存器117的資料登錄D是高電位。當CK的下一個高電位設置使得資料塊102在下一個週期進行評估時，則當鎖存器117成為透明時使得第二預充電節點109保持高電位，以便反相器115通過鎖存 器117設置所述存儲節點120。響應於ST變為高電位，NAND邏輯閘111將QB拉到低電位。
從CK變為高電位到QB變為高電位的第一情形約有2.5個邏輯閘的延遲。由於N2的閘極已被預充電為高電位，隨著回應於CK轉換而使反相器105的輸出變成低電位時，第二預充電節點109同時被拉到低電位，此情形將被NAND邏輯閘111所感知。
針對第二情形，參照第6圖中所示的鎖存器600，當CK轉換到高電位時D輸入已經是高電位。隨著CK變成高電位將C輸入拉到高電位，NL1導通以引發(initiate)將Q輸出拉到高電位，因此將存儲節點120拉到高電位。NAND邏輯閘111作為響應將QB拉到低電位，其顯現為僅2個邏輯閘的延遲。然而，請注意NL1本身不足以將存儲節點120完全地拉到高電位。隨著CK變成高電位，CB通過反相器123、經過1個邏輯閘的延遲變成低電位。變為低電位的CB導通PL1以完成Q輸出變為高電位的轉換，以便將存儲節點120完全拉到高電位。儘管這樣顯現為3個邏輯閘的延遲，但被用作鎖存器117的鎖存器600的NL1和PL1的組合引發了比3個邏輯閘延遲更快的QB的轉換。因此，從CK變為高電位到QB變為低電位的整個延遲也大約是2.5個邏輯閘的延遲。針對第二情形，鎖存器117的配置和部署盡可能靠近最終NAND邏輯閘111，用於最小化第二情形的延遲，從而防止該延遲成為所述電路的關鍵延遲。
第7圖是根據一個實施例實現的可掃描快速動態寄存器700的架構圖。除了用NAND邏輯閘701代替反相器113 之外，可掃描快速動態寄存器700包含相同參考編號的相同元件。第二預充電節點109耦接到NAND邏輯閘701的一個輸入端。NAND邏輯閘701提供附加輸入端，用於注入做為掃描操作之用的掃描輸入資料(以下將進一步描述)。可掃描快速動態寄存器700包含與資料塊102並行耦接的附加N通道電晶體NS。具體地說，NS的汲極耦接到預充節點103，它的源極耦接到放電節點101，並且它的閘極接收掃描致能信號SE。NS可實現為帶有充分尺寸的單個電晶體，以便當CK變成高電位時將PC1拉到DCH，或者可以將其實現為多個並行的電晶體。輸入資料塊102和NS共同形成資料和掃描致能電路。
可掃描快速動態寄存器700進一步包含另一NAND邏輯閘703，其具有接收SE信號的第一輸入端、接收掃描輸入信號SI的另一輸入端、以及耦接到另一鎖存器705的資料登錄端D的輸出端。NAND邏輯閘703實現用於致能和接收掃描輸入資料的掃描致能邏輯。鎖存器705可以與鎖存器117大體上相似的方式進行配置，也可以將鎖存器705實現為鎖存器600。鎖存器705包含耦接到CB節點124、用於接收反相時脈信號CB的非反相時脈輸入端C，耦接到節點104用於接收非反相時脈信號CK的反相時脈輸入CB，以及在掃描資料節點707上提供反相掃描輸入信號SIB的輸出端。耦接掃描資料節點707將SIB提供給NAND邏輯閘701的另一輸入端。
當掃描致能信號SE被取消設置為低電位時，則NS保持關閉並且將NAND邏輯閘703的輸出設置為高電位。鎖存器705將SIB設置為高電位，以使NAND邏輯閘701得以用被其取代 的反相器113相同的方式高效地操作。在此方式中，當掃描致能信號SE被取消設置為低電位時，則掃描快速動態寄存器700以與用於正常操作的快速動態寄存器100相同的方式操作。
在SE被設置為高電位以致能掃描輸入資料注入的掃描模式期間，在某種程度上旁路了可掃描快速動態寄存器700的動態特性。請注意所述動態特性並沒有完全被旁路，因為在掃描模式中，預充節點103會對每一個CK週期放電。當SE是高電位時，NS的閘極將拉到高電位而使NS導通，以便當CK變成高電位時導通NS，提供從預充節點103至N1的電流路徑，因此資料塊102將被短路或者旁路掉。不管一個或者更多資料登錄DN的狀態為何，通過SE模擬資料評估而導通NS，以便當CK變成高電位時將預充節點103拉到低電位，並且當CK變回到低電位時，繼續將預充節點103預充電為高電位。在CK的連續週期期間第二預充電節點109保持高電位，而NAND邏輯閘701的狀態由SIB所決定而NAND邏輯閘111的狀態則由ST所決定。
當SE被設置為高電位時，NAND邏輯閘703作為輸入掃描輸入信號SI的反相器來操作。當在掃描模式期間CK為低電位時，鎖存器705處於透明模式以便SI信號被反相為SIB信號並傳遞到NAND邏輯閘701，隨後傳遞到鎖存器117的D輸入端。當CK為低電位時，鎖存器117處於隔離模式。當CK變成高電位時，鎖存器705將保持SIB的當前值，並且鎖存器117現在以透明模式將SIB作為ST值傳遞。在此方式中，在CK的後續週期期間，鎖存器705和117以類似於主從觸發方式來共同地操作，以便將掃描輸入SI鎖存到寄存器700中。
取決於提供選擇輸出的操作模式，NAND邏輯閘701可作為選擇電路來操作。在將SE取消設置為低電位的正常模式期間，SIB保持高電位以便NAND邏輯閘701將第二預充電節點109的狀態高效地反相作為它的輸出。反相器115再反相NAND邏輯閘701的輸出值並提供給鎖存器117的D輸入端。在SE被設置為高電位的掃描模式期間，第二預充電節點109保持高電位以使NAND邏輯閘701將SIB的狀態高效地在它的輸出反相。再一次，反相器115再反相NAND邏輯閘701的輸出值並提供給鎖存器117的D輸入端。因此，在SE被設置的掃描模式期間，NAND邏輯閘701致能掃描輸入資料的注入。
第8圖是通常作為存儲電路來操作的透明鎖存器117和鎖存器705的任意之一或者兩者的可替換實施例的架構圖。用多工器(MUX)801和一對反相器803和805來代替所述透明鎖存器的任何之一或者兩者。多工器801具有與透明鎖存器的「D」輸入端類似方式操作的第一輸入端I1，並且具有與透明鎖存器的「Q」輸出端類似方式操作的輸出端(O)。多工器801進一步具有一對選擇輸入端S1和S2，每一個選擇輸入端基於代替鎖存器117還是代替鎖存器705而接收CK或CB。多工器801的輸出提供給反相器803的輸入端，反相器803具有提供給反相器805的輸入端的輸出端，反相器805具有提供給多工器801的第二輸入端I2的輸出端。
在操作上，當時脈信號CK和CB具有使多工器801選擇輸入I1作為輸出O的狀態時，則多工器801以「透明」狀態來操作並將資料登錄D提供為資料Q做輸出。當反轉所述時脈 信號以使多工器801選擇輸入I2作為輸出O時，則多工器801以隔離狀態來操作，並且不管D輸入的改變而高效地「鎖存」輸出Q。
當代替鎖存器117時，反相器115的輸出將提供給多工器801的輸入端I1，多工器801的輸出將ST信號提供在存儲節點120上，CK提供給多工器801的S1選擇輸入端，而CB提供給多工器801的S2選擇輸入端。當代替鎖存器705時，將NAND邏輯閘703的輸出提供給多工器801的輸入I1端，多工器801的輸出端將SIB信號提供在掃描資料節點707上，CK提供給多工器801的S2選擇輸入端，並且將CB提供給多工器801的S1選擇輸入端。
第9圖顯示合併了每一個根據可掃描快速動態寄存器700實現的可掃描快速動態寄存器901、快速動態寄存器905以及快速動態寄存器909的積體電路(IC)900的方框架構圖。儘管只繪示三個可掃描快速動態寄存器901、905和909，但本領域普通技術人員可基於特定實現將任意數量的寄存器合併在IC上。此外，所繪示的可掃描快速動態寄存器901、905和909的每一個，系用於接收不同數量的輸入資料和輸出一個資料位元，本領域普通技術人員應知，基於寄存器尺寸可以並行提供多個寄存器以同時存儲任意數量的位元。
一個或更多資料登錄DN IN提供給可掃描快速動態寄存器901的資料或者「DN」輸入，而可掃描快速動態寄存器901具有提供給組合邏輯電路903的輸出QB端。N是大於零的任意適合整數並且可以是如前所述之單個資料位元。組合邏輯 電路903具有提供給可掃描快速動態寄存器905的DM IN輸入端的「M」個輸出端，可掃描快速動態寄存器905具有提供給組合邏輯電路907的輸出QB端。M是大於零的任意適合整數並且可以是如前所述之單個資料位元。將組合邏輯電路907的P個輸出提供給可掃描快速動態寄存器909的DP IN輸入端，可掃描快速動態寄存器909具有提供給組合邏輯電路911的輸出QB端，組合邏輯電路911具有提供Q個資料輸出DQ OUT的輸出端。P和Q每一個是大於零的任意適當整數，並且兩者中的任何一個可以是如前所述之單個資料位元。將時脈信號CLK提供給可掃描快速動態寄存器901、快速動態寄存器905和快速動態寄存器909的每一個的時脈輸入端。
如所示出的，經由IC引腳從外部源來提供掃描致能信號SE，端SE提供給可掃描快速動態寄存器901、905和909的每一個的SE致能輸入端。輸入掃描信號SCAN IN提供給可掃描快速動態寄存器901的掃描輸入SI。如所繪示的，可以從外部IC引腳提供SCAN IN。可掃描快速動態寄存器901的QB輸出提供給可掃描快速動態寄存器905的SI輸入端，可掃描快速動態寄存器905具有提供給可掃描快速動態寄存器909的SI輸入端的QB輸出端。可掃描快速動態寄存器909的QB輸出提供輸出掃描信號SCAN OUT。如所繪出的，可經由IC引腳向外部提供SCAN OUT信號。
在正常操作期間，SE拉到低電位，以有效地禁止可掃描快速動態寄存器901、905和909的SI輸入。DN IN可在IC 100上產生，或者經由相應的IC引腳或類似的方式從外部來源 提供。在正常操作期間，寄存器901、905和909以及組合邏輯電路903、組合邏輯電路907和組合邏輯電路911執行IC 100的至少一個功能。DQ OUT可提供給晶片上的另一電晶體，或者可以經由相應的IC引腳或類似方式將其提供給外部電晶體。如本領域普通技術人員所理解的，在CLK的每一個週期期間，每一個組合邏輯電路903、組合邏輯電路907和組合邏輯電路911可合併組合邏輯、以及可掃描快速動態寄存器901、快速動態寄存器905和快速動態寄存器909來貯存所述電路的狀態。
掃描能力可提供用於檢測目的以在功能上檢測IC 100的操作。在掃描模式期間，將SE設置為高電位以有效地禁止資料登錄DN，並且致能每一個可掃描快速動態寄存器901、快速動態寄存器905和快速動態寄存器909的每一個SI輸入。在此方式中，在掃描模式期間，以SCAN IN和SCAN OUT之間的串列菊輪鍊接方式可掃描快速動態寄存器901、快速動態寄存器905和快速動態寄存器909。經由SCAN IN輸入提供測試向量或類似資料且經由CLK提供時脈，以使用測試向量值載入到可掃描快速動態寄存器901、快速動態寄存器905和快速動態寄存器909。依據特定測試功能，可將SE暫時拉到低電位並且IC 100操作一個或更多CLK週期。然後在CLK的後續週期期間將SE拉到高電位，並且經由SCAN OUT輸出被存儲在可掃描快速動態寄存器901、快速動態寄存器905和快速動態寄存器909中的資訊，然後檢查所述之輸出測試向量以確認測試結果。
可掃描快速動態寄存器700的配置的至少一個好處是，到輸出的掃描資料的路徑是靜態的，並且部分地旁路寄 存器的動態特性以致能掃描輸入資料的注入。重要的好處是，在保留針對非掃描操作的最初高速特性的同時，將掃描電路與動態電路的相互影響降到最低。這裡所繪示和描述的快速寄存器結合了反相一個或更多資料登錄DN以寄存單個輸出QB的簡單功能。許多更複雜功能的其它邏輯功能可內置到快速寄存器中，而本說明書所揭露的掃描注入方法可以類似方式併入於具備更複雜功能的其它寄存器中。
儘管本發明已透過參照某些實施例做相當詳細地描述，但其它實施例和變形是可能的並且被仔細考慮的。例如，可以以包括邏輯電晶體或電路等的任何適當方式實現這裡所描述的電路、可以在集成電晶體內部的軟體或固件中實現針對邏輯電路所描述的任何數量的功能。本領域技術人員應知，在不脫離本發明精神和範圍的情況下，他們能夠很容易地使用被公開的概念和特定實施例為基礎來作為設計或修改並執行與本發明具相同目的的其它結構，但這些等效修飾都應包含在本發明專利範圍中。
100‧‧‧快速動態寄存器
101‧‧‧放電節點
102‧‧‧輸入資料塊
103‧‧‧預充電節點
104‧‧‧CK節點
105、113、115、119、121、123‧‧‧反相器
107‧‧‧節點
111‧‧‧NAND邏輯閘
116‧‧‧保持器電路
117‧‧‧鎖存器
118‧‧‧保持器電路
120‧‧‧存儲節點
124‧‧‧CB節點
N1~N6‧‧‧N通道電晶體
P1~P6‧‧‧P通道電晶體

Claims (38)

  1. 一種快速動態寄存器，包括：資料塊，被耦接在第一預充電節點和放電節點之間，其中，當時脈節點從第一時脈狀態轉換到第二時脈狀態時，所述接收至少一個資料登錄並且通過將所述第一預充電節點拉到所述放電節點以進行評估；預充電電路，當所述時脈節點處於所述第一時脈狀態時，將第二預充電節點和所述第一預充電節點兩者都預充電到高電位，當所述時脈節點轉換到所述第二時脈狀態時，釋放所述第一預充電節點並且將所述放電節點拉到低電位，以及當所述第一預充電節點在所述時脈節點轉換到所述第二時脈狀態之後保持高電位時，將所述第二預充電節點放電到低電位；透明鎖存器，具有耦接到所述第二預充電節點的鎖存器輸入端和被耦接到存儲節點的輸出端，其中，當所述時脈節點處於所述第二時脈狀態時，所述透明鎖存器對於將所述第二預充電節點的狀態傳遞到所述存儲節點是透明的，並且其中當所述時脈節點處於所述第一時脈狀態時，所述透明鎖存器鎖存所述存儲節點；以及輸出邏輯閘，基於所述第二預充電節點和所述存儲節點的狀態驅動輸出節點到一狀態。
  2. 如申請專利範圍第1項所述之快速動態寄存器，進一步包括多個反相緩衝器，被串列耦接在所述第二預充電節點和所述透明鎖存器的所述鎖存器輸入端之間。
  3. 如申請專利範圍第1項所述之快速動態寄存器，進一步包括：反相器，具有耦接到所述時脈節點的輸入端和耦接到反相時脈節點的輸出端；以及其中，所述透明鎖存器包括：第一和第二電晶體，每一個具有耦接在所述鎖存器輸入端和所述鎖存器輸出端之間的一對電流端子，其中，所述第一電晶體具有耦接到所述時脈節點的控制輸入端，並且其中，所述第二電晶體具有耦接到所述反相時脈節點的控制輸入端；以及保持器電路，耦接到所述時脈節點、所述反相時脈節點以及所述鎖存器輸出，當所述時脈節點處於所述第一時脈狀態時，保持器電路操作以維持所述輸出節點的狀態。
  4. 如申請專利範圍第3項所述之快速動態寄存器，其中，所述保持器電路包括：第三電晶體，具有耦接到上供應電壓節點的第一電流端子，並且具有第二電流端子和控制端子；第四電晶體，具有耦接到所述第三電晶體的所述第二端子的第一電流端子，具有耦接到所述鎖存器輸出端的第二電流端子，並且具有耦接到所述時脈節點的控制端子；第五電晶體，具有耦接到所述鎖存器輸出端的第一電流端子，具有第二電流端子，並且具有耦接到所述反相時脈節點的控制端子； 第六電晶體，具有耦接到所述第五電晶體的所述第二電流端子的第一電流端子，具有耦接到下供應電壓節點的第二電流端子，並且具有控制端子；以及反相器，具有耦接到所述鎖存器輸出端的輸入端，以及耦接到所述第三和第六電晶體的所述控制端子的輸出端。
  5. 如申請專利範圍第1項所述之快速動態寄存器，其中，所述資料塊包括多個N通道電晶體，每一個具有耦接到所述第一預充電節點的第一電流端子，每一個具有耦接到所述預充電節點的第二電流端子，並且每一個具有接收多個資料登錄的相應之一的控制端子。
  6. 如申請專利範圍第1項所述之快速動態寄存器，其中，所述資料塊包括多個N通道電晶體，每一個具有串列耦接在所述第一預充電節點和所述放電節點之間的一對電流端子，並且每一個具有接收多個資料登錄的相應之一的控制端子。
  7. 如申請專利範圍第1項所述之快速動態寄存器，其中，所述預充電電路包括：第一P通道電晶體，具有耦接到上供應電壓節點的第一電流端子，具有耦接到所述第一預充電節點的第二電流端子，並且具有耦接到所述時脈節點的控制端子；第一N通道電晶體，具有耦接到所述放電節點的第一電流端子，具有耦接到下供應電壓節點的第二電流端子，並且具有耦接到所述時脈節點的控制端子；以及保持器電路，耦接在所述上供應電壓節點和下供應電壓節點之間，並且進一步耦接到所述第一預充電節點和所述 時脈節點，其中，當所述時脈節點處於所述第二時脈狀態時，所述保持器電路操作以維持所述第一預充電節點的狀態。
  8. 如申請專利範圍第1項所述之快速動態寄存器，其中，所述預充電電路包括：第一P通道電晶體，具有耦接到上供應電壓節點的第一電流端子，具有耦接到所述第二預充電節點的第二電流端子，並且具有耦接到所述時脈節點的控制端子；第一N通道電晶體，具有耦接到所述第二預充電節點的第一電流端子，具有第二電流端子，並且具有耦接到所述第一預充電節點的控制端子；反相器，具有耦接到所述時脈節點的輸入端和耦接到所述第一N通道電晶體的所述第二電流端子的輸出端；以及保持器電路，耦接在所述供應電壓節點和下供應電壓節點之間，並且進一步耦接到所述第一和第二預充電節點和所述時脈節點，其中，在所述時脈節點轉換到所述第二時脈狀態後，所述保持器電路操作以轉換所述第二預充電節點的狀態到所述第一預充電節點的相反狀態。
  9. 如申請專利範圍第1項所述之快速動態寄存器，其中，所述輸出邏輯閘包括邏輯AND類型邏輯閘。
  10. 如申請專利範圍第1項所述之快速動態寄存器，進一步包括：掃描致能塊，耦接在所述第一預充電節點和所述放電節點之間，其中，所述掃描致能塊接收掃描致能輸入，並且 當設置所述掃描致能輸入且當所述時脈節點從所述第一時脈狀態轉換到所述第二時脈狀態時，將所述第一預充電節點拉到所述放電節點；選擇電路，插入在所述第二預充電節點和所述透明鎖存器的所述輸入端之間，其中，所述選擇電路具有耦接到所述第二預充電節點的第一輸入端，具有耦接到掃描資料節點的第二輸入端，並且具有耦接到所述透明鎖存器的所述鎖存器輸入的輸出端；以及第二透明鎖存器，具有接收掃描資料登錄的輸入端和耦接到所述掃描資料節點的輸出端，其中，當所述時脈節點處於所述第一時脈狀態並且當設置所述掃描致能輸入時，所述第二透明鎖存器對於傳遞所述掃描資料登錄到所述掃描資料節點是透明的，其中，當取消設置所述掃描致能輸入並且當所述時脈節點處於所述第一時脈狀態時，所述第二透明鎖存器強迫所述掃描資料節點為高電位，並且其中，當所述時脈節點處於所述第二時脈狀態時，所述第二透明鎖存器保持所述掃描資料節點的最後狀態。
  11. 一種積體電路，包括：組合邏輯，提供至少一個資料登錄；時脈節點；以及快速動態寄存器，包括：資料塊，耦接在第一預充電節點和放電節點之間，其中，所述資料塊接收所述至少一個資料登錄，並且當所述時脈節點從第一時脈狀態轉換到第二時脈狀態時，通過將所述 第一預充電節點拉到所述放電節點來進行評估；預充電電路，當所述時脈節點處於所述第一時脈狀態時，將第二預充電節點和所述第一預充電節點兩者預充電為高電位，當所述時脈節點轉換到所述第二時脈狀態時，釋放所述第一預充電節點並且將所述放電節點拉到低電位，並且當在所述時脈節點轉換到所述第二時脈狀態之後且所述第一預充電節點保持高電位時，將所述第二預充電節點放電為低電位；透明鎖存器，具有耦接到所述第二預充電節點的鎖存器輸入端和耦接存儲節點的輸出端，其中，當所述時脈節點處於所述第二時脈狀態時，所述透明鎖存器對於傳遞所述第二預充電節點的狀態到所述存儲節點是透明的，並且其中，當所述時脈節點處於所述第一時脈狀態時，所述透明鎖存器鎖存所述存儲節點；以及輸出邏輯閘，基於所述第二預充電節點和所述存儲節點的狀態驅動輸出節點到一狀態。
  12. 如申請專利範圍第11項所述之積體電路，進一步包括多個反相緩衝器，串列耦接在所述第二預充電節點和所述透明鎖存器的所述鎖存器輸入端之間。
  13. 如申請專利範圍第11項所述之積體電路，進一步包括：反相器，具有耦接在所述時脈節點的輸入端和耦接在反相時脈節點的輸出端；以及其中，所述透明鎖存器包括：第一和第二電晶體，每一個具有耦接在所述鎖存器輸 入端和所述鎖存器輸出端之間的一對電流端子，其中，所述第一電晶體具有耦接到所述時脈節點的控制輸入端，並且其中，所述第二電晶體具有耦接到所述反相時脈節點的控制輸入端；以及保持器電路，耦接到所述時脈節點、所述反相時脈節點以及所述鎖存器輸出端，當所述時脈節點處於所述第一時脈狀態時，保持器電路操作以維持所述輸出節點的狀態。
  14. 如申請專利範圍第13項所述之積體電路，其中，所述保持器電路包括：第三電晶體，具有耦接到上供應電壓節點的第一電流端子，並且具有第二電流端子和控制端子；第四電晶體，具有耦接到所述第三電晶體的所述第二端子的第一電流端子，具有耦接到所述鎖存器輸出的第二電流端子，並且具有耦接到所述時脈節點的控制端子；第五電晶體，具有耦接到所述鎖存器輸出的第一電流端子，具有第二電流端子，並且具有耦接到所述反相時脈節點的控制端子；第六電晶體，具有耦接到所述第五電晶體的所述第二電流端子的第一電流端子，具有耦接到下供應電壓節點的第二電流端子，並且具有控制端子；以及反相器，具有耦接到所述鎖存器輸出的輸入端和耦接到所述第三和第六電晶體的所述控制端子的輸出端。
  15. 如申請專利範圍第11項所述之積體電路，其中，所述預充 電電路包括：第一P通道電晶體，具有耦接到上供應電壓節點的第一電流端子，具有耦接到所述第一預充電節點的第二電流端子，並且具有耦接到所述時脈節點的控制端子；第一N通道電晶體，具有耦接到所述放電節點的第一電流端子，具有耦接到下供應電壓節點的第二電流端子，並且具有耦接到所述時脈節點的控制端子；以及保持器電路，耦接在所述上供應電壓節點和下供應電壓節點之間，並且進一步耦接到所述第一預充電節點和所述時脈節點，其中，當所述時脈節點處於所述第二時脈狀態時，所述保持器電路操作以維持所述第一預充電節點的狀態。
  16. 如申請專利範圍第11項所述之積體電路，其中，所述預充電電路包括：第一P通道電晶體，具有耦接到上供應電壓節點的第一電流端子，具有耦接到所述第二預充電節點的第二電流端子，並且具有耦接到所述時脈節點的控制端子；第一N通道電晶體，具有耦接到所述第二預充電節點的第一電流端子，具有第二電流端子，並且具有耦接到所述第一預充電節點的控制端子；反相器，具有耦接到所述時脈節點的輸入端和耦接到所述第一N通道電晶體的所述第二電流端子的輸出端；以及保持器電路，耦接在所述供應電壓節點和下供應電壓節點之間，並且進一步耦接到所述第一和第二預充電節點和 所述時脈節點，其中，在所述時脈節點轉換到所述第二時脈狀態後，所述保持器電路操作以轉換所述第二預充電節點的狀態到所述第一預充電節點的相反狀態。
  17. 一種寄存資料的方法，包括：當時脈信號處於第一時脈狀態時，預充電第一預充電節點為高電位；當至少一個資料登錄不進行評估時，在時脈信號轉換到第二時脈狀態後，對至少一個資料登錄進行評估並且維持所述第一預充電節點為高電位，並且當所述時脈信號轉換到第二時脈狀態且當至少一個資料登錄進行評估時，將第一預充電節點放電為低電位；當時脈信號處於第一時脈狀態時，將第二預充電節點預充電為高電位；在時脈信號轉換到第二邏輯狀態後，如果第一預充電節點保持高電位，則將第二預充電節點放電為低電位，否則維持第二預充電節點為高電位；當時脈信號處於第一時脈狀態時，鎖存存儲節點的狀態，當時脈信號處於第二時脈狀態時，將第二預充電節點的狀態傳遞給存儲節點；以及依據第二預充電節點和存儲節點的狀態設置輸出節點的狀態。
  18. 如申請專利範圍第17項所述之寄存資料的方法，其中，所述傳遞第二預充電節點的狀態到存儲節點包括：反相時脈信號並且提供被反相的時脈信號； 導通耦接在第二預充電節點和存儲節點之間、被時脈信號控制的第一傳遞電晶體；導通耦接在第二預充電節點和存儲節點之間、被反相時脈信號控制的第二傳遞電晶體；以及當時脈信號處於第一時脈狀態時，保持存儲節點的狀態。
  19. 如申請專利範圍第17項所述之寄存資料的方法，進一步包括：接收掃描致能輸入；當設置掃描致能輸入時且當時脈信號轉換到第二時脈狀態時，通過強迫第一預充電節點放電到低電位來旁路數據評估；以及當設置掃描致能輸入時，注入掃描資料登錄代替第二預充電節點的狀態，其中，當時脈信號處於第二時脈狀態時，所述傳遞狀態包括將掃描資料登錄的狀態傳遞給存儲節點。
  20. 一種可掃描快速動態寄存器，包括：資料和掃描致能電路，耦接在第一預充電節點和放電節點之間，並且接收至少一個資料登錄和掃描致能輸入，其中，當時脈節點從第一時脈狀態轉換到第二時脈狀態時，以及當所述資料塊進行評估或者當設置所述掃描致能輸入時，所述資料和掃描致能電路將所述第一預充電節點拉到所述放電節點，否則不將所述第一預充電節點拉到所述放電節點；預充電電路，當所述時脈節點處於所述第一時脈狀態 時，將第二預充電節點和所述第一預充電節點都預充到高電位，當所述時脈節點轉換到所述第二時脈狀態時，釋放所述第一預充電節點並且將所述放電節點拉到低電位，並且所述時脈節點轉換到所述第二時脈狀態後，當所述第一預充電節點保持高電位時，將所述第二預充電節點放電到低電位；選擇電路，具有被耦接到所述第二預充電節點的第一輸入端，具有耦接到掃描資料節點的第二輸入端，並且具有被選擇的輸出端；存儲電路，具有接收所述被選擇輸出的存儲輸入端，並且具有耦接到存儲節點的輸出端，其中，當所述時脈節點處於所述第二時脈狀態時，所述存儲電路將所述被選擇輸出的狀態傳遞到所述存儲節點，並且其中，當所述時脈節點處於所述第一時脈狀態時，所述存儲電路保持所述存儲節點的最後狀態；掃描致能電路，當設置所述掃描致能輸入時並且當所述時脈節點處於所述第一時脈狀態時，將掃描輸入的狀態傳遞到所述掃描資料節點，當取消設置所述掃描致能信號時並且當所述時脈節點處於所述第一時脈狀態時，迫使所述掃描資料節點到高電位，並且當所述時脈節點處於所述第二時脈狀態時，保持所述掃描資料節點的最後狀態；以及輸出邏輯閘，依據所述第二預充電節點和所述存儲節點的狀態驅動輸出節點到一狀態。
  21. 如申請專利範圍第20項所述之可掃描快速動態寄存器，其 中，所述資料和掃描致能電路包括：資料塊，耦接在所述第一預充電節點和所述放電節點之間，並且接收所述至少一個資料登錄；以及掃描致能電路，耦接在所述第一預充電節點和所述放電節點之間，並且接收所述掃描致能輸入。
  22. 如申請專利範圍第21項所述之可掃描快速動態寄存器，其中，所述掃描致能電路包括至少一個N通道電晶體，具有耦接到所述第一預充電節點的第一電流端子，具有耦接到所述放電節點的第二電流端子，並且具有接收所述掃描致能輸入的控制輸入。
  23. 如申請專利範圍第21項所述之可掃描快速動態寄存器，其中，所述資料塊包括多個N通道電晶體，其每一個被相對應的多個資料登錄之一所控制，並且耦接到一起以執行預設邏輯功能。
  24. 如申請專利範圍第20項所述之可掃描快速動態寄存器，其中，所述選擇電路包括AND類型邏輯閘。
  25. 如申請專利範圍第20項所述之可掃描快速動態寄存器，其中，所述存儲電路包括透明鎖存器，具有接收所述選擇輸出的鎖存器輸入端並且具有耦接到所述存儲節點的鎖存器輸出端。
  26. 如申請專利範圍第25項所述之可掃描快速動態寄存器，進一步包括：反相器，具有耦接到所述時脈節點的輸入端和耦接到反相時脈節點的輸出端；以及 其中，所述透明鎖存器包括第一和第二電晶體，其每一個具有耦接在所述鎖存器輸入端和所述鎖存器輸出端之間的一對電流端子，其中，所述第一電晶體具有耦接到所述時脈節點的控制輸入，並且其中，所述第二電晶體具有耦接到所述反相時脈節點的控制輸入。
  27. 如申請專利範圍第20項所述之可掃描快速動態寄存器，其中，所述掃描致能電路包括：掃描致能邏輯，具有接收所述掃描致能輸入的第一輸入端，具有接收所述掃描輸入的第二輸入端，並且具有輸出；以及第二存儲電路，具有耦接到所述掃描致能邏輯的所述輸出的存儲輸入端並且具有耦接到所述掃描資料節點的輸出端，其中，當所述時脈節點處於所述第一時脈狀態時，所述第二存儲電路將所述掃描輸入的狀態傳遞到所述掃描資料節點，並且其中當所述時脈節點處於所述第二時脈狀態時，所述第二存儲電路保持所述掃描資料節點的最後狀態。
  28. 如申請專利範圍第27項所述之可掃描快速動態寄存器，其中，所述第二存儲電路包括透明鎖存器，具有耦接到所述掃描致能邏輯的所述輸出的鎖存器輸入端並且具有耦接到所述掃描資料節點的鎖存器輸出端。
  29. 如申請專利範圍第28項所述之可掃描快速動態寄存器，進一步包括：反相器，具有耦接到所述時脈節點的輸入端和耦接到反相時脈節點的輸出端；以及 其中，所述透明鎖存器包括第一和第二電晶體，其每一個具有耦接在所述鎖存器輸入端和所述鎖存器輸出端之間的一對電流端子，其中，所述第一電晶體具有耦接到所述時脈節點的控制輸入端，並且其中所述第二電晶體具有耦接到所述反相時脈節點的控制輸入端。
  30. 一種積體電路，包括：時脈節點和掃描致能節點，其中，所述掃描致能節點接收指示掃描模式的掃描致能信號；以及至少一個可掃描快速動態鎖存器，每一個包括：資料和掃描致能電路，耦接在第一預充電節點和放電節點之間，並且接收至少一個資料登錄端和具有接收所述掃描致能信號的掃描致能輸入端，其中，當所述時脈節點從第一時脈狀態轉換到第二時脈狀態時，或者當所述資料塊賦值時或者當設置所述掃描致能信號時，所述資料和掃描致能電路將所述第一預充電節點拉到所述放電節點，否則不將所述第一預充電節點拉到所述放電節點；預充電電路，當所述時脈節點處於所述第一時脈狀態時，將第二預充電節點和所述第一預充電節點兩者都預充到高電位，當所述時脈節點轉換到所述第二時脈狀態時，釋放所述第一預充電節點並且將所述放電節點拉到低電位，並且在所述時脈節點轉換到所述第二時脈狀態後，只有所述第一預充電節點保持高電位時，將所述第二預充電節點放電到低電位； 選擇電路，具有耦接到所述第二預充電節點的第一輸入端，具有耦接到掃描資料節點的第二輸入端，並且具有被選擇的輸出端；存儲電路，具有接收所述被選擇輸出的存儲輸入端和具有耦接到存儲節點的輸出端，其中，當所述時脈節點處於所述第二時脈狀態時，所述存儲電路將所述被選擇輸出的狀態傳遞到所述存儲節點，並且其中，當所述時脈節點處於所述第一時脈狀態時，所述存儲電路保持所述存儲節點的最後狀態；掃描致能電路，當設置所述掃描致能輸入並且當所述時脈節點處於所述第一時脈狀態時，將掃描輸入的狀態傳遞到所述掃描資料節點，當取消設置所述掃描致能信號並且當所述時脈節點處於所述第一時脈狀態時，迫使所述掃描資料節點到高電位，並且當所述時脈節點處於所述第二時脈狀態時，保持所述掃描資料節點的最後狀態；以及輸出邏輯閘，基於所述第二預充電節點和所述存儲節點的狀態驅動輸出節點到一狀態。
  31. 如申請專利範圍第30項所述之積體電路，進一步包括：掃描輸入節點和掃描輸出節點；其中，所述至少一個可掃描快速動態寄存器包括多個可掃描快速動態寄存器；其中，將所述多個可掃描快速動態寄存器的第一個可掃描快速動態寄存器的掃描輸入端耦接到所述掃描輸入節 點；其中，將所述多個可掃描快速動態寄存器的最後一個可掃描快速動態寄存器的掃描輸入端耦接到所述多個可掃描快速動態寄存器的前一個可掃描快速動態寄存器的輸出節點；以及其中，將所述多個可掃描快速動態寄存器的所述最後一個可掃描快速動態寄存器的輸出節點耦接到所述掃描輸出節點。
  32. 如申請專利範圍第31項所述之積體電路，進一步包括至少一個組合邏輯塊，每一個組合邏輯塊具有耦接到所述多個可掃描快速動態寄存器的前一個可掃描快速動態寄存器的輸出節點的輸入端，並且每一個組合邏輯塊具有耦接到所述多個可掃描快速動態寄存器的下一個可掃描快速動態寄存器的可掃描快速動態寄存器的至少一個資料登錄端的相應一些資料登錄的至少一個輸出端。
  33. 如申請專利範圍第30項所述之積體電路，其中，所述資料和掃描致能電路包括掃描致能電路，掃描致能電路耦接在所述第一預充電節點和所述放電節點之間，並且耦接到所述掃描致能節點。
  34. 如申請專利範圍第33項所述之積體電路，其中，所述掃描致能電路包括至少一個N通道電晶體，至少一個N通道電晶體具有耦接到所述第一預充電節點的第一電流端子，具有耦接到所述放電節點的第二電流端子，並且具有耦接到所述掃描致能節點的控制輸入端。
  35. 如申請專利範圍第30項所述之積體電路，其中，所述選擇電路包括AND類型邏輯閘。
  36. 如申請專利範圍第30項所述之積體電路，其中，所述掃描致能電路包括：掃描致能邏輯，具有耦接到所述掃描致能節點的第一輸入端，具有接收所述掃描輸入的第二輸入端，並且具有輸出端；以及第二存儲電路，具有耦接到所述掃描致能邏輯的所述輸出的存儲輸入端和具有耦接到所述掃描資料節點的輸出端，其中，當所述時脈節點處於所述第一時脈狀態時，所述第二存儲電路將所述掃描輸入的狀態傳遞到所述掃描資料節點，並且其中，當所述時脈節點處於所述第二時脈狀態時，所述第二存儲電路保持所述掃描資料節點的最後狀態。
  37. 如申請專利範圍第36項所述之積體電路，其中，所述第二存儲電路包括透明鎖存器，透明鎖存器具有耦接到所述掃描致能邏輯的所述輸出的鎖存器輸入端，並且具有耦接到所述掃描資料節點的鎖存器輸出端。
  38. 如申請專利範圍第37項所述之積體電路，進一步包括：反相器，具有耦接到所述時脈節點的輸入端和耦接到反相時脈節點的輸出端；以及其中，所述透明鎖存器包括第一電晶體和第二電晶體，第一電晶體和第二電晶體的每一個具有耦接在所述鎖存器輸入端和所述鎖存器輸出端之間的一對電流端子，其中， 所述第一電晶體具有耦接到所述時脈節點的控制輸入端，並且其中所述第二電晶體具有耦接到所述反相時脈節點的控制輸入端。
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