TWI679847B - 積體時脈閘控單元 - Google Patents

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政賢 林
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Abstract

提供一種用於積體時脈閘控單元的裝置。所述裝置包括： 邏輯閘，接收賦能訊號(E)、掃描測試賦能訊號(SE)且輸出反相賦能訊號(EN)；第一傳輸閘，接收賦能訊號、掃描測試賦能訊號及反相賦能訊號；第二傳輸閘，連接至所述第一傳輸閘且接收時脈訊號(CK)及被賦能及反相時脈訊號(ECKN)；第一電晶體，具有分別連接至電源供應電壓(VDD)、所述邏輯閘的輸出及所述第一傳輸閘的端子；第二電晶體，包括分別連接至所述第一傳輸閘及所述電源供應電壓的端子；以及鎖存器，包括分別連接至所述第二傳輸閘及所述第二電晶體的端子。

Description

積體時脈閘控單元 【優先權】
本申請案根據35 U.S.C.§ 119(e)主張於2015年10月6日在美國專利及商標局提出申請且指定序列號為62/237,777的美國臨時專利申請案的優先權，所述美國臨時專利申請案的內容全文併入本案供參考。
本發明大體而言是有關於一種用於積體時脈閘控單元(integrated gating cell，ICG)的裝置，且更具體而言，是有關於一種用於低功率高速積體時脈閘控單元的裝置。
積體時脈閘控單元(ICG)藉由僅當電路需要時脈訊號時傳播(即，賦能)時脈訊號來降低使用時脈訊號的電路中的功耗。可使用靜態互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)設計技術來實作積體時脈閘控單元，所述靜態互補金屬氧化物半導體設計技術包括p通道金屬氧化物半導體(p-channel MOS，PMOS)電晶體及n通道金屬氧化物半導體 (n-channel MOS，NMOS)電晶體。
已引入積體時脈閘控單元的動態版本來改良(即，減少)積體時脈閘控單元的設置時間。
在動態邏輯閘中，當時脈訊號為低(例如，0伏特)時，在基於對所述邏輯閘的輸入來確定(例如，評估)所述邏輯閘的輸出應為何者之前，PMOS電晶體導通以將所述邏輯閘的輸出節點預充電至高電壓(例如，電源供應電壓VDD)。
當時脈訊號為高時(例如，VDD)，所述PMOS電晶體關斷且NMOS電晶體導通以評估所述邏輯閘的輸出應為何者。亦即，確定是應若所述邏輯閘的輸出應為低時將所述輸出節點放電至低電壓(例如，0伏特)還是若所述邏輯閘的輸出應為高時使其保持預充電電壓。
由於預充電電壓因洩漏或意外放電而易於出現損失，因此可在每一動態階段之後使用靜態邏輯閘以確保保持邏輯值。此種設計通常被稱作多米諾邏輯(Domino logic)，乃因按次序一次評估一個階段與推倒多米諾骨牌類似。
先前技術的動態積體時脈閘控單元的缺陷是即使當未傳播(即，未賦能)所述時脈訊號時亦在每次時脈訊號變低時皆執行預充電，從而造成功耗。
先前技術的動態積體時脈閘控單元的另一缺陷是所述積體時脈閘控單元使用時脈訊號及所述時脈訊號的反相版本二者將賦能資料傳播至靜態階段。
反相時脈會消耗功率成本，乃因每次切換非反相時脈訊號時皆切換所述時脈。
提供一種積體時脈閘控單元，所述積體時脈閘控單元包括：邏輯閘，包括用以接收賦能訊號(E)的第一輸入、用以接收掃描測試賦能訊號(SE)的第二輸入及產生反相賦能訊號(EN)的輸出；第一傳輸閘，包括用於接收所述賦能訊號的第一端子、用於接收所述掃描測試賦能訊號的第二端子、用於接收所述反相賦能訊號的第三端子、第四端子及第五端子；第二傳輸閘，包括連接至所述第一傳輸閘的所述第四端子的第一端子、連接至所述第一傳輸閘的所述第五端子的第二端子、用於接收時脈訊號(CK)的第三端子、用於接收被賦能及反相時脈訊號(ECKN)的第四端子及第五端子；以及第一電晶體，包括連接至電源供應電壓(VDD)的第一端子、連接至所述邏輯閘的所述輸出的第二端子及連接至所述第一傳輸閘的所述第四端子的第三端子；第二電晶體，包括連接至所述第一傳輸閘的所述第五端子的第一端子、連接至所述電源供應電壓的第二端子及第三端子；以及鎖存器，包括連接至所述第二傳輸閘的所述第五端子的第一端子、連接至所述第二電晶體的所述第三端子的第二端子及第三端子。
提供一種積體時脈閘控單元。所述積體時脈閘控單元包括：邏輯閘，包括用以接收賦能訊號的第一輸入、用以接收掃描 測試賦能訊號的第二輸入及產生反相賦能訊號的輸出；第一電晶體，包括用於接收所述賦能訊號的第一端子、用於接收所述掃描測試賦能訊號的第二端子及第三端子；第二電晶體，包括第一端子、用於接收所述反相賦能訊號的第二端子及連接至所述第一電晶體的所述第一端子的第三端子；第三電晶體，包括連接至所述第一電晶體的所述第三端子的第一端子、用於接收時脈訊號的第二端子及第三端子；第四電晶體，包括連接至所述第二電晶體的所述第一端子的第一端子、用於接收被賦能及反相時脈訊號的第二端子及連接至所述第三電晶體的所述第三端子的第三端子；第五電晶體，包括連接至電源供應電壓的第一端子、連接至所述邏輯閘的所述輸出的第二端子及連接至所述第一電晶體的所述第三端子的第三端子；第六電晶體，包括連接至所述第二電晶體的所述第一端子的第一端子、連接至所述電源供應電壓的第二端子及第三端子；第七電晶體，包括第一端子、連接至所述第三電晶體的所述第三端子的第二端子及連接至所述第六電晶體的所述第三端子的第三端子；第八電晶體，包括連接至所述電源供應電壓的第一端子、用於接收所述被賦能及反相時脈訊號的第二端子及連接至所述第七電晶體的所述第二端子的第三端子；第九電晶體，包括連接至所述電源供應電壓的第一端子、連接至所述第七電晶體的所述第二端子的第二端子及連接至所述第七電晶體的所述第一端子的第三端子；第十電晶體，包括連接至所述電源供應電壓的第一端子、用於接收所述時脈訊號的第二端子及連接至所述第 七電晶體的所述第一端子的第三端子；第十一電晶體，包括連接至所述第七電晶體的所述第三端子的第一端子、用於接收所述時脈訊號的第二端子及連接至地的第三端子；以及反相器，包括連接至所述第十電晶體的所述第三端子的輸入及用於產生被賦能時脈訊號的輸出。
100‧‧‧積體時脈閘控單元
101‧‧‧第一PMOS電晶體
103‧‧‧第一NMOS電晶體
105‧‧‧第二PMOS電晶體
107‧‧‧第二NMOS電晶體
109‧‧‧第三PMOS電晶體
111‧‧‧反或閘
113‧‧‧第三NMOS電晶體
115‧‧‧第四NMOS电晶体
117‧‧‧第四PMOS電晶體
119‧‧‧第五PMOS電晶體
121‧‧‧第六PMOS電晶體
123‧‧‧第五NMOS電晶體
125‧‧‧反相器
CK‧‧‧時脈訊號
E‧‧‧賦能訊號
ECK‧‧‧被賦能時脈訊號
ECKN‧‧‧被賦能及反相時脈訊號
EN‧‧‧反相賦能訊號
SE‧‧‧掃描測試賦能訊號
VDD‧‧‧電源供應電壓
在結合附圖閱讀以下詳細說明之後，本發明的某些實施例的上述及其他態樣、特徵及優點將變得更加顯而易見，在附圖中：圖1是根據本發明實施例的積體時脈閘控單元的示意圖。
在下文中，參照附圖詳細闡述本發明的實施例。應注意，儘管其示出於不同的圖式中，然而相同的元件將由相同的參考編號來表示。在以下說明中，提供具體細節(例如詳細配置及組件)僅是為了幫助全面理解本發明的實施例。因此，對於熟習此項技術者而言應顯而易見，可在不背離本發明的範圍及精神的條件下對本文所述實施例作出各種改變及潤飾。另外，為清晰及簡潔起見，不再對眾所習知的功能及構造予以贅述。以下所述用語是慮及在本發明中的功能而定義的用語，且可根據使用者、使用者的意圖、或習慣而有所不同。因此，所述用語的定義應基於本說明書通篇的內容來確定。
本發明可具有各種潤飾及各種實施例，其中以下參照附圖詳細闡述所述各種潤飾及各種實施例中的實施例。然而，應理解的是，本發明並非僅限於所述實施例，而是包含處於本發明的精神及範圍內的所有潤飾、等效形式及替代形式。
儘管可能使用包括序數詞(例如「第一」、「第二」等)的用語來闡述各種元件，然而結構性元件並不受所述用語限制。所述用語僅用於區分各個元件。舉例而言，在不背離本發明的範圍的條件下，第一結構性元件可被稱作第二結構性元件。相似地，第二結構性元件亦可被稱作第一結構性元件。本文中所使用的用語「及/或」包含一或多個相關項的任意及所有組合。
本文所用用語僅用於闡述本發明的各種實施例，而並非旨在限制本發明。除非上下文清楚地另外指明，否則單數形式旨在亦包含複數形式。在本發明中，應理解的是，用語「包括(include)」或「具有(have)」指示特徵、數目、步驟、操作、結構性元件、部件、或其組合的存在，且不排除一或多個其他特徵、數字、步驟、操作、結構性元件、部件、或其組合的存在或添加的可能性。
除非不同地定義，否則本文所用全部用語的含義皆與熟習本發明所屬技術者所理解的含義相同。此類用語(如在常用詞典中定義的用語)應被解釋為具有與相關技術領域中的上下文含義相同的含義，且除非在本發明中清楚地進行定義，否則不應被解釋為具有理想化或過於正式的含義。
先前技術的積體時脈閘控單元使用邏輯閘(例如，或(OR)閘)來將時脈閘控賦能訊號與掃描測試賦能訊號(SE)相組合。此會增加所述賦能訊號的設置時間。因此，需要表現出低賦能切斷時脈功耗(low enabled off clock power consumption)及少的設置時間中的一或兩者的積體時脈閘控單元。
在本發明的實施例中，藉由直接將賦能訊號E傳遞至鎖存器而非經由邏輯閘傳遞而減少了賦能訊號(E)的設置時間。此外，藉由消除對互補時脈訊號及產生互補時脈訊號的反相緩衝器的需要而降低了功耗。
根據本發明實施例的積體時脈閘控單元包括鎖存器節點及反及(NAND)閘。此外，本發明實施例包括在不使用邏輯閘對賦能訊號與掃描測試賦能進行邏輯組合的情況下對所述賦能訊號進行採樣的採樣多工器。此使本發明的實施例能夠減少所述賦能訊號的設置時間，減少自賦能訊號至被賦能時脈訊號的時間，且降低功耗。
圖1是減少賦能訊號(E)的設置時間及降低因時脈訊號(CK)而引起的功耗的積體時脈閘控單元100的示意圖。
參照圖1，積體時脈閘控單元100包括第一PMOS電晶體101，所述第一PMOS電晶體包括源極、閘極及汲極。包括源極、閘極及汲極的第一NMOS電晶體103連接至第一PMOS電晶體101以形成具有鎖存器功能的第一傳輸閘。第一PMOS電晶體101的源極連接至第一NMOS電晶體103的汲極，其中賦能訊號 (E)分別直接應用至第一PMOS電晶體101及第一NMOS電晶體103的源極及汲極。藉此，相較於不將賦能訊號E直接應用至具有鎖存器功能的傳輸閘、而是使用邏輯閘將賦能訊號與測試訊號相組合且然後將結果提供至具有鎖存器功能的傳輸閘的積體時脈閘控單元，賦能訊號的設置時間減少。因此，積體時脈閘控單元100會消除邏輯閘及其相關聯的傳播延遲以減少賦能訊號的設置時間。
第二PMOS電晶體105包括閘極、汲極及連接至第一PMOS電晶體101的汲極的源極。第二NMOS電晶體107包括閘極、連接至第一NMOS電晶體103的源極的汲極及連接至第二PMOS電晶體105的汲極的源極，其中第二PMOS電晶體105及第二NMOS電晶體107形成具有鎖存器功能的第二傳輸閘。時脈訊號(CK)應用至第二PMOS電晶體105的閘極。
由第一PMOS電晶體101、第一NMOS電晶體103、第二PMOS電晶體105及第二NMOS電晶體107形成的所述傳輸閘在多工器中被用作鎖存電晶體以用於共享賦能訊號(E)。
相較於使用邏輯閘將賦能訊號與測試賦能訊號相組合，所述多工器對賦能訊號(E)進行採樣且減少賦能訊號的設置時間。
第三PMOS電晶體109包括連接至所述電源供應電壓(例如，VDD)的源極、閘極及分別連接至第一PMOS電晶體101的及第二PMOS電晶體105的汲極及源極的汲極。
反或(NOR)閘111包括用於接收賦能訊號E的第一輸入、 用於接收掃描測試賦能訊號(SE)的第二輸入及連接至第三PMOS電晶體109的閘極以用於提供賦能訊號E與掃描測試賦能訊號SE的NOR運算結果(即，反相賦能訊號EN)的輸出。
亦提供掃描測試賦能訊號SE至第一PMOS電晶體101的閘極，且提供反相賦能訊號EN至第一NMOS電晶體103的閘極。因此，使用傳輸閘而非使用邏輯閘對掃描測試賦能訊號SE與賦能訊號E進行邏輯組合。結果是以較使用邏輯閘而言減少的設置時間提供賦能訊號E及其與掃描測試賦能訊號SE的組合。
相較於先前技術在時脈訊號的每一低循環上對節點進行預充電，第三PMOS電晶體109僅當反相賦能訊號EN為低時(即，僅當賦能訊號E為高且掃描測試賦能訊號SE為低時)分別對第一PMOS電晶體101及第二PMOS電晶體105的汲極及源極進行充電。第三PMOS電晶體109在反相賦能訊號EN為低時傳遞輸入，此不與預充電等效。此積體時脈閘控單元100僅對被賦能及反相時脈訊號ECKN節點進行預充電而不對任何其他節點進行預充電。
第三NMOS電晶體113包括源極、分別連接至第一NMOS電晶體103及第二NMOS電晶體107的源極及汲極的汲極、連接至所述電源供應電壓(例如，VDD)的閘極。由於第三NMOS電晶體113的閘極連接至電源供應電壓，因此第三NMOS電晶體113一直導通且充當電阻器，其中其電阻是其通道的電阻。
第四NMOS電晶體115包括汲極、分別連接至第二PMOS 電晶體105及第二NMOS電晶體107的汲極及源極的閘極及連接至第三NMOS電晶體113的源極的源極以形成鎖存器。當掃描測試賦能訊號SE及時脈訊號CK為低時，賦能訊號E經由由第一PMOS電晶體101、第一NMOS電晶體103、第二PMOS電晶體105及第二NMOS電晶體107形成的傳輸閘傳遞至所述鎖存器且被稱作ELAT。
第四PMOS電晶體117包括閘極、連接至電源供應電壓(例如，VDD)的源極及連接至第四NMOS電晶體115的閘極的汲極。當第四PMOS電晶體117的閘極為低時，第四PMOS電晶體117對ELAT進行預充電。由於第四PMOS電晶體117不受時脈訊號(CK)控制，因此第四PMOS電晶體117不在時脈訊號CK的每一低循環上被預充電。因此，功耗相較於在時脈訊號的每一低循環上對鎖存器節點進行預充電的電路為降低的。
第五PMOS電晶體119包括連接至電源供應電壓(例如，VDD)的源極、連接至第四NMOS電晶體115的閘極以用於接收ELAT的閘極及連接至第四NMOS電晶體115的汲極的汲極。
第六PMOS電晶體121包括連接至電源供應電壓(例如，VDD)的源極、用於接收時脈訊號CK的閘極及連接至第四NMOS電晶體115的汲極的汲極。
第五NMOS電晶體123包括連接至第四NMOS電晶體115的源極的汲極、用於接收時脈訊號CK的閘極及連接至接地電位的源極。
第四NMOS電晶體115、第五NMOS電晶體123、第五PMOS電晶體119及第六PMOS電晶體121形成多米諾邏輯及(AND)閘，其中當時脈訊號CK為低時，時脈訊號CK對AND閘的輸出被賦能及反相時脈訊號ECKN(例如，經由ELAT而被賦能訊號E賦能的時脈訊號CK的反相形式)進行預充電，且當時脈訊號CK為高時第五NMOS電晶體123對ELAT進行放電。
多米諾邏輯AND閘消除了對互補時脈訊號及相關聯的時脈反相器的需要。此皆會降低輸入時脈負載及因時脈切換而造成的功耗。
先前技術的積體時脈閘控單元使用互補時脈訊號而增加了因時脈訊號切換造成的功耗，且使用邏輯閘將賦能訊號與測試賦能訊號相組合而增加了賦能訊號的設置時間。
當時脈訊號為低時，先前技術對多於一組節點進行預充電，而本發明的實施例僅對一個節點進行預充電。因此，本發明的實施例表現出較先前技術的積體時脈閘控單元小的時脈訊號負載。
AND閘的輸出被賦能及反相時脈訊號ECKN被提供至第二NMOS電晶體107的閘極及第四PMOS電晶體117的閘極。
反相器125包括連接至多米諾邏輯AND閘的輸出被賦能及反相時脈訊號ECKN的輸入及輸出，所述輸出為被賦能時脈訊號(ECK)。反相器125與多米諾邏輯AND閘相組合而形成NAND閘。
在運作中，當ELAT為低且時脈訊號CK自低切換至高時，被賦能及反相時脈訊號ECKN將不被放電而是將保持其高的預充電，高的被賦能及反相時脈訊號ECKN將導通第二NMOS電晶體107，且時脈訊號CK將導通第五NMOS電晶體123，由此將使ELAT保持為低的(例如，0伏特)。
若ELAT為高且時脈訊號CK自低切換至高，則ELAT將造成被賦能及反相時脈訊號ECKN變低。然而，當時脈訊號CK最初自低切換至高時，被賦能及反相時脈訊號ECKN最初為高，乃因當時脈訊號CK為低時，時脈訊號CK將被賦能及反相時脈訊號ECKN預充電至高。此將造成ELAT放電。由於一直導通的第三NMOS電晶體113的電阻處於放電路徑中，因此確保ELAT被適當地鎖存。
儘管已在對本發明的詳細說明中闡述了本發明的某些實施例，然而本發明可以各種形式加以潤飾，而此並不背離本發明的範圍。因此，本發明的範圍不應僅基於所闡述的實施例而確定，而應基於隨附申請專利範圍及其等效範圍而確定。

Claims (19)

  1. 一種積體時脈閘控單元，包括：邏輯閘，包括用以接收賦能訊號(E)的第一輸入、用以接收掃描測試賦能訊號(SE)的第二輸入及產生反相賦能訊號(EN)的輸出；第一傳輸閘，包括用於接收所述賦能訊號的第一端子、用於接收所述掃描測試賦能訊號的第二端子、用於接收所述反相賦能訊號的第三端子、第四端子及第五端子；第二傳輸閘，包括連接至所述第一傳輸閘的所述第四端子的第一端子、連接至所述第一傳輸閘的所述第五端子的第二端子、用於接收時脈訊號(CK)的第三端子、用於接收被賦能及反相時脈訊號(ECKN)的第四端子及第五端子；第一電晶體，包括連接至電源供應電壓(VDD)的第一端子、連接至所述邏輯閘的所述輸出的第二端子及連接至所述第一傳輸閘的所述第四端子的第三端子；第二電晶體，包括連接至所述第一傳輸閘的所述第五端子的第一端子、連接至所述電源供應電壓的第二端子及第三端子；以及鎖存器，包括連接至所述第二傳輸閘的所述第五端子的第一端子、連接至所述第二電晶體的所述第三端子的第二端子及第三端子。
  2. 如申請專利範圍第1項所述的積體時脈閘控單元，其中所述邏輯閘為反或閘。
  3. 如申請專利範圍第1項所述的積體時脈閘控單元，其中所述第一電晶體是p通道金屬氧化物半導體(PMOS)電晶體且所述第二電晶體是n通道金屬氧化物半導體(NMOS)電晶體。
  4. 如申請專利範圍第1項所述的積體時脈閘控單元，其中所述第一電晶體及所述第二電晶體的所述第一端子及所述第三端子是源極端子或汲極端子，且其中所述第一電晶體及所述第二電晶體的所述第二端子分別是閘極端子。
  5. 如申請專利範圍第1項所述的積體時脈閘控單元，其中所述第一傳輸閘由以下構成：第三電晶體，包括用於接收所述賦能訊號的第一端子、用於接收所述掃描測試賦能訊號的第二端子及第三端子；以及第四電晶體，包括第一端子、用於接收所述反相賦能訊號的第二端子及連接至所述第三電晶體的所述第一端子的第三端子。
  6. 如申請專利範圍第5項所述的積體時脈閘控單元，其中所述第三電晶體是p通道金屬氧化物半導體(PMOS)電晶體且所述第四電晶體是n通道金屬氧化物半導體(NMOS)電晶體。
  7. 如申請專利範圍第5項所述的積體時脈閘控單元，其中所述第三電晶體及所述第四電晶體的所述第一端子及所述第三端子是源極端子或汲極端子，且其中所述第三電晶體及所述第四電晶體的所述第二端子分別是閘極端子。
  8. 如申請專利範圍第5項所述的積體時脈閘控單元，其中所述第二傳輸閘由以下構成：第五電晶體，包括連接至所述第三電晶體的所述第三端子的第一端子、用於接收所述時脈訊號(CK)的第二端子及第三端子；第六電晶體，包括連接至所述第四電晶體的所述第一端子的第一端子、用於接收所述被賦能及反相時脈訊號(ECKN)的第二端子及連接至所述第五電晶體的所述第三端子的第三端子。
  9. 如申請專利範圍第8項所述的積體時脈閘控單元，其中所述第五電晶體是p通道金屬氧化物半導體(PMOS)電晶體且所述第六電晶體是n通道金屬氧化物半導體(NMOS)電晶體。
  10. 如申請專利範圍第8項所述的積體時脈閘控單元，其中所述第五電晶體及所述第六電晶體的所述第一端子及所述第三端子是源極端子或汲極端子，且其中所述第五電晶體及所述第六電晶體的所述第二端子分別是閘極端子。
  11. 如申請專利範圍第1項所述的積體時脈閘控單元，其中所述鎖存器由以下構成：第七電晶體，包括第一端子、連接至所述第二傳輸閘的所述第五端子的第二端子及連接至所述第二電晶體的所述第三端子的第三端子；第八電晶體，包括連接至所述電源供應電壓的第一端子、用於接收所述被賦能及反相時脈訊號的第二端子及連接至所述第二傳輸閘的所述第五端子的第三端子；第九電晶體，包括連接至所述電源供應電壓的第一端子、連接至所述第二傳輸閘的所述第五端子的第二端子及連接至所述第七電晶體的所述第一端子的第三端子；第十電晶體，包括連接至所述電源供應電壓的第一端子、用於接收所述時脈訊號的第二端子及連接至所述第七電晶體的所述第一端子的第三端子；第十一電晶體，包括連接至所述第七電晶體的所述第三端子的第一端子、用於接收所述時脈訊號的第二端子及連接至地的第三端子；以及反相器，包括連接至所述第十電晶體的所述第三端子的輸入及用於產生被賦能時脈訊號(ECK)的輸出。
  12. 如申請專利範圍第11項所述的積體時脈閘控單元，其中所述第八電晶體、所述第九電晶體及所述第十電晶體分別是p通道金屬氧化物半導體(PMOS)電晶體且所述第七電晶體及所述第十一電晶體分別是n通道金屬氧化物半導體(NMOS)電晶體。
  13. 如申請專利範圍第11項所述的積體時脈閘控單元，其中所述第七電晶體、所述第八電晶體、所述第九電晶體、所述第十電晶體及所述第十一電晶體的所述第一端子及所述第三端子是源極端子或汲極端子，且其中所述第七電晶體、所述第八電晶體、所述第九電晶體、所述第十電晶體及所述第十一電晶體的所述第二端子分別是閘極端子。
  14. 一種積體時脈閘控單元，包括：邏輯閘，包括用以接收賦能訊號(E)的第一輸入、用以接收掃描測試賦能訊號(SE)的第二輸入及產生反相賦能訊號(EN)的輸出；第一電晶體，包括用於接收所述賦能訊號的第一端子、用於接收所述掃描測試賦能訊號的第二端子及第三端子；第二電晶體，包括第一端子、用於接收所述反相賦能訊號的第二端子及連接至所述第一電晶體的所述第一端子的第三端子；第三電晶體，包括連接至所述第一電晶體的所述第三端子的第一端子、用於接收時脈訊號(CK)的第二端子及第三端子；第四電晶體，包括連接至所述第二電晶體的所述第一端子的第一端子、用於接收被賦能及反相時脈訊號(ECKN)的第二端子及連接至所述第三電晶體的所述第三端子的第三端子；第五電晶體，包括連接至電源供應電壓(VDD)的第一端子、連接至所述邏輯閘的所述輸出的第二端子及連接至所述第一電晶體的所述第三端子的第三端子；第六電晶體，包括連接至所述第二電晶體的所述第一端子的第一端子、連接至所述電源供應電壓的第二端子及第三端子；第七電晶體，包括第一端子、連接至所述第三電晶體的所述第三端子的第二端子及連接至所述第六電晶體的所述第三端子的第三端子；第八電晶體，包括連接至所述電源供應電壓的第一端子、用於接收所述被賦能及反相時脈訊號的第二端子及連接至所述第七電晶體的所述第二端子的第三端子；第九電晶體，包括連接至所述電源供應電壓的第一端子、連接至所述第七電晶體的所述第二端子的第二端子及連接至所述第七電晶體的所述第一端子的第三端子；第十電晶體，包括連接至所述電源供應電壓的第一端子、用於接收所述時脈訊號的第二端子及連接至所述第七電晶體的所述第一端子的第三端子；第十一電晶體，包括連接至所述第七電晶體的所述第三端子的第一端子、用於接收所述時脈訊號的第二端子及連接至地的第三端子；以及反相器，包括連接至所述第十電晶體的所述第三端子的輸入及用於產生被賦能時脈訊號(ECK)的輸出。
  15. 如申請專利範圍第14項所述的積體時脈閘控單元，其中所述邏輯閘為反或閘。
  16. 如申請專利範圍第14項所述的積體時脈閘控單元，其中所述第一電晶體、所述第三電晶體、所述第五電晶體、所述第八電晶體、所述第九電晶體及所述第十電晶體分別是p通道金屬氧化物半導體(PMOS)電晶體。
  17. 如申請專利範圍第14項所述的積體時脈閘控單元，其中所述第二電晶體、所述第四電晶體、所述第六電晶體、所述第七電晶體及所述第十一電晶體分別是n通道金屬氧化物半導體(NMOS)電晶體。
  18. 如申請專利範圍第16項所述的積體時脈閘控單元，其中每一所述PMOS電晶體的所述第一端子及所述第三端子均為源極端子或汲極端子，且其中每一所述電晶體的所述第二端子均為閘極端子。
  19. 如申請專利範圍第17項所述的積體時脈閘控單元，其中每一所述NMOS電晶體的所述第一端子及所述第三端子均為源極端子或汲極端子，且其中每一所述電晶體的所述第二端子均為閘極端子。
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