KR20210051520A - 저전력을 갖는 클락 게이팅 셀 및 이를 포함하는 집적 회로 - Google Patents

저전력을 갖는 클락 게이팅 셀 및 이를 포함하는 집적 회로 Download PDF

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KR20210051520A
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Abstract

집적 회로는 SR(Set-Reset), 본 개시의 예시적 실시예에 따라, 래치에 기초한 클락 게이팅 셀(clock gating cell)을 포함할 수 있다. 클락 게이팅 셀은, 클락 입력 및 제1 신호를 수신하고 제2 신호를 생성하는 제1 2-입력 로직 게이트, 제2 신호를 수신하고 클락 출력을 생성하는 인버터, 및 제1 신호를 생성하고 제1 2-입력 로직 게이트와 교차 결합됨으로써 SR 래치를 형성하는 제2 2-입력 로직 게이트를 제공하는 3-입력 로직 게이트를 포함할 수 있다. 3-입력 로직 게이트는, 제1 2-입력 로직 게이트의 내부 신호를 독점적으로(exclusively) 수신하고, 내부 신호에 응답하여 제1 신호가 생성되는 제1 노드의 풀-업 또는 풀-다운을 방지함으로써 경쟁 상태(race condition)를 회피하는 피드백 트랜지스터를 포함할 수 있다.

Description

저전력을 갖는 클락 게이팅 셀 및 이를 포함하는 집적 회로{CLOCK GATING CELL WITH LOW POWER AND INTEGRATED CIRCUIT INCLUDING THE SAME}
본 개시의 기술적 사상은 클락 게이팅 셀에 관한 것으로서, 자세하게는 저전력을 갖는 클락 게이팅 셀 및 이를 포함하는 집적 회로에 관한 것이다.
디지털 신호를 처리하는 집적 회로는 클락에 동기되어 동작할 수 있다. 예를 들면, 집적 회로는 클락의 상승(rising) 에지 및/또는 하강(falling) 에지에 응답하여 입력 신호를 처리함으로써 출력 신호를 생성하는 디지털 회로를 포함할 수 있고, 클락의 에지가 발생하지 아니하는 경우 디지털 회로의 동작은 중단될 수 있다. 클락 게이팅(clock gating)은 클락을 선택적으로 제공함으로써 디지털 회로의 동작을 중단시키거나 재개하는 것을 지칭할 수 있고, 클락 게이팅에 의해서 디지털 회로에 의해서 소비되는 전력이 감소할 수 있다.
집적 회로는 제어 신호에 응답하여 클락을 선택적으로 출력하는 클락 게이팅 회로, 즉 클락 게이팅 셀을 포함할 수 있고, 클락 게이팅 셀은 클락을 수신하는 디지털 회로의 오동작이 방지하도록 클락의 공급 중단 및 재개를 수행할 것이 요구되는 동시에 높은 효율, 예컨대 감소된 면적 및 낮은 전력 소비를 가질 것이 요구될 수 있다.
본 개시의 기술적 사상은, 감소된 면적 및 낮은 전력 소비로 클락 게이팅을 수행하는 클락 게이팅 셀 및 이를 포함하는 집적 회로를 제공한다.
본 개시의 기술적 사상의 일측면에 따라, 집적 회로는 SR(Set-Reset) 래치에 기초한 클락 게이팅 셀(clock gating cell)을 포함할 수 있다. 클락 게이팅 셀은, 클락 입력 및 제1 신호를 수신하고 제2 신호를 생성하는 제1 2-입력 로직 게이트, 제2 신호를 수신하고 클락 출력을 생성하는 인버터, 및 제1 신호를 생성하고 제1 2-입력 로직 게이트와 교차 결합됨으로써 SR 래치를 형성하는 제2 2-입력 로직 게이트를 제공하는 3-입력 로직 게이트를 포함할 수 있다. 3-입력 로직 게이트는, 제1 2-입력 로직 게이트의 내부 신호를 독점적으로(exclusively) 수신하고, 내부 신호에 응답하여 제1 신호가 생성되는 제1 노드의 풀-업 또는 풀-다운을 방지함으로써 경쟁 상태(race condition)를 회피하는 피드백 트랜지스터를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따라, SR 래치에 기초한 클락 게이팅 셀은, 클락 입력 및 제1 신호를 수신하고 제2 신호를 생성하는 제1 NAND 게이트, 제2 신호를 수신하고 클락 출력을 생성하는 인버터, 및 제1 신호를 생성하고 제1 NAND 게이트와 교차 결합됨으로써 SR 래치를 형성하는 제2 NAND 게이트를 제공하는 2-1 OAI(OR-AND-INVERTER) 게이트를 포함할 수 있다. 2-1 OAI 게이트는, 반전된 인에이블 입력, 제2 신호 및 클락 입력을 각각 수신하는 제1, 제2 및 제3 NFET(n-channel Field Effect Transistor), 및 경쟁 상태(race condition)의 회피를 위하여, 제1 신호가 생성되는 제1 노드 및 접지 노드 사이에서 제3 NFET과 직렬 연결되고, 제1 NAND 게이트의 내부 신호를 독점적으로(exclusively) 수신하는, 제4 NFET를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따라, SR 래치에 기초한 클락 게이팅 셀은, 클락 입력 및 제1 신호를 수신하고 제2 신호를 생성하는 제1 NOR 게이트, 제2 신호를 수신하고 클락 출력을 생성하는 인버터, 및 제1 신호를 생성하고 제1 NOR 게이트와 교차 결합됨으로써 SR 래치를 형성하는 제2 NOR 게이트를 제공하는 2-1 AOI(AND-OR-INVERTER) 게이트를 포함할 수 있다. 2-1 AOI 게이트는, 인에이블 입력, 제2 신호 및 클락 입력을 각각 수신하는 제1, 제2 및 제3 PFET(p-channel Field Effect Transistor), 및 경쟁 상태(race condition)의 회피를 위하여, 제1 신호가 생성되는 제1 노드 및 양의 전원 노드 사이에서 제3 PFET과 직렬 연결되고, 제1 NOR 게이트의 내부 신호를 독점적으로(exclusively) 수신하는, 제4 PFET를 포함할 수 있다.
본 개시의 예시적 실시예에 따른 클락 게이팅 셀 및 집적 회로에 의하면, 경쟁 상태(race condition)가 단순하게 회피될 수 있고, 이에 따라 높은 동작 신뢰도를 가지는 클락 게이팅 셀 및 집적 회로가 달성될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 클락 게이팅 셀 및 집적 회로에 의하면, 감소된 면적을 가지는 클락 게이팅 셀이 달성될 수 있고, 이에 따라 높은 집적도 및/또는 작은 면적을 가지는 집적 회로가 달성될 수 있다.
또한, 본 개시의 예시적 실시예에 따른 클락 게이팅 셀 및 집적 회로에 의하면, 클락 게이팅에 의한 전력 저감 효과를 증대시킬 수 있고, 이에 따라 집적 회로 및 이를 포함하는 어플리케이션의 소비 전력이 감소할 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 클락 게이팅 셀의 예시를 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 클락 게이팅 셀의 예시를 나타내는 블록도이다.
도 3은 본 개시의 예시적 실시예에 따라 클락 게이팅 셀의 동작의 예시를 나타내는 타이밍도이다.
도 4a 내지 도 4d는 본 개시의 예시적 실시예들에 따른 클락 게이팅 셀의 예시들을 나타내는 회로도들이다.
도 5a 및 도 5b는 본 개시의 예시적 실시예들에 따른 클락 게이팅 셀의 예시들을 나타내는 회로도들이다.
도 6은 본 개시의 예시적 실시예에 따른 클락 게이팅 셀의 예시를 나타내는 블록도이다.
도 7은 본 개시의 예시적 실시예에 따라 클락 게이팅 셀의 동작의 예시를 나타내는 타이밍도이다.
도 8a 내지 도 8e는 본 개시의 예시적 실시예들에 따른 클락 게이팅 셀의 예시들을 나타내는 회로도들이다.
도 9a 내지 도 9c는 본 개시의 예시적 실시예들에 따른 클락 게이팅 셀의 예시들을 나타내는 회로도들이다.
도 10은 본 개시의 예시적 실시예에 따른 클락 게이팅 셀을 포함하는 집적 회로의 예시를 나타내는 블록도이다.
도 11은 본 개시의 예시적 실시예에 따른 집적 회로를 제조하기 위한 방법을 나타내는 순서도이다.
본 명세서에서, 로직 '1'은 높은 전압, 예컨대 양의 공급 전압(VDD) 또는 양의 공급 전압에 근사한 전압에 대응할 수 있고 하이 레벨 또는 활성화(active) 상태로 지칭될 수 있는 한편, 로직 '0'은 낮은 전압, 예컨대 접지 전위 또는 접지 전위에 근사한 전압에 대응할 수 있고, 로우 레벨 또는 비활성화(inactive) 상태로 지칭될 수 있다. 또한, 본 명세서에서, 접지 노드는 접지 전위(또는 음의 공급 전압)가 인가되는 노드를 지칭할 수 있고, 본 명세서에서, 양의 전원 노드는 양의 공급 전압(VDD)이 인가되는 노드를 지칭할 수 있다. 또한, 본 명세서에서, 트랜지스터들은 상보적인(complementary) 트랜지스터들(예컨대, n-채널 트랜지스터 및 p-채널 트랜지스터)을 제공하는 임의의 구조를 가질 수 있고, 비제한적인 예시들로서 평면형 FET(Planar Field Effect Transistor), FinFET(Fin Field Effect Transistor), GAAFET(Gate All Around Field Effect Transistor), 수직형 FET(Vertical Field Effect Transistor; VFET) 등으로 구현될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 클락 게이팅 셀의 예시를 나타내는 블록도이다. 일부 실시예들에서, 클락 게이팅 셀(clock gating cell)(10)은 반도체 공정에 의해서 제조되는 집적 회로에 포함될 수 있고, 클락 게이팅 회로 또는 집적(integrated) 클락 게이팅 셀로서 지칭될 수도 있다.
도 1을 참조하면, 클락 게이팅 셀(10)은 클락 입력(C_IN) 및 인에이블 입력(E_IN)을 수신할 수 있고, 클락 출력(C_OUT)을 생성할 수 있다. 클락 출력(C_OUT)은 인에이블 입력(E_IN)에 따라, 클락 입력(C_IN)과 같이 진동하거나 일정한 전압 레벨로 유지될 수 있다. 예를 들면, 클락 게이팅 셀(10)은 활성화된 인에이블 입력(E_IN)에 응답하여 인에이블 상태에 있을 수 있고, 인에이블 상태에서 클락 입력(C_IN)에 따라 진동하는 클락 출력(C_OUT)을 생성할 수 있다. 또한, 클락 게이팅 셀(10)은 비활성화된 인에이블 입력(E_IN)에 응답하여 디스에이블 상태에 있을 수 있고, 디스에이블 상태에서 일정한 레벨, 예컨대 로직 '1' 또는 로직 '0'의 클락 출력(C_OUT)을 생성할 수 있다. 본 명세서에서, 인에이블 상태의 클락 게이팅 셀(10)은 클락 출력(C_OUT)을 공급하는 것으로 지칭될 수 있고, 디스에이블 상태의 클락 게이팅 셀(10)은 클락 출력(C_OUT)의 공급을 중단하는 것으로 지칭될 수 있다.
클락 출력(C_OUT)을 수신하는 디지털 회로의 오동작을 방지하기 위하여, 클락 게이팅 셀(10)은 클락 입력(C_IN)에 동기화되어 클락 출력(C_OUT)의 공급을 중단하거나 재개할 수 있다. 일부 실시예들에서, 도 2 내지 도 5b를 참조하여 후술되는 바와 같이, 클락 게이팅 셀(10)은 클락 입력(C_IN)의 상승(rising) 에지에 응답하여 클락 출력(C_OUT)의 공급을 중단하거나 재개할 수 있고, 클락 출력(C_OUT)의 상승 에지에 응답하여 동작하는 디지털 회로, 예컨대 포지티브 에지 트리거드(positive edge triggered) 플립플롭(flipflop)에 클락 출력(C_OUT)을 공급할 수 있다. 또한, 일부 실시예들에서, 도 6 내지 도 9c를 참조하여 후술되는 바와 같이, 클락 게이팅 셀(10)은 클락 입력(C_IN)의 하강(falling) 에지에 응답하여 클락 출력(C_OUT)의 공급을 중단하거나 재개할 수 있고, 클락 출력(C_OUT)의 하강 에지에 응답하여 동작하는 디지털 회로, 예컨대 네거티브 에지 트리거드(negative edge triggered) 플립플롭(flipflop)에 클락 출력(C_OUT)을 공급할 수 있다. 클락 입력(C_IN)에 동기화되어 동작하기 위하여, 클락 게이팅 셀(10)은 SR(Set-Reset) 래치 구조를 포함할 수 있고, 클락 입력(C_IN)에 따라 인에이블 입력(E_IN)을 래치할 수 있다. 도 1에 도시된 바와 같이, 클락 게이팅 셀(10)은 제1 2-입력 로직 게이트(G11), 3-입력 로직 게이트(12) 및 인버터(G14)를 포함할 수 있다.
제1 2-입력 로직 게이트(G11)는 클락 입력(C_IN) 및 제1 신호(S1)를 수신할 수 있고, 클락 입력(C_IN) 및 제1 신호(S1)를 논리 연산함으로써 제2 신호(S2)를 생성할 수 있다. 제1 2-입력 로직 게이트(G11)는 3-입력 로직 게이트(12)가 제공하는 제2 2-입력 로직 게이트(G12)와 교차 결합(cross coupled)됨으로써 SR 래치를 형성할 수 있다. 제1 2-입력 로직 게이트(G11) 및 제2 2-입력 로직 게이트(G12)는, 일부 실시예들에서 NAND 게이트들일 수도 있고, 일부 실시예들에서 NOR 게이트들일 수도 있다. 제1 2-입력 로직 게이트(G11)에 의해서 생성되는 제2 신호(S2)는 인버터(G14)에 제공될 수 있고, 인버터(G14)는 제2 신호(S2)를 반전시킴으로써 클락 출력(C_OUT)을 생성할 수 있다.
3-입력 로직 게이트(12)는 인에이블 입력(E_IN), 클락 입력(C_IN) 및 제2 신호(S2)를 수신할 수 있고, 인에이블 입력(E_IN), 클락 입력(C_IN) 및 제2 신호(S2)를 제2 2-입력 로직 게이트(G12) 및 제3 2-입력 로직 게이트(G13)에 따라 논리 연산함으로써 제1 신호(S1)를 생성할 수 있다. 도 1에서 3-입력 로직 게이트(12)는 제2 2-입력 로직 게이트(G12) 및 제3 2-입력 로직 게이트(G13)를 포함하는 것으로 도시되었으나, 도 1은 3-입력 로직 게이트(12)의 등가 회로를 나타내는 것으로서, 3-입력 로직 게이트(12)는, 도 1에 도시된 바와 같이 연결되고 입력 신호들을 수신하는 제2 2-입력 로직 게이트(G12) 및 제3 2-입력 로직 게이트(G13)와 동일한 기능을 제공할 수 있다. 예를 들면, 3-입력 로직 게이트(12)에서 제2 2-입력 로직 게이트(G12) 및 제3 2-입력 로직 게이트(G13)는 적어도 하나의 소자(component), 예컨대 적어도 하나의 트랜지스터를 공유할 수 있고, 산호 분리되지 아니할 수 있다. 일부 실시예들에서, 제2 2-입력 로직 게이트(G12)는 NAND 게이트일 수 있고, 제3 2-입력 로직 게이트(G13)는 OR 게이트일 수 있으며, 이에 따라 3-입력 로직 게이트(12)는 2-1 OAI(OR-AND-INVERTER) 게이트일 수 있다. 또한, 일부 실시예들에서, 제2 2-입력 로직 게이트(G12)는 NOR 게이트일 수 있고, 제3 2-입력 로직 게이트(G13)는 AND 게이트일 수 있으며, 이에 따라 3-입력 로직 게이트(12)는 2-1 AOI(AND-OR-INVERTER) 게이트일 수 있다.
클락 게이팅 셀(10)은, 도 1에 도시된 바와 같이, 디스에이블 상태에서 클락 입력(C_IN)의 진동에 따라 진동하는 회로(예컨대, 반전된 클락 입력을 생성하기 위한 인버터)가 생략될 수 있고, 이에 따라 보다 감소된 전력 소비를 디스에이블 상태에서 가질 수 있다. 또한, 도면들을 참조하여 후술되는 바와 같이, 클락 입력(C_IN)을 수신하는 트랜지스터들의 수가 감소할 수 있고, 클락 입력(C_IN)의 감소된 입력 캐패시턴스에 기인하여, 클락 입력(C_IN)에 의한 전력 소비뿐만 아니라 클락 입력(C_IN)의 지연이 감소할 수 있다.
3-입력 로직 게이트(12)는, 도 1에 도시된 바와 같이, 피드백 트랜지스터(FT1)를 포함할 수 있다. 피드백 트랜지스터(FT1)는 제1 2-입력 로직 게이트(G11)의 내부 신호(INT)를 수신할 수 있고, 내부 신호(INT)에 의해서 제어될 수 있다. 제1 피드백 트랜지스터(FT1)는 경쟁 상태(race condition)를 회피하기 위하여, 내부 신호(INT)에 응답하여 제1 신호(S1)가 생성되는 제1 노드(N1)의 풀-다운(pull-down)(또는 방전) 또는 풀-업(pull-up)(또는 충전)을 방지할 수 있다. 피드백 트랜지스터(FT1)는 독점적으로(exclusively) 제1 2-입력 로직 게이트(G11)의 내부 신호(INT)를 수신할 수 있고, 제1 2-입력 로직 게이트(G11) 및 3-입력 로직 게이트(12)에서 피드백 트랜지스터(FT1) 외 경쟁 상태를 회피하기 위한 추가적인 소자가 생략될 수 있다. 즉, 제1 2-입력 로직 게이트(G11)는 내부 신호(INT)를 외부로 출력하는 것만을 제외하고는 로직 연산을 위한 구조만을 가질 수 있고, 3-입력 로직 게이트(12) 역시 피드백 트랜지스터(FT1)만을 제외하고는 로직 연산을 위한 구조만을 가질 수 있다. 이에 따라, 클락 게이팅 셀(10)에서 경쟁 상태는 단순하게 회피될 수 있고, 결과적으로 클락 게이팅 셀(10)은 높은 동작 신뢰도뿐만 아니라 감소된 면적을 가질 수 있다.
도 2는 본 개시의 예시적 실시예에 따른 클락 게이팅 셀의 예시를 나타내는 블록도이고, 도 3은 본 개시의 예시적 실시예에 따라 클락 게이팅 셀의 동작의 예시를 나타내는 타이밍도이다. 구체적으로, 도 2의 블록도는, 도 1의 클락 게이팅 셀(10)의 예시로서 디스에이블 상태에서 로직 '0'인 클락 출력(C_OUT)을 생성하는 클락 게이팅 셀(20)을 나타내고, 도 3의 타이밍도는 도 2의 클락 게이팅 셀(20)에서 시간의 흐름에 따라 신호들을 나타낸다. 도해의 편의상 도 3의 타이밍도에서 전파 지연(propagation delay)은 무시될 수 있고, 도 2 및 도 3에 대한 설명 중 도 1에 대한 설명과 중복되는 내용은 생략될 것이다.
도 2를 참조하면, 클락 게이팅 셀(20)은, 도 1의 클락 게이팅 셀(10)과 유사하게 제1 NAND 게이트(G21), 2-1 OAI 게이트(22) 및 인버터(G24)를 포함할 수 있는 한편, NOR 게이트(G25)를 더 포함할 수 있다. NOR 게이트(G25)는 클락 인에이블(E) 및 테스트 인에이블(SE)을 수신할 수 있고, 반전된 인에이블 입력(/E_IN)을 생성하여 2-1 OAI 게이트(22)에 제공할 수 있다. 일부 실시예들에서, 도 2에 도시된 바와 상이하게, 클락 게이팅 셀(20)은, NOR 게이트(G25)가 생략됨으로써 반전된 인에이블 입력(/E_IN)을 외부로부터 직접 수신할 수도 있다. 또한, 일부 실시예들에서, 도 2에 도시된 바와 상이하게, 클락 게이팅 셀(20)은, 도 1의 인에이블 입력(E_IN)로부터 반전된 인에이블 입력(/E_IN)을 생성하는 인버터를 NOR 게이트(G25) 대신 포함할 수도 있다.
제1 NAND 게이트(G21)는 2-1 OAI 게이트(22)가 제공하는 제2 NAND 게이트(G22)와 함께 SR 래치(또는 SR NAND 래치)를 형성할 수 있다. 예를 들면, 도 2에 도시된 바와 같이, 제1 및 제2 NAND 게이트(G21, G22)는 제1 및 제2 노드(N1, N2)를 통해서 교차 결합될 수 있다. 제1 NAND 게이트(G21)는, 제1 신호(S1)가 로직 '1'인 경우 클락 입력(C_IN)에 의존하는 제2 신호(S2)를 생성할 수 있는 한편, 제1 신호(S1)가 로직 '0'인 경우 클락 입력(C_IN)에 무관하게 로직 '1'인 제2 신호(S2)를 생성할 수 있다. 2-1 OAI 게이트(22)는 반전된 인에이블 입력(/E_IN), 클락 입력(C_IN) 및 제2 신호(S2)를, 제2 NAND 게이트(G22) 및 OR 게이트(G23)에 따라 논리 연산함으로써 제1 신호(S1)를 생성할 수 있다.
도 3을 참조하면, 클락 입력(C_IN)은 주기(T_CLK)로 진동할 수 있다. 시간 t31 이전에서, 클락 인에이블(E) 및/또는 테스트 인에이블(SE)이 로직 '1'일 수 있고, 이에 따라 반전된 인에이블 입력(/E_IN)은 로직 '0'일 수 있으며 클락 게이팅 셀(20)은 인에이블 상태일 수 있다. 제2 NAND 게이트(G22)에 의해서 제1 신호(S1)는 로직 '1'일 수 있으며, 제2 신호(S2)는 클락 입력(C_IN)의 반전된 버전과 일치할 수 있고, 결과적으로 클락 출력(C_OUT)은 클락 입력(C_IN)(예컨대, 클락 입력(C_IN)의 지연된 버전)과 일치할 수 있다.
시간 t31에서, 클락 인에이블(E) 및 테스트 인에이블(SE)이 로직 '0'으로 천이할 수 있고, 이에 따라 반전된 인에이블 입력(/E_IN)은 로직 '1'로 천이할 수 있으며 클락 게이팅 셀(20)은 디스에이블 상태로 진입할 수 있다. 클락 입력(C_IN)이 로직 '1'이므로 제1 신호(S1)는 로직 '1'로 유지될 수 있고, 제2 신호(S2) 및 클락 출력(C_OUT) 역시 로직 '0' 및 로직 '1'을 각각 유지할 수 있다. 그 다음에 시간 t32에서, 클락 입력(C_IN)의 하강 에지가 발생할 수 있고, 이에 따라 제1 NAND 게이트(G21)에 의해서 제2 신호(S2) 및 클락 출력(C_OUT)이 로직 '1' 및 로직 '0'으로 각각 천이할 수 있다. 또한, 제2 NAND 게이트(G22)에 의해서 제1 신호(S1)는 로직 '0'으로 천이할 수 있고, 이에 따라 제1 NAND 게이트(G21)에 의해서 제2 신호(S2)는 클락 입력(C_IN)과 무관하게 로직 '1'을 유지할 수 있다. 결과적으로, 클락 출력(C_OUT)은 클락 게이팅 셀(20)의 디스에이블 상태에서 로직 '0'을 유지할 수 있다.
시간 t33에서, 클락 인에이블(E) 및/또는 테스트 인에이블(SE)이 로직 '1'로 천이할 수 있고, 이에 따라 반전된 인에이블 입력(/E_IN)은 로직 '0'으로 천이할 수 있으며 클락 게이팅 셀(20)은 인에이블 상태로 진입할 수 있다. 클락 입력(C_IN) 및 제2 신호(S2)가 로직 '1'이므로 제1 신호(S1)는 로직 '0'을 유지할 수 있고, 이에 따라 제2 신호(S2) 및 클락 출력(C_OUT) 역시 로직 '1' 및 로직 '0'을 각각 유지할 수 있다. 그 다음에 시간 t34에서, 클락 입력(C_IN)의 하강 에지가 발생할 수 있고, 이에 따라 제2 NAND 게이트(G22)에 의해서 제1 신호(S1)가 로직 '1'로 천이할 수 있다. 그러나, 클락 입력(C_IN)이 로직 '0'이므로 제2 신호(S2) 및 클락 출력(C_OUT)은 로직 '1' 및 로직 '0'을 각각 유지할 수 있다. 그 다음에 시간 t35에서, 클락 입력(C_IN)의 상승 에지가 발생할 수 있고, 제1 신호(S1)가 로직 '1'이므로 제2 신호(S2) 및 클락 출력(C_OUT)은 로직 '0' 및 로직 '1'로 각각 천이할 수 있다.
시간 t36에서, 클락 인에이블(E) 및 테스트 인에이블(SE)이 로직 '0'으로 천이할 수 있고, 이에 따라 반전된 인에이블 입력(/E_IN)은 로직 '1'로 천이할 수 있으며 클락 게이팅 셀(20)은 디스에이블 상태로 진입할 수 있다. 제2 신호(S2)가 로직 '1'이므로, 제2 NAND 게이트(G22)에 의해서 제1 신호(S1)가 로직 '0'으로 천이할 수 있고, 이에 따라 제2 신호(S2) 및 클락 출력(C_OUT)은 클락 입력(C_IN)과 무관하게 로직 '1' 및 로직 '0'을 각각 유지할 수 있다.
시간 t37에서, 클락 인에이블(E) 및/또는 테스트 인에이블(SE)이 로직 '1'로 천이할 수 있고, 이에 따라 반전된 인에이블 입력(/E_IN)은 로직 '0'으로 천이할 수 있으며 클락 게이팅 셀(20)은 인에이블 상태로 진입할 수 있다. OR 게이트(G23) 및 제2 NAND 게이트(G22)에 의해서 제1 신호(S1)가 로직 '1'로 천이될 수 있으나, 클락 입력(C_IN)이 로직 '0'이므로, 제2 신호(S2) 및 클락 출력(C_OUT)은 로직 '1' 및 로직 '0'을 각각 유지할 수 있다. 그 다음에 시간 t38에서, 클락 입력(C_IN)의 상승 에지가 발생할 수 있고, 제2 신호(S2) 및 클락 출력(C_OUT)은 로직 '0' 및 로직 '1'로 각각 천이될 수 있다.
전술된 바와 같이, 클락 출력(C_OUT)은, 클락 게이팅 셀(20)이 디스에이블 상태로 진입시 클락 입력(C_IN)에 동기된 하강 에지에 후속하여 로직 '0'으로 유지될 수 있는 한편, 클락 게이팅 셀(20)이 인에이블 상태로 진입시 클락 입력(C_IN)에 동기된 상승 에지에 후속하여 진동할 수 있다. 이에 따라, 클락 게이팅 셀(20)은 클락 출력(C_OUT)의 상승 에지에 응답하여 동작하는 디지털 회로, 예컨대 포지티브 에지 트리거드 플립플롭에 클락 출력(C_OUT)을 제공할 수 있고, 디지털 회로에서 클락 게이팅에 의한 오동작을 방지할 수 있다.
다시 도 2를 참조하면, 2-1 OAI 게이트(22)는 경쟁 상태를 회피하기 위하여 제1 NAND 게이트(G21)의 내부 신호(INT)를 독점적으로 수신하는 피드백 트랜지스터(FT2)를 포함할 수 있다. 예를 들면, 클락 게이팅 셀(20)의 인에이블 상태에서 클락 입력(C_IN)의 상승 에지가 발생하는 경우, 상승 에지의 슬루 레이트(slew rate), 제1 NAND 게이트(G21)와 OR 게이트(G23) 사이 게이트 지연차(gate delay difference) 등에 기인하여, OR 게이트(G23)가 출력 하는 신호의 상승 에지가 제2 신호(S2)의 하강 에지보다 일찍 발생하거나 제2 신호(S2)의 하강 에지 근처에서 발생할 수 있다. 이에 따라, 로직 '1'로 유지되어야 할 제1 신호(S1)의 전압 레벨이 불안정할 수 있고, 결과적으로 클락 출력(C_OUT)에서 오류가 발생할 수 있다. 피드백 트랜지스터(FT2)는 내부 신호(INT)에 따라 제1 신호(S1)가 생성되는 제1 노드(N1)의 풀-다운(또는 방전)을 방지함으로써 이러한 경쟁 상태를 회피할 수 있다. 피드백 트랜지스터(FT2)를 포함하는 클락 게이팅 셀(20)의 예시들이 도 4a 내지 도 4d, 도 5a 및 도 5b를 참조하여 후술될 것이다.
도 4a 내지 도 4d는 본 개시의 예시적 실시예들에 따른 클락 게이팅 셀의 예시들을 나타내는 회로도들이다. 구체적으로, 도 4a 내지 도 4d의 회로도들은 도 2의 클락 게이팅 셀(20)의 예시들을 각각 나타낸다. 이하에서, 도 4a 내지 도 4d에 대한 설명 중 상호 중복되는 내용 및 도 2 및 도 3에 대한 설명과 중복되는 내용은 생략될 것이다.
도 4a를 참조하면, 클락 게이팅 셀(40a)은 제1 NAND 게이트(G41a), 2-1 OAI 게이트(42a), 인버터(G44a) 및 NOR 게이트(G45a)를 포함할 수 있다. 2-1 OAI 게이트(42a)는, 반전된 인에이블 입력(/E_IN), 제2 신호(S2) 및 클락 입력(C_IN)을 각각 수신하는 제1 내지 제3 NFET(n-channel Field Effect Transistor)(N41a 내지 N43a)를 포함할 수 있고, 피드백 트랜지스터로서 내부 신호(INT)를 수신하는 제4 NFET(N44a)를 더 포함할 수 있다. 도 4a에 도시된 바와 같이, 제4 NFET(N44a)는 제1 신호(S1)가 생성되는 제1 노드(N1) 및 접지 노드 사이에서 제3 NFET(N43a)와 직렬 연결될 수 있고, 제1 NAND 게이트(G41a)의 내부 신호(INT)를 독점적으로 수신할 수 있다. 또한, 제2 NFET(N42a)는 제1 노드(N1) 및 접지 노드 사이에서 제3 및 제4 NFET(N43a, N44a)와 직렬 연결될 수 있다. 도 4a의 클락 게이팅 셀(40a)에서, 제2, 제3 및 제4 NFET(N42a, N43a, N44a)는 제1 노드(N1)로부터 접지 노드 사이에서 순차적으로 상호 직렬 연결될 수 있고, 제1 NFET(N41a)는, 제2 NFET(N42a)의 소스 및 제3 NFET(N43a)의 드레인에 연결된 드레인을 가질 수 있으며, 접지 노드에 연결된 소스를 가질 수 있다. 도 4a에 도시된 바와 같이, 2-1 OAI 게이트(42a)는 반전된 인에이블 입력(/E_IN), 제2 신호(S2) 및 클락 입력(C_IN)을 각각 수신하는 제1 내지 제3 PFET(p-channel Field Effect Transistor)(P41a 내지 P43a)를 더 포함할 수 있다.
제1 NAND 게이트(G41a)는, 클락 입력(C_IN) 및 제1 신호(S1)를 각각 수신하는 제5 및 제6 NFET(N45a, N46a)를 포함할 수 있고, 제5 및 제6 NFET(N45a, N46a)는 제2 신호(S2)가 생성되는 제2 노드(N2) 및 접지 노드 사이에서 상호 직렬 연결될 수 있다. 내부 신호(INT)는 제5 NFET(N45a)의 소스 및 제6 NFET(N46a)의 드레인이 연결된 노드에서 생성될 수 있다. 이에 따라, 제1 신호(S1)가 로직 '1'인 동안, 턴-온된 제6 NFET(N46a)에 의해서 내부 신호(INT)는 로직 '0'일 수 있고, 이에 따라 제4 NFET(N44a)가 턴-오프됨으로써 제1 노드(N1)의 방전(discharging)(또는 풀-다운)이 방지될 수 있고, 경쟁 상태가 회피될 수 있다. 전술된 바와 같이, 내부 신호(INT)는 제4 NFET(N44a)에 유일하게 제공될 수 있다. 도 4a에 도시된 바와 같이, 제1 NAND 게이트(G41a)는 클락 입력(C_IN) 및 제1 신호(S1)를 각각 수신하는 제4 및 제5 PFET(P44a, P45a)를 더 포함할 수 있다.
도 4b를 참조하면, 클락 게이팅 셀(40b)은 제1 NAND 게이트(G41b), 2-1 OAI 게이트(42b), 인버터(G44b) 및 NOR 게이트(G45b)를 포함할 수 있다. 2-1 OAI 게이트(42a)는, 반전된 인에이블 입력(/E_IN), 제2 신호(S2), 클락 입력(C_IN) 및 내부 신호(INT)를 각각 수신하는 제1 내지 제4 NFET(N41b 내지 N44b)를 포함할 수 있고, 반전된 인에이블 입력(/E_IN), 제2 신호(S2) 및 클락 입력(C_IN)을 각각 수신하는 제1 내지 제3 PFET(P41b 내지 P43b)를 포함할 수 있다. 또한, 제1 NAND 게이트(G41b)는 클락 입력(C_IN) 및 제1 신호(S1)를 각각 수신하는 제5 및 제6 NFET(N45b, N46b)를 포함할 수 있고, 클락 입력(C_IN) 및 제1 신호(S1)를 각각 수신하는 제4 및 제5 PFET(P44b, P45b)를 포함할 수 있다.
도 4a의 2-1 OAI 게이트(42a)와 비교할 때, 도 4b의 2-1 OAI 게이트(42b)에서 제3 NFET(N43b) 및 제4 NFET(N44b)가 상이하게 배치될 수 있다. 예를 들면, 도 4b에 도시된 바와 같이, 제2, 제4 및 제3 NFET(N42b, N44b, N43b)가 제1 노드(N1)로부터 접지 노드 사이에 순차적으로 상호 직렬 연결될 수 있고, 제1 NFET(N41b)는 제2 NFET(N42b)의 소스 및 제4 NFET(N44b)의 드레인에 연결된 드레인을 가질 수 있고, 접지 노드에 연결된 소스를 가질 수 있다. 도 4a를 참조하여 전술된 바와 같이, 제4 NFET(N44b)는 피드백 트랜지스터로서 내부 신호(INT)에 응답하여 제1 노드(N1)의 방전을 방지할 수 있다.
도 4c를 참조하면, 클락 게이팅 셀(40c)은 제1 NAND 게이트(G41c), 2-1 OAI 게이트(42c), 인버터(G44c) 및 NOR 게이트(G45c)를 포함할 수 있다. 2-1 OAI 게이트(42c)는, 반전된 인에이블 입력(/E_IN), 제2 신호(S2), 클락 입력(C_IN) 및 내부 신호(INT)를 각각 수신하는 제1 내지 제4 NFET(N41c 내지 N44c)를 포함할 수 있고, 반전된 인에이블 입력(/E_IN), 제2 신호(S2) 및 클락 입력(C_IN)을 각각 수신하는 제1 내지 제3 PFET(P41c 내지 P43c)를 포함할 수 있다. 또한, 제1 NAND 게이트(G41c)는 클락 입력(C_IN) 및 제1 신호(S1)를 각각 수신하는 제5 및 제6 NFET(N45c, N46c)를 포함할 수 있고, 클락 입력(C_IN) 및 제1 신호(S1)를 각각 수신하는 제4 및 제5 PFET(P44c, P45c)를 포함할 수 있다.
도 4a의 2-1 OAI 게이트(42a)와 비교할 때, 도 4c의 2-1 OAI 게이트(42c)에서 제1 내지 제4 NFET(N41c 내지 N44c)가 상이하게 배치될 수 있다. 예를 들면, 도 4c에 도시된 바와 같이, 제3, 제4 및 제2 NFET(N43c, N44c, N42c)가 제1 노드(N1)로부터 접지 노드 사이에 순차적으로 상호 직렬 연결될 수 있고, 제1 NFET(N41c)는 제1 노드(N1), 즉 제3 NFET(N43c)의 드레인에 연결된 드레인을 가질 수 있고, 제4 NFET(N44c)의 소스 및 제2 NFET(N42c)의 드레인에 연결된 소스를 가질 수 있다. 도 4a를 참조하여 전술된 바와 같이, 제4 NFET(N44c)는 피드백 트랜지스터로서 내부 신호(INT)에 응답하여 제1 노드(N1)의 방전을 방지할 수 있다.
도 4d를 참조하면, 클락 게이팅 셀(40d)은 제1 NAND 게이트(G41d), 2-1 OAI 게이트(42d), 인버터(G44d) 및 NOR 게이트(G45d)를 포함할 수 있다. 2-1 OAI 게이트(42d)는, 반전된 인에이블 입력(/E_IN), 제2 신호(S2), 클락 입력(C_IN) 및 내부 신호(INT)를 각각 수신하는 제1 내지 제4 NFET(N41d 내지 N44d)를 포함할 수 있고, 반전된 인에이블 입력(/E_IN), 제2 신호(S2) 및 클락 입력(C_IN)을 각각 수신하는 제1 내지 제3 PFET(P41d 내지 P43d)를 포함할 수 있다. 또한, 제1 NAND 게이트(G41d)는 클락 입력(C_IN) 및 제1 신호(S1)를 각각 수신하는 제5 및 제6 NFET(N45d, N46d)를 포함할 수 있고, 클락 입력(C_IN) 및 제1 신호(S1)를 각각 수신하는 제4 및 제5 PFET(P44d, P45d)를 포함할 수 있다.
도 4c의 2-1 OAI 게이트(42c)와 비교할 때, 도 4d의 2-1 OAI 게이트(42d)에서 제3 및 제4 NFET(N43d, N44d)가 상이하게 배치될 수 있다. 예를 들면, 도 4d에 도시된 바와 같이, 제4, 제3 및 제2 NFET(N44d, N43d, N42d)가 제1 노드(N1)로부터 접지 노드 사이에 순차적으로 상호 직렬 연결될 수 있고, 제1 NFET(N41d)는 제1 노드(N1), 즉 제4 NFET(N44d)의 드레인에 연결된 드레인을 가질 수 있고, 제3 NFET(N43d)의 소스 및 제2 NFET(N42d)의 드레인에 연결된 소스를 가질 수 있다. 도 4a를 참조하여 전술된 바와 같이, 제4 NFET(N44d)는 피드백 트랜지스터로서 내부 신호(INT)에 응답하여 제1 노드(N1)의 방전을 방지할 수 있다.
도 5a 및 도 5b는 본 개시의 예시적 실시예들에 따른 클락 게이팅 셀의 예시들을 나타내는 회로도들이다. 구체적으로, 도 5a 및 도 5b의 회로도들은 도 2의 클락 게이팅 셀(20)의 예시들을 나타낸다. 전술된 바와 같이, 도 4a 내지 도 4d의 클락 게이팅 셀들(40a 내지 40d)에서, 제2 신호(S2), 클락 입력(C_IN) 및 내부 신호(INT)를 각각 수신하는 제2, 제3 및 제4 NFET(예컨대, 도 4a의 N42a, N43a, N44a)는 제1 노드(N1) 및 접지 노드 사이에서 상호 직렬 연결될 수 있는 한편, 도 5a 및 도 5b의 클락 게이팅 셀들(50a, 50b)에서 제2 신호(S2)를 수신하는 제2 NFET(예컨대, 도 5a의 N52a)는, 제1 노드(N1) 및 접지 노드 사이에서 클락 입력(C_IN) 및 내부 신호(INT)를 각각 수신하는 제3 및 제4 NFET(예컨대, 도 5a의 N53a, N54a)와 직렬 연결되지 아니할 수 있다. 이하에서, 도 5a 및 도 5b에 대한 설명 중 상호 중복되는 내용 및 도 4a 내지 도 4d와 중복되는 내용은 생략될 것이다.
도 5a를 참조하면, 클락 게이팅 셀(50a)은 제1 NAND 게이트(G51a), 2-1 OAI 게이트(52a), 인버터(G54a) 및 NOR 게이트(G55a)를 포함할 수 있다. 2-1 OAI 게이트(52a)는, 반전된 인에이블 입력(/E_IN), 제2 신호(S2), 클락 입력(C_IN) 및 내부 신호(INT)를 각각 수신하는 제1 내지 제4 NFET(N51a 내지 N54a)를 포함할 수 있고, 반전된 인에이블 입력(/E_IN), 제2 신호(S2) 및 클락 입력(C_IN)을 각각 수신하는 제1 내지 제3 PFET(P51a 내지 P53a)를 포함할 수 있다. 또한, 제1 NAND 게이트(G51a)는 클락 입력(C_IN) 및 제1 신호(S1)를 각각 수신하는 제5 및 제6 NFET(N55a, N56a)를 포함할 수 있고, 클락 입력(C_IN) 및 제1 신호(S1)를 각각 수신하는 제4 및 제5 PFET(P54a, P55a)를 포함할 수 있다.
도 5a에 도시된 바와 같이, 제2 및 제1 NFET(N52a, N51a)가 제1 노드(N1) 및 접지 노드 사이에서 상호 직렬 연결될 수 있다. 예를 들면, 제1 NFET(N51a)는 제2 NFET(N52a)의 소스에 연결된 드레인 및 접지 노드에 연결된 소스를 가질 수 있고, 제2 NFET(N52a)는 제1 노드(N1)에 연결된 드레인 및 제1 NFET(N51a)의 드레인에 연결된 소스를 가질 수 있다. 또한, 제3 및 제4 NFET(N53a, N54a)가 제1 노드(N1)로부터 및 접지 노드 사이에서 순차적으로 상호 직렬 연결될 수 있다. 제4 NFET(N54a)는 피드백 트랜지스터로서 내부 신호(INT)에 응답하여 제1 노드(N1)의 방전을 방지할 수 있다.
도 5b를 참조하면, 클락 게이팅 셀(50b)은 제1 NAND 게이트(G51b), 2-1 OAI 게이트(52b), 인버터(G54b) 및 NOR 게이트(G55b)를 포함할 수 있다. 2-1 OAI 게이트(52b)는, 반전된 인에이블 입력(/E_IN), 제2 신호(S2), 클락 입력(C_IN) 및 내부 신호(INT)를 각각 수신하는 제1 내지 제4 NFET(N51b 내지 N54b)를 포함할 수 있고, 반전된 인에이블 입력(/E_IN), 제2 신호(S2) 및 클락 입력(C_IN)을 각각 수신하는 제1 내지 제3 PFET(P51b 내지 P53b)를 포함할 수 있다. 또한, 제1 NAND 게이트(G51b)는 클락 입력(C_IN) 및 제1 신호(S1)를 각각 수신하는 제5 및 제6 NFET(N55b, N56b)를 포함할 수 있고, 클락 입력(C_IN) 및 제1 신호(S1)를 각각 수신하는 제4 및 제5 PFET(P54b, P55b)를 포함할 수 있다.
도 5a의 2-1 OAI 게이트(52a)와 비교할 때, 도 5b의 2-1 OAI 게이트(52b)에서 제3 및 제4 NFET(N53b, N54b)가 상이하게 배치될 수 있다. 예를 들면, 도 5b에 도시된 바와 같이, 제4 및 제3 NFET(N54b, N53b)가 제1 노드(N1)로부터 접지 노드 사이에 순차적으로 상호 직렬 연결될 수 있고, 제2 NFET(N52b)는 제1 노드(N1), 즉 제4 NFET(N54b)의 드레인에 연결된 드레인을 가질 수 있다. 제4 NFET(N54b)는 피드백 트랜지스터로서 내부 신호(INT)에 응답하여 제1 노드(N1)의 방전을 방지할 수 있다.
도 6은 본 개시의 예시적 실시예에 따른 클락 게이팅 셀의 예시를 나타내는 블록도이고, 도 7은 본 개시의 예시적 실시예에 따라 클락 게이팅 셀의 동작의 예시를 나타내는 타이밍도이다. 구체적으로, 도 6의 블록도는, 도 1의 클락 게이팅 셀(10)의 예시로서 디스에이블 상태에서 로직 '1'인 클락 출력(C_OUT)을 생성하는 클락 게이팅 셀(60)을 나타내고, 도 7의 타이밍도는 도 6의 클락 게이팅 셀(60)에서 시간의 흐름에 따라 신호들을 나타낸다. 도해의 편의상 도 7의 타이밍도에서 전파 지연은 무시될 수 있고, 도 6 및 도 7에 대한 설명 중 도 1에 대한 설명과 중복되는 내용은 생략될 것이다.
도 6을 참조하면, 클락 게이팅 셀(60)은, 도 1의 클락 게이팅 셀(10)과 유사하게 제1 NOR 게이트(G61), 2-1 AOI 게이트(62) 및 인버터(G64)를 포함할 수 있는 한편, OR 게이트(G65)를 더 포함할 수 있다. OR 게이트(G65)는 클락 인에이블(E) 및 테스트 인에이블(SE)을 수신할 수 있고, 인에이블 입력(E_IN)을 생성하여 2-1 AOI 게이트(62)에 제공할 수 있다. 일부 실시예들에서, 도 6에 도시된 바와 상이하게, 클락 게이팅 셀(60)은, OR 게이트(G65)가 생략됨으로써 인에이블 입력(E_IN)을 외부로부터 직접 수신할 수도 있다. 또한, 일부 실시예들에서, 도 8e 및 도 9c를 참조하여 후술되는 바와 같이, OR 게이트(G65)는 2-1 AOI 게이트(62)와 적어도 하나의 트랜지스터를 공유함으로써 2-1 AOI 게이트(62)와 결합될 수도 있다.
제1 NOR 게이트(G61)는 2-1 AOI 게이트(62)가 제공하는 제2 NOR 게이트(G62)와 함께 SR 래치(또는 SR NOR 래치)를 형성할 수 있다. 예를 들면, 도 6에 도시된 바와 같이, 제1 및 제2 NOR 게이트(G61, G62)는 제1 및 제2 노드(N1, N2)를 통해서 교차 결합될 수 있다. 제1 NOR 게이트(G61)는, 제1 신호(S1)가 로직 '0'인 경우 클락 입력(C_IN)에 의존하는 제2 신호(S2)를 생성할 수 있는 한편, 제1 신호(S1)가 로직 '1'인 경우 클락 입력(C_IN)에 무관하게 로직 '0'인 제2 신호(S2)를 생성할 수 있다. 2-1 AOI 게이트(62)는 인에이블 입력(E_IN), 클락 입력(C_IN) 및 제2 신호(S2)를, 제2 NOR 게이트(G62) 및 AND 게이트(G63)에 따라 논리 연산함으로써 제1 신호(S1)를 생성할 수 있다.
도 7을 참조하면, 클락 입력(C_IN)은 주기(T_CLK)로 진동할 수 있다. 시간 t71 이전에서, 클락 인에이블(E) 및/또는 테스트 인에이블(SE)이 로직 '1'일 수 있고, 이에 따라 인에이블 입력(E_IN)은 로직 '1'일 수 있으며 클락 게이팅 셀(60)은 인에이블 상태일 수 있다. 제2 NOR 게이트(G62)에 의해서 제1 신호(S1)는 로직 '0'일 수 있고, 제2 신호(S2)는 클락 입력(C_IN)의 반전된 버전과 일치할 수 있으며, 결과적으로 클락 출력(C_OUT)은 클락 입력(C_IN)(예컨대, 클락 입력(C_IN)의 지연된 버전)과 일치할 수 있다.
시간 t71에서, 클락 인에이블(E) 및 테스트 인에이블(SE)이 로직 '0'으로 천이할 수 있고, 이에 따라 인에이블 입력(E_IN)은 로직 '0'으로 천이할 수 있으며 클락 게이팅 셀(60)은 인에이블 상태로 진입할 수 있다. 클락 입력(C_IN)이 로직 '0'이므로 제1 신호(S1)는 로직 '0'으로 유지될 수 있고, 제2 신호(S2) 및 클락 출력(C_OUT) 역시 로직 '1' 및 로직 '0'을 각각 유지할 수 있다. 그 다음에 시간 t72에서, 클락 입력(C_IN)의 상승 에지가 발생할 수 있고, 이에 따라 제1 NOR 게이트(G61)에 의해서 제2 신호(S2) 및 클락 출력(C_OUT)이 로직 '0' 및 로직 '1'로 각각 천이할 수 있다. 또한, 제2 NOR 게이트(G62)에 의해서 제1 신호(S1)는 로직 '1'로 천이할 수 있고, 이에 따라 제1 NOR 게이트(G61)에 의해서 제2 신호(S2)는 클락 입력(C_IN)과 무관하게 로직 '0'을 유지할 수 있다. 결과적으로, 클락 출력(C_OUT)은 클락 게이팅 셀(60)의 디스에이블 상태에서 로직 '1'을 유지할 수 있다.
시간 t73에서, 클락 인에이블(E) 및/또는 테스트 인에이블(SE)이 로직 '1'로 천이할 수 있고, 이에 따라 인에이블 입력(E_IN)은 로직 '1'로 천이할 수 있으며 클락 게이팅 셀(60)은 디스에이블 상태로 진입할 수 있다. 클락 입력(C_IN) 및 제2 신호(S2)가 로직 '0'이므로 제1 신호(S1)는 로직 '1'을 유지할 수 있고, 이에 따라 제2 신호(S2) 및 클락 출력(C_OUT) 역시 로직 '0' 및 로직 '1'을 각각 유지할 수 있다. 그 다음에 시간 t74에서, 클락 입력(C_IN)의 상승 에지가 발생할 수 있고, 이에 따라 제2 NOR 게이트(G62)에 의해서 제1 신호(S1)가 로직 '0'으로 천이할 수 있다. 그러나, 클락 입력(C_IN)이 로직 '1'이므로 제2 신호(S2) 및 클락 출력(C_OUT)은 로직 '0' 및 로직 '1'을 각각 유지할 수 있다. 그 다음에 시간 t75에서, 클락 입력(C_IN)의 하강 에지가 발생할 수 있고, 제1 신호(S1)가 로직 '0'이므로 제2 신호(S2) 및 클락 출력(C_OUT)은 로직 '1' 및 로직 '0'으로 각각 천이할 수 있다.
시간 t76에서, 클락 인에이블(E) 및 테스트 인에이블(SE)이 로직 '0'으로 천이할 수 있고, 이에 따라 인에이블 입력(E_IN)은 로직 '0'로 천이할 수 있으며 클락 게이팅 셀(60)은 디스에이블 상태로 진입할 수 있다. AND 게이트(G63) 및 제2 NOR 게이트(G62)에 의해서 제1 신호(S1)가 로직 '1'로 천이될 수 있고, 클락 입력(C_IN)이 로직 '1'이므로, 제2 신호(S2) 및 클락 출력(C_OUT)은 로직 '0' 및 로직 '1'을 각각 유지할 수 있다.
시간 t77에서, 클락 인에이블(E) 및/또는 테스트 인에이블(SE)이 로직 '1'로 천이할 수 있고, 이에 따라 인에이블 입력(E_IN)은 로직 '1'로 천이할 수 있으며 클락 게이팅 셀(60)은 인에이블 상태로 진입할 수 있다. AND 게이트(G63) 및 제2 NOR 게이트(G62)에 의해서 제1 신호(S1)가 로직 '0'으로 천이될 수 있으나, 클락 입력(C_IN)이 로직 '1'이므로 제2 신호(S2) 및 클락 입력(C_IN)은 로직 '0' 및 로직 '1'을 각각 유지할 수 있다. 그 다음에 시간 t78에서, 클락 입력(C_IN)의 하강 에지가 발생할 수 있고, 제2 신호(S2) 및 클락 출력(C_OUT)은 로직 '1' 및 로직 '0'으로 각각 천이될 수 있다.
전술된 바와 같이, 클락 출력(C_OUT)은, 클락 게이팅 셀(60)이 디스에이블 상태로 진입시 클락 입력(C_IN)에 동기된 상승 에지에 후속하여 로직 '1'로 유지될 수 있는 한편, 클락 게이팅 셀(60)이 인에이블 상태로 진입시 클락 입력(C_IN)에 동기된 하강 에지에 후속하여 진동할 수 있다. 이에 따라, 클락 게이팅 셀(60)은 클락 출력(C_OUT)의 하강 에지에 응답하여 동작하는 디지털 회로, 예컨대 네거티브 에지 트리거드 플립플롭에 클락 출력(C_OUT)을 제공할 수 있고, 디지털 회로에서 클락 게이팅에 의한 오동작을 방지할 수 있다.
다시 도 6을 참조하면, 2-1 AOI 게이트(62)는 경쟁 상태를 회피하기 위하여 제1 NOR 게이트(G61)의 내부 신호(INT)를 독점적으로 수신하는 피드백 트랜지스터(FT6)를 포함할 수 있다. 예를 들면, 클락 게이팅 셀(60)의 인에이블 상태에서 클락 입력(C_IN)의 하강 에지가 발생하는 경우, 하강 에지의 슬루 레이트, 제1 NOR 게이트(G61)와 AND 게이트(G63) 사이 게이트 지연차 등에 기인하여, AND 게이트(G63)가 출력 하는 신호의 하강 에지가 제2 신호(S2)의 상승 에지보다 일찍 발생하거나 제2 신호(S2)의 상승 에지 근처에서 발생할 수 있다. 이에 따라, 로직 '0'으로 유지되어야 할 제1 신호(S1)의 전압 레벨이 불안정할 수 있고, 결과적으로 클락 출력(C_OUT)에서 오류가 발생할 수 있다. 피드백 트랜지스터(FT6)는 제1 노드(N1)의 풀-업(또는 충전)을 방지함으로써 이러한 경쟁 상태를 회피할 수 있다. 피드백 트랜지스터(FT62)를 포함하는 클락 게이팅 셀(60)의 예시들이 도 8a 내지 도 8e 및 도 9a 내지 도 9c를 참조하여 후술될 것이다.
도 8a 내지 도 8e는 본 개시의 예시적 실시예들에 따른 클락 게이팅 셀의 예시들을 나타내는 회로도들이다. 구체적으로, 도 8a 내지 도 8e의 회로도들은 도 6의 클락 게이팅 셀(60)의 예시들을 나타낸다. 이하에서, 도 8a 내지 도 8e에 대한 설명 중 상호 중복되는 내용 및 도 6 및 도 7에 대한 설명과 중복되는 내용은 생략될 것이다.
도 8a를 참조하면, 클락 게이팅 셀(80a)은 제1 NOR 게이트(G81a), 2-1 AOI 게이트(82a), 인버터(G84a) 및 OR 게이트(G85a)를 포함할 수 있다. 2-1 AOI 게이트(82a)는, 인에이블 입력(E_IN), 제2 신호(S2) 및 클락 입력(C_IN)을 각각 수신하는 제1 내지 제3 PFET(P81a 내지 P83a)를 포함할 수 있고, 피드백 트랜지스터로서 내부 신호(INT)를 수신하는 제4 PFET(P84a)를 더 포함할 수 있다. 도 8a에 도시된 바와 같이, 제4 PFET(P84a)는 제1 신호(S1)가 생성되는 제1 노드(N1) 및 양의 전원 노드 사이에서 제3 PFET(P83a)와 직렬 연결될 수 있고, 제1 NOR 게이트(G81a)의 내부 신호(INT)를 독점적으로 수신할 수 있다. 또한, 제2 PFET(P82a)는 제1 노드(N1) 및 양의 전원 노드 사이에서 제3 및 제4 PFET(P83a, P84a)와 직렬 연결될 수 있다. 도 8a의 클락 게이팅 셀(80a)에서, 제2, 제3 및 제4 PFET(P82a, P83a, P84a)는 제1 노드(N1)로부터 양의 전원 노드 사이에서 순차적으로 상호 직렬 연결될 수 있고, 제1 PFET(P81a)는, 제2 PFET(P82a)의 소스 및 제3 PFET(P83a)의 드레인에 연결된 드레인을 가질 수 있고, 양의 전원 노드에 연결된 소스를 가질 수 있다. 도 8a에 도시된 바와 같이, 2-1 AOI 게이트(82a)는 인에이블 입력(E_IN), 제2 신호(S2) 및 클락 입력(C_IN)을 각각 수신하는 제1 내지 제3 NFET(N81a 내지 N83a)를 더 포함할 수 있다.
제1 NOR 게이트(G81a)는, 클락 입력(C_IN) 및 제1 신호(S1)를 각각 수신하는 제5 및 제6 PFET(P85a, P86a)를 포함할 수 있고, 제5 및 제6 PFET(P85a, P86a)는 제2 신호(S2)가 생성되는 제2 노드(N2) 및 양의 전원 노드 사이에서 상호 직렬 연결될 수 있다. 내부 신호(INT)는 제5 PFET(P85a)의 소스 및 제6 PFET(P86a)의 드레인이 연결된 노드에서 생성될 수 있다. 이에 따라, 제1 신호(S1)가 로직 '0'인 동안, 턴-온된 제6 PFET(P86a)에 의해서 내부 신호(INT)는 로직 '1'일 수 있고, 이에 따라 제4 PFET(P84a)가 턴-오프됨으로써 제1 노드(N1)의 충전(charging)(또는 풀-업)이 방지될 수 있고, 경쟁 상태가 회피될 수 있다. 전술된 바와 같이, 내부 신호(INT)는 제4 PFET(P84a)에 유일하게 제공될 수 있다. 도 8a에 도시된 바와 같이, 제1 NOR 게이트(G81a)는 클락 입력(C_IN) 및 제1 신호(S1)를 각각 수신하는 제4 및 제5 NFET(N84a, N85a)를 더 포함할 수 있다.
도 8b를 참조하면, 클락 게이팅 셀(80b)은 제1 NOR 게이트(G81b), 2-1 AOI 게이트(82b), 인버터(G84b) 및 OR 게이트(G85b)를 포함할 수 있다. 2-1 AOI 게이트(82a)는, 인에이블 입력(E_IN), 제2 신호(S2), 클락 입력(C_IN) 및 내부 신호(INT)를 각각 수신하는 제1 내지 제4 PFET(P81b 내지 P84b)를 포함할 수 있고, 인에이블 입력(E_IN), 제2 신호(S2) 및 클락 입력(C_IN)을 각각 수신하는 제1 내지 제3 NFET(N81b 내지 N83b)를 포함할 수 있다. 또한, 제1 NOR 게이트(G81b)는 클락 입력(C_IN) 및 제1 신호(S1)를 각각 수신하는 제5 및 제6 PFET(P85b, P86b)를 포함할 수 있고, 클락 입력(C_IN) 및 제1 신호(S1)를 각각 수신하는 제4 및 제5 NFET(N84b, N85b)를 포함할 수 있다.
도 8a의 2-1 AOI 게이트(82a)와 비교할 때, 도 8b의 2-1 AOI 게이트(82b)에서 제3 PFET(P83b) 및 제4 PFET(P84b)가 상이하게 배치될 수 있다. 예를 들면, 도 8b에 도시된 바와 같이, 제2, 제4 및 제3 PFET(P82b, P84b, P83b)가 제1 노드(N1)로부터 양의 전원 노드 사이에 순차적으로 상호 직렬 연결될 수 있고, 제1 PFET(P81b)는 제2 PFET(P82b)의 소스 및 제4 PFET(P84b)의 드레인에 연결된 드레인을 가질 수 있으며, 양의 전원 노드에 연결된 소스를 가질 수 있다. 도 8a를 참조하여 전술된 바와 같이, 제4 PFET(P84b)는 피드백 트랜지스터로서 내부 신호(INT)에 응답하여 제1 노드(N1)의 충전을 방지할 수 있다.
도 8c를 참조하면, 클락 게이팅 셀(80c)은 제1 NOR 게이트(G81c), 2-1 AOI 게이트(82c), 인버터(G84c) 및 OR 게이트(G85c)를 포함할 수 있다. 2-1 AOI 게이트(82c)는, 인에이블 입력(E_IN), 제2 신호(S2), 클락 입력(C_IN) 및 내부 신호(INT)를 각각 수신하는 제1 내지 제4 PFET(P81c 내지 P84c)를 포함할 수 있고, 인에이블 입력(E_IN), 제2 신호(S2) 및 클락 입력(C_IN)을 각각 수신하는 제1 내지 제3 NFET(N81c 내지 N83c)를 포함할 수 있다. 또한, 제1 NOR 게이트(G81c)는 클락 입력(C_IN) 및 제1 신호(S1)를 각각 수신하는 제5 및 제6 PFET(P85c, P86c)를 포함할 수 있고, 클락 입력(C_IN) 및 제1 신호(S1)를 각각 수신하는 제4 및 제5 NFET(N84c, N85c)를 포함할 수 있다.
도 8a의 2-1 AOI 게이트(82a)와 비교할 때, 도 8c의 2-1 AOI 게이트(82c)에서 제1 내지 제4 PFET(P81c 내지 P84c)가 상이하게 배치될 수 있다. 예를 들면, 도 8c에 도시된 바와 같이, 제3, 제4 및 제2 PFET(P83c, P84c, P82c)가 제1 노드(N1)로부터 양의 전원 노드 사이에 순차적으로 상호 직렬 연결될 수 있고, 제1 PFET(P81c)는 제1 노드(N1), 즉 제3 PFET(P83c)의 드레인에 연결된 드레인을 가질 수 있으며, 제4 PFET(P84c)의 소스 및 제2 PFET(P82c)의 드레인에 연결된 소스를 가질 수 있다. 도 8a를 참조하여 전술된 바와 같이, 제4 PFET(P84c)는 피드백 트랜지스터로서 내부 신호(INT)에 응답하여 제1 노드(N1)의 충전을 방지할 수 있다.
도 8d를 참조하면, 클락 게이팅 셀(80d)은 제1 NOR 게이트(G81d), 2-1 AOI 게이트(82d), 인버터(G84d) 및 OR 게이트(G85d)를 포함할 수 있다. 2-1 AOI 게이트(82d)는, 인에이블 입력(E_IN), 제2 신호(S2), 클락 입력(C_IN) 및 내부 신호(INT)를 각각 수신하는 제1 내지 제4 PFET(P81d 내지 P84d)를 포함할 수 있고, 인에이블 입력(E_IN), 제2 신호(S2) 및 클락 입력(C_IN)을 각각 수신하는 제1 내지 제3 NFET(N81d 내지 N83d)를 포함할 수 있다. 또한, 제1 NOR 게이트(G81d)는 클락 입력(C_IN) 및 제1 신호(S1)를 각각 수신하는 제5 및 제6 PFET(P85d, P86d)를 포함할 수 있고, 클락 입력(C_IN) 및 제1 신호(S1)를 각각 수신하는 제4 및 제5 NFET(N84d, N85d)를 포함할 수 있다.
도 8c의 2-1 AOI 게이트(82c)와 비교할 때, 도 8d의 2-1 AOI 게이트(82d)에서 제3 및 제4 PFET(P83d, P84d)가 상이하게 배치될 수 있다. 예를 들면, 도 8d에 도시된 바와 같이, 제4, 제3 및 제2 PFET(P84d, P83d, P82d)가 제1 노드(N1)로부터 양의 전원 노드 사이에 순차적으로 상호 직렬 연결될 수 있고, 제1 PFET(P81d)는 제1 노드(N1), 즉 제4 PFET(P84d)의 드레인에 연결된 드레인을 가질 수 있고, 제3 PFET(P83d)의 소스 및 제2 PFET(P82d)의 드레인에 연결된 소스를 가질 수 있다. 도 8a를 참조하여 전술된 바와 같이, 제4 PFET(P84d)는 피드백 트랜지스터로서 내부 신호(INT)에 응답하여 제1 노드(N1)의 충전을 방지할 수 있다.
도 8e를 참조하면, 클락 게이팅 셀(80e)은 제1 NOR 게이트(G81e), 로직 회로(82e), 인버터(G84e) 및 OR 게이트(G85e)를 포함할 수 있다. 로직 회로(82e)는 제2 내지 제4 PFET(P82e 내지 P84e), 제2 및 제3 NFET(N82e, N83e)를 포함할 수 있고, 제7 및 제8 PFET(P87e, P88e), 제6 및 제7 NFET(N86e, N87e)를 더 포함할 수 있다. 또한, 제1 NOR 게이트(G81e)는 제5 및 제6 PFET(P85e, P86e), 제4 및 제5 NFET(N84e, N85e)를 포함할 수 있다.
도 8a의 클락 게이팅 셀(80a)과 비교할 때, 도 8a의 2-1 AOI 게이트(82a) 및 OR 게이트(G85a)가 적어도 하나의 트랜지스터를 공유함으로써 도 8e의 로직 회로(82e)로 결합될 수 있다. 이를 위하여, 도 8e에 도시된 바와 같이, 로직 회로(82e)는 클락 인에이블(E)을 수신하는 제7 PFET(P87e) 및 제6 NFET(N86e)를 포함할 수 있고, 테스트 인에이블(SE)을 수신하는 제8 PFET(P88e) 및 제7 NFET(N87e)를 포함할 수 있다. 이에 따라, 도 8e의 클락 게이팅 셀(80e)에서 클락 인에이블(E) 및 테스트 인에이블(SE)은 제1 및 제2 인에이블 입력으로 각각 지칭될 수도 있다. 도 8b, 도 8c 및 도 8d의 클락 게이팅 셀들(80b, 80c, 80d)에서도, 도 8e의 클락 게이팅 셀(80e)과 유사하게, 제1 PFET들(P81b, P81c, P81d) 각각이 상호 직렬 연결된 2개의 PFET들로 대체되고 제1 NFET들(N81b, N81c, N81d) 각각이 상호 병렬 연결된 2개의 NFET들로 대체됨으로써, 클락 인에이블(E) 및 테스트 인에이블(SE)을 수신하는 로직 회로가 구현될 수 있는 점은 이해될 것이다.
도 9a 내지 도 9c는 본 개시의 예시적 실시예들에 따른 클락 게이팅 셀의 예시들을 나타내는 회로도들이다. 구체적으로, 도 9a 내지 도 9c의 회로도들은 도 6의 클락 게이팅 셀(60)의 예시들을 나타낸다. 도 8a 내지 도 8e의 클락 게이팅 셀들(80a 내지 80d)과 상이하게, 도 9a 내지 도 9c의 클락 게이팅 셀들(90a, 90b, 90c)에서 제2 신호(S2)를 수신하는 제2 PFET(예컨대, 도 9a의 P92a)는, 클락 입력(C_IN) 및 내부 신호(INT)를 각각 수신하는 제3 및 제4 PFET(예컨대, 도 9a의 P93a, P94a)와 제1 노드(N1) 및 양의 전원 노드 사이에서 직렬 연결되지 아니할 수 있다. 이하에서, 도 9a 내지 도 9c에 대한 설명 중 상호 중복되는 내용 및 도 8a 내지 도 8e와 중복되는 내용은 생략될 것이다.
도 9a를 참조하면, 클락 게이팅 셀(90a)은 제1 NOR 게이트(G91a), 2-1 AOI 게이트(92a), 인버터(G94a) 및 OR 게이트(G95a)를 포함할 수 있다. 2-1 AOI 게이트(92a)는, 인에이블 입력(E_IN), 제2 신호(S2), 클락 입력(C_IN) 및 내부 신호(INT)를 각각 수신하는 제1 내지 제4 PFET(P91a 내지 P94a)를 포함할 수 있고, 인에이블 입력(E_IN), 제2 신호(S2) 및 클락 입력(C_IN)을 각각 수신하는 제1 내지 제3 NFET(N91a 내지 N93a)를 포함할 수 있다. 또한, 제1 NOR 게이트(G81a)는 클락 입력(C_IN) 및 제1 신호(S1)를 각각 수신하는 제5 및 제6 PFET(P95a, P96a)를 포함할 수 있고, 클락 입력(C_IN) 및 제1 신호(S1)를 각각 수신하는 제4 및 제5 NFET(N94a, N95a)를 포함할 수 있다.
도 9a에 도시된 바와 같이, 제2 및 제1 PFET(P92a, P91a)가 제1 노드(N1) 및 양의 전원 노드 사이에서 상호 직렬 연결될 수 있다. 예를 들면, 제1 PFET(P91a)는 제2 PFET(P92a)의 소스에 연결된 드레인 및 양의 전원 노드에 연결된 소스를 가질 수 있고, 제2 PFET(P92a)는 제1 노드(N1)에 연결된 드레인 및 제1 PFET(P91a)의 드레인에 연결된 소스를 가질 수 있다. 또한, 제3 및 제4 PFET(P93a, P94a)가 제1 노드(N1)로부터 및 양의 전원 노드 사이에서 순차적으로 상호 직렬 연결될 수 있다. 제4 PFET(P94a)는 피드백 트랜지스터로서 내부 신호(INT)에 응답하여 제1 노드(N1)의 충전을 방지할 수 있다.
도 9b를 참조하면, 클락 게이팅 셀(90b)은 제1 NOR 게이트(G91b), 2-1 AOI 게이트(92b), 인버터(G94b) 및 OR 게이트(G95b)를 포함할 수 있다. 2-1 AOI 게이트(92b)는, 인에이블 입력(E_IN), 제2 신호(S2), 클락 입력(C_IN) 및 내부 신호(INT)를 각각 수신하는 제1 내지 제4 PFET(P91b 내지 P94b)를 포함할 수 있고, 인에이블 입력(E_IN), 제2 신호(S2) 및 클락 입력(C_IN)을 각각 수신하는 제1 내지 제3 NFET(N91b 내지 N93b)를 포함할 수 있다. 또한, 제1 NOR 게이트(G91b)는 클락 입력(C_IN) 및 제1 신호(S1)를 각각 수신하는 제5 및 제6 PFET(P95b, P96b)를 포함할 수 있고, 클락 입력(C_IN) 및 제1 신호(S1)를 각각 수신하는 제4 및 제5 NFET(N94b, N95b)를 포함할 수 있다.
도 9a의 2-1 AOI 게이트(92a)와 비교할 때, 2-1 AOI 게이트(92b)에서 제3 및 제4 PFET(P93b, P94b)가 상이하게 배치될 수 있다. 예를 들면, 도 9b에 도시된 바와 같이, 제4 및 제3 PFET(P94b, P93b)가 제1 노드(N1)로부터 양의 전원 노드 사이에 순차적으로 상호 직렬 연결될 수 있고, 제2 PFET(P92b)는 제1 노드(N1), 즉 제4 PFET(P94b)의 드레인에 연결된 드레인을 가질 수 있다. 제4 PFET(P94b)는 피드백 트랜지스터로서 내부 신호(INT)에 응답하여 제1 노드(N1)의 충전을 방지할 수 있다.
도 9c를 참조하면, 클락 게이팅 셀(90c)은 제1 NOR 게이트(G91c), 로직 회로(92c), 인버터(G94c) 및 OR 게이트(G95c)를 포함할 수 있다. 로직 회로(92c)는 제2 내지 제4 PFET(P92c 내지 P94b) 및 제2 및 제3 NFET(N92c 내지 N93c)를 포함할 수 있고, 제7 및 제8 PFET(P97c, P98c), 제6 및 제7 NFET(N96c, N97c)를 더 포함할 수 있다. 또한, 제1 NOR 게이트(G91c)는 제5 및 제6 PFET(P95c, P96c), 제4 및 제5 NFET(N94b, N95b)를 포함할 수 있다.
도 9a의 클락 게이팅 셀(90a)과 비교할 때, 도 9a의 2-1 AOI 게이트(92a) 및 OR 게이트(G95a)가 적어도 하나의 트랜지스터를 공유함으로써 도 9c의 로직 회로(92c)로 결합될 수 있다. 이를 위하여, 도 9c에 도시된 바와 같이, 로직 회로(92c)는 클락 인에이블(E)을 수신하는 제7 PFET(P97c) 및 제6 NFET(N96c)를 포함할 수 있고, 테스트 인에이블(SE)을 수신하는 제8 PFET(P98c) 및 제7 NFET(N97c)를 포함할 수 있다. 이에 따라, 도 9c의 클락 게이팅 셀(90c)에서 클락 인에이블(E) 및 테스트 인에이블(SE)은 제1 및 제2 인에이블 입력으로 각각 지칭될 수도 있다. 도 9b의 클락 게이팅 셀(90b)에서도, 도 9c의 클락 게이팅 셀(90c)과 유사하게, 제1 PFET(P91b)가 상호 직렬 연결된 2개의 PFET들로 대체되고 제1 NFET(N91b)가 상호 병렬 연결된 2개의 NFET들로 대체됨으로써, 클락 인에이블(E) 및 테스트 인에이블(SE)을 수신하는 로직 회로가 구현될 수 있는 점은 이해될 것이다.
도 10은 본 개시의 예시적 실시예에 따른 클락 게이팅 셀을 포함하는 집적 회로의 예시를 나타내는 블록도이다. 일부 실시예들에서, 도면들을 참조하여 전술된 클락 게이팅 셀은 디지털 신호를 처리하는 집적 회로에 포함될 수 있다. 도 10에 도시된 바와 같이, 집적 회로(100)는 제1 및 제2 클락 게이팅 셀(CGC1, CGC2), 파워 컨트롤러(PC), 제1 및 제2 조합 로직 블록(CL1, CL2) 및 복수의 플립플롭들(PF1, PF2, NF1, NF2)을 포함할 수 있다.
파워 컨트롤러(PC)는 집적 회로(100)의 전력을 제어할 수 있고, 제1 및 제2 클락 인에이블(E1, E2)을 생성할 수 있다. 예를 들면, 파워 컨트롤러(PC)는, 적어도 하나의 제1 포지티브 에지 트리거드 플립플롭(PF1), 제1 조합 로직 블록(CL1) 및 적어도 하나의 제2 포지티브 에지 트리거드 플립플롭(PF2)을 포함하는 디지털 회로에 의한 전력 소비를 감소시키기 위하여 비활성화된 제1 클락 인에이블(E1)을 생성할 수 있다. 또한, 파워 컨트롤러(PC)는, 적어도 하나의 제1 네거티브 에지 트리거드 플립플롭(NF1), 제2 조합 로직 블록(CL2) 및 적어도 하나의 제2 네거티브 에지 트리거드 플립플롭(NF2)을 포함하는 디지털 회로에 의한 전력 소비를 감소시키기 위하여 비활성화된 제2 클락 인에이블(E2)을 생성할 수도 있다.
제1 클락 게이팅 셀(CGC1)은 클락 입력(C_IN)을 수신할 수 있고, 제1 클락 인에이블(E1)에 기초하여 제1 클락 출력(C_OUT1)의 공급을 중단하거나 재개할 수 있다. 예를 들면, 제1 클락 게이팅 셀(CGC1)은, 도 2를 참조하여 전술된 바와 같이, 디스에이블 상태에서 로직 '0'으로 유지되는 제1 클락 출력(C_OUT1)을 생성할 수 있다. 이에 따라, 제1 클락 출력(C_OUT1)은 포지티브 에지 트리거드 플립플롭, 예컨대 적어도 하나의 제1 포지티브 에지 트리거드 플립플롭(PF1) 및 적어도 하나의 제2 포지티브 에지 트리거드 플립플롭(PF2)에 공급될 수 있다. 또한, 제2 클락 게이팅 셀(CGC2)은 클락 입력(C_IN)을 수신할 수 있고, 제2 클락 인에이블(E2)에 기초하여 제2 클락 출력(C_OUT2)의 공급을 중단하거나 재개할 수 있다. 예를 들면, 제2 클락 게이팅 셀(CGC2)은, 도 6을 참조하여 전술된 바와 같이, 디스에이블 상태에서 로직 '1'로 유지되는 제2 클락 출력(C_OUT2)을 생성할 수 있다. 이에 따라, 제2 클락 출력(C_OUT2)은 네거티브 에지 트리거드 플립플롭, 예컨대 적어도 하나의 제1 네거티브 에지 트리거드 플립플롭(NF1) 및 적어도 하나의 제2 네거티브 에지 트리거드 플립플롭(NF2)에 공급될 수 있다.
도 11은 본 개시의 예시적 실시예에 따른 집적 회로를 제조하기 위한 방법을 나타내는 순서도이다. 구체적으로, 도 11의 순서도는 전술된 클락 게이팅 셀을 포함하는 집적 회로(IC)(예컨대, 도 10의 100)를 제조하기 위한 방법을 나타낸다.
일부 실시예들에서, 클락 게이팅 셀은 표준 셀(standard cell)로서 정의될 수 있다. 표준 셀은 집적 회로(IC)에 포함되는 레이아웃의 단위로서, 단순하게 셀(cell)로서 지칭될 수도 있다. 집적 회로(IC)는 다수의 다양한 표준 셀들을 포함할 수 있고, 표준 셀들 각각은 고유한 기능을 제공할 수 있다. 표준 셀들은 집적 회로(IC)를 제조하기 위한 반도체 공정에 기초하여 미리 정해진 규칙들을 준수하는 구조를 가질 수 있고, 예컨대 레이어들의 적층 방향과 수직한 평면상에서 특정 방향으로 일정한 길이 또는 일정한 길이의 배수를 가질 수 있다.
표준 셀 라이브러리(또는 셀 라이브러리)(D2)는 표준 셀들에 관한 정보, 예컨대 기능 정보, 특성 정보, 레이아웃 정보 등을 포함할 수 있고, 클락 게이팅 셀에 관한 정보를 포함할 수 있다. 도면들을 참조하여 전술된 바와 같이, 표준 셀 라이브러리(D2)에 의해서 정의되는 클락 게이팅 셀은 높은 동작 신뢰도를 제공할 뿐만 아니라, 높은 효율성, 예컨대 감소된 면적 및 낮은 전력 소비를 제공할 수 있다.
단계 S10에서, RTL 데이터(D1)로부터 네트리스트(D3)를 생성하는 논리 합성 동작이 수행될 수 있다. 예를 들면, 반도체 설계 툴(예컨대, 논리 합성 툴)은 VHDL(VHSIC Hardware Description Language) 및 Verilog와 같은 HDL(Hardware Description Language)로서 작성된 RTL 데이터(D1)로부터 표준 셀 라이브러리(D2)를 참조하여 논리 합성을 수행함으로써, 비트스트림(bitstream) 또는 네트리스트를 포함하는 네트리스트(D3)를 생성할 수 있다. 표준 셀 라이브러리(D2)는 클락 게이팅 셀의 양호한 성능에 대한 정보를 포함할 수 있고, 논리 합성 과정에서 그러한 정보를 참조하여 표준 셀들이 집적 회로(IC)에 포함될 수 있다.
단계 S20에서, 네트리스트(D3)로부터 레이아웃 데이터(D4)를 생성하는 배치 및 라우팅(Place & Routing; P&R) 동작이 수행될 수 있다. 도 11에 도시된 바와 같이, 배치 및 라우팅 단계(S20)는 복수의 단계들(S21, S22, S23)을 포함할 수 있다. 단계 S21에서, 표준 셀들을 배치하는 동작이 수행될 수 있다. 예를 들면, 반도체 설계 툴(예컨대, P&R 툴)은 네트리스트(D3)로부터 표준 셀 라이브러리(D2)를 참조하여 복수의 표준 셀들을 배치할 수 있다. 예를 들면, 반도체 설계 툴은 표준 셀 라이브러리(D2)를 참조하여, 네트리스트(D3)에 의해서 정의된 클락 게이팅 셀의 레이아웃을 배치할 수 있다. 단계 S22에서, 상호연결(interconnection)들을 생성하는 동작이 수행될 수 있다. 상호연결은 표준 셀의 출력 핀(output pin) 및 입력 핀(input pin)을 전기적으로 연결할 수 있고, 예컨대 적어도 하나의 비아 및 적어도 하나의 전도성 패턴을 포함할 수 있다. 단계 S23에서, 레이아웃 데이터(D4)를 생성하는 동작이 수행될 수 있다. 레이아웃 데이터(D4)는, 예컨대 GDSII와 같은 포맷을 가질 수 있고, 표준 셀들 및 상호연결들의 기하학적 정보를 포함할 수 있다.
단계 S30에서, OPC(Optical Proximity Correction)가 수행될 수 있다. OPC는 집적 회로(IC)를 제조하기 위한 반도체 공정에 포함되는 포토리소그래피(photolithography)에서 빛의 특성에 기인하는 굴절 등의 왜곡 현상을 보정함으로써 원하는 모양의 패턴을 형성하기 위한 작업을 지칭할 수 있고, 레이아웃 데이터(D4)에 OPC가 적용됨으로써 마스크상의 패턴이 결정될 수 있다. 일부 실시예들에서, 집적 회로(IC)의 레이아웃은 단계 S30에서 제한적으로 변형될 수 있고, 단계 S30에서 집적 회로(IC)의 제한적으로 변형하는 것은 집적 회로(IC)의 구조를 최적화하기 위한 후처리로서, 디자인 폴리싱(design polishing)으로 지칭될 수 있다.
단계 S40에서, 마스크를 제작(manufacturing)하는 동작이 수행될 수 있다. 예를 들면, 레이아웃 데이터(D4)에 OPC를 적용함에 따라 복수의 층들에 형성된 패턴들을 형성하기 위하여 마스크상의 패턴들이 정의될 수 있고, 복수의 층들 각각의 패턴들을 형성하기 위한 적어도 하나의 마스크(또는, 포토마스크)가 제작될 수 있다.
단계 S50에서, 집적 회로(IC)를 제조(fabricating)하는 동작이 수행될 수 있다. 예를 들면, 단계 S40에서 제작된 적어도 하나의 마스크를 사용하여 복수의 층들이 패터닝됨으로써 집적 회로(IC)가 제조될 수 있다. 도 11에 도시된 바와 같이, 단계 S50은 단계들(S51, S52)을 포함할 수 있다. 단계 S51에서, FEOL(front-end-of-line) 공정이 수행될 수 있다. FEOL은 집적 회로(IC)의 제조 과정에서 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등을 기판에 형성하는 과정을 지칭할 수 있다. 예를 들면, FEOL은 웨이퍼를 평탄화(planarization)하고 세정(cleaning)하는 단계, 트랜치(trench)를 형성하는 단계, 웰(well)을 형성하는 단계, 게이트(gate) 라인을 형성하는 단계, 소스 및 드레인을 형성하는 단계 등을 포함할 수 있다. 단계 S52에서, BEOL(back-end-of-line) 공정이 수행될 수 있다. BEOL은 집적 회로(IC)의 제조 과정에서 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등을 상호연결하는 과정을 지칭할 수 있다. 예를 들면, BEOL은 게이트, 소스 및 드레인 영역을 실리사이드화(silicidation)하는 단계, 유전체를 부가하는 단계, 평탄화 단계, 홀을 형성하는 단계, 금속층을 부가하는 단계, 비아를 형성하는 단계, 패시베이션(passivation)층을 형성하는 단계 등을 포함할 수 있다. 그 다음에, 집적 회로(IC)는 반도체 패키지에 패키징될 수 있고, 다양한 어플리케이션들의 부품으로서 사용될 수 있다. 전술된 바와 같이, 클락 게이팅 셀의 양호한 특성에 기인하여 집적 회로(IC)는 높은 성능 및 효율을 가질 수 있고, 결과적으로 집적 회로(IC)를 포함하는 어플리케이션의 성능 및 효율이 개선될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.

Claims (20)

  1. SR(Set-Reset) 래치에 기초한 클락 게이팅 셀(clock gating cell)을 포함하는 집적 회로로서,
    상기 클락 게이팅 셀은,
    클락 입력 및 제1 신호를 수신하고 제2 신호를 생성하도록 구성된 제1 2-입력 로직 게이트;
    상기 제2 신호를 수신하고 클락 출력을 생성하도록 구성된 인버터; 및
    상기 제1 신호를 생성하고 상기 제1 2-입력 로직 게이트와 교차 결합됨으로써 상기 SR 래치를 형성하는, 제2 2-입력 로직 게이트를 제공하도록 구성된 3-입력 로직 게이트를 포함하고,
    상기 3-입력 로직 게이트는, 상기 제1 2-입력 로직 게이트의 내부 신호를 독점적으로(exclusively) 수신하고, 상기 내부 신호에 응답하여 상기 제1 신호가 생성되는 제1 노드의 풀-업 또는 풀-다운을 방지함으로써 경쟁 상태(race condition)를 회피하도록 구성된 피드백 트랜지스터를 포함하는 것을 특징으로 하는 집적 회로.
  2. 청구항 1에 있어서,
    상기 클락 게이팅 셀로부터 상기 클락 출력을 수신하도록 구성된 적어도 하나의 포지티브 에지 트리거드 플립플롭(positive edge triggered flipflop)을 더 포함하고,
    상기 제1 2-입력 로직 게이트 및 상기 제2 2-입력 로직 게이트 각각은, NAND 게이트이고,
    상기 3-입력 로직 게이트는, 2-1 OAI(OR-AND-INVERTER) 게이트이고,
    상기 피드백 트랜지스터는, 상기 제1 노드의 풀-다운을 차단하기 위한 NFET(n-channel Field Effect Transistor)인 것을 특징으로 하는 집적 회로.
  3. 청구항 1에 있어서,
    상기 클락 게이팅 셀로부터 상기 클락 출력을 수신하도록 구성된 적어도 하나의 네거티브 에지 트리거드 플립플롭(negative edge triggered flipflop)을 더 포함하고,
    상기 제1 2-입력 로직 게이트 및 상기 제2 2-입력 로직 게이트 각각은, NOR 게이트이고,
    상기 3-입력 로직 게이트는, 2-1 AOI(AND-OR-INVERTER) 게이트이고,
    상기 피드백 트랜지스터는, 상기 제1 노드의 풀-업을 차단하기 위한 PFET(p-channel Field Effect Transistor)인 것을 특징으로 하는 집적 회로.
  4. SR(Set-Reset) 래치에 기초한 클락 게이팅 셀(clock gating cell)로서,
    클락 입력 및 제1 신호를 수신하고 제2 신호를 생성하도록 구성된 제1 NAND 게이트;
    상기 제2 신호를 수신하고 클락 출력을 생성하도록 구성된 인버터; 및
    상기 제1 신호를 생성하고 상기 제1 NAND 게이트와 교차 결합됨으로써 상기 SR 래치를 형성하는 제2 NAND 게이트를 제공하도록 구성된 2-1 OAI(OR-AND-INVERTER) 게이트를 포함하고,
    상기 2-1 OAI 게이트는,
    반전된 인에이블 입력, 상기 제2 신호 및 상기 클락 입력을 각각 수신하도록 구성된 제1, 제2 및 제3 NFET(n-channel Field Effect Transistor); 및
    경쟁 상태(race condition)의 회피를 위하여, 상기 제1 신호가 생성되는 제1 노드 및 접지 노드 사이에서 상기 제3 NFET과 직렬 연결되고, 상기 제1 NAND 게이트의 내부 신호를 독점적으로(exclusively) 수신하도록 구성된, 제4 NFET를 포함하는 것을 특징으로 하는 클락 게이팅 셀.
  5. 청구항 4에 있어서,
    상기 제2 NFET는, 상기 제1 노드 및 상기 접지 노드 사이에서 상기 제3 및 제4 NFET와 직렬 연결된 것을 특징으로 하는 클락 게이팅 셀.
  6. 청구항 5에 있어서,
    상기 제2, 제3 및 제4 NFET는, 상기 제1 노드로부터 상기 접지 노드 사이에서 순차적으로 상호 직렬 연결되고,
    상기 제1 NFET는, 상기 제2 NFET의 소스와 상기 제3 NFET의 드레인에 연결된 드레인 및 상기 접지 노드와 연결된 소스를 가지는 것을 특징으로 하는 클락 게이팅 셀.
  7. 청구항 5에 있어서,
    상기 제2, 제4 및 제3 NFET는, 상기 제1 노드로부터 상기 접지 노드 사이에서 순차적으로 상호 직렬 연결되고,
    상기 제1 NFET는, 상기 제2 NFET의 소스와 상기 제4 NFET의 드레인에 연결된 드레인 및 상기 접지 노드와 연결된 소스를 가지는 것을 특징으로 하는 클락 게이팅 셀.
  8. 청구항 5에 있어서,
    상기 제3, 제4 및 제2 NFET는, 상기 제1 노드로부터 상기 접지 노드 사이에서 순차적으로 상호 직렬 연결되고,
    상기 제1 NFET는, 상기 제3 NFET의 드레인에 연결된 드레인 및 상기 제4 NFET의 소스와 상기 제2 NFET의 드레인에 연결된 소스를 가지는 것을 특징으로 하는 클락 게이팅 셀.
  9. 청구항 5에 있어서,
    상기 제4, 제3 및 제2 NFET는, 상기 제1 노드로부터 상기 접지 노드 사이에서 순차적으로 상호 직렬 연결되고,
    상기 제1 NFET는, 상기 제4 NFET의 드레인에 연결된 드레인 및 상기 제3 NFET의 소스와 상기 제2 NFET의 드레인에 연결된 소스를 가지는 것을 특징으로 하는 클락 게이팅 셀.
  10. 청구항 4에 있어서,
    상기 제1 NFET는, 상기 제2 NFET의 소스에 연결된 드레인 및 상기 접지 노드에 연결된 소스를 가지고,
    상기 제2 NFET는, 상기 제1 노드에 연결된 드레인을 가지는 것을 특징으로 하는 클락 게이팅 셀.
  11. 청구항 10에 있어서,
    상기 제3 및 제4 NFET는, 상기 제1 노드로부터 상기 접지 노드 사이에서 순차적으로 상호 직렬 연결된 것을 특징으로 하는 클락 게이팅 셀.
  12. 청구항 10에 있어서,
    상기 제4 및 제3 NFET는, 상기 제1 노드로부터 상기 접지 노드 사이에서 순차적으로 상호 직렬 연결된 것을 특징으로 하는 클락 게이팅 셀.
  13. 청구항 4에 있어서,
    상기 2-1 OAI 게이트는, 상기 반전된 인에이블 입력, 상기 제2 신호 및 상기 클락 입력을 각각 수신하도록 구성된 제1, 제2 및 제3 PFET(p-channel Field Effect Transistor)를 더 포함하는 것을 특징으로 하는 클락 게이팅 셀.
  14. 청구항 4에 있어서,
    상기 제1 NAND 게이트는, 상기 제2 신호가 생성되는 제2 노드 및 상기 접지 노드 사이에서 상호 직렬 연결되고 상기 클락 입력 및 상기 제1 신호를 각각 수신하도록 구성된, 제5 및 제6 NFET를 포함하고,
    상기 내부 신호는, 상기 제5 및 제6 NFET가 상호 연결된 노드에서 생성되는 것을 특징으로 하는 클락 게이팅 셀.
  15. 청구항 14에 있어서,
    상기 제5 NFET는, 상기 제2 노드와 연결된 드레인을 가지고,
    상기 제6 NFET는, 상기 접지 노드와 연결된 소스를 가지는 것을 특징으로 하는 클락 게이팅 셀.
  16. 청구항 14에 있어서,
    상기 제1 NAND 게이트는, 상기 클락 입력 및 상기 제1 신호를 각각 수신하도록 구성된 제4 및 제5 PFET를 더 포함하는 것을 특징으로 하는 클락 게이팅 셀.
  17. SR(Set-Reset) 래치에 기초한 클락 게이팅 셀(clock gating cell)로서,
    클락 입력 및 제1 신호를 수신하고 제2 신호를 생성하도록 구성된 제1 NOR 게이트;
    상기 제2 신호를 수신하고 클락 출력을 생성하도록 구성된 인버터; 및
    상기 제1 신호를 생성하고 상기 제1 NOR 게이트와 교차 결합됨으로써 상기 SR 래치를 형성하는 제2 NOR 게이트를 제공하도록 구성된 2-1 AOI(AND-OR-INVERTER) 게이트를 포함하고,
    상기 2-1 AOI 게이트는,
    인에이블 입력, 상기 제2 신호 및 상기 클락 입력을 각각 수신하도록 구성된 제1, 제2 및 제3 PFET(p-channel Field Effect Transistor); 및
    경쟁 상태(race condition)의 회피를 위하여, 상기 제1 신호가 생성되는 제1 노드 및 양의 전원 노드 사이에서 상기 제3 PFET과 직렬 연결되고, 상기 제1 NOR 게이트의 내부 신호를 독점적으로(exclusively) 수신하도록 구성된, 제4 PFET를 포함하는 것을 특징으로 하는 클락 게이팅 셀.
  18. 청구항 17에 있어서,
    상기 제2 PFET는, 상기 제1 노드 및 상기 양의 전원 노드 사이에서 상기 제3 및 제4 PFET와 직렬 연결된 것을 특징으로 하는 클락 게이팅 셀.
  19. 청구항 17에 있어서,
    상기 제1 PFET는, 상기 제2 PFET의 소스에 연결된 드레인 및 상기 양의 전원 노드에 연결된 소스를 가지고,
    상기 제2 PFET는, 상기 제1 노드에 연결된 드레인을 가지는 것을 특징으로 하는 클락 게이팅 셀.
  20. 청구항 18에 있어서,
    상기 제1 NOR 게이트는, 상기 제2 신호가 생성되는 제2 노드 및 상기 양의 전원 노드 사이에서 상호 직렬 연결되고 상기 클락 입력 및 상기 제1 신호를 각각 수신하도록 구성된, 제5 및 제6 PFET를 포함하고,
    상기 내부 신호는, 상기 제5 및 제6 PFET가 상호 연결된 노드에서 생성되는 것을 특징으로 하는 클락 게이팅 셀.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021152938A1 (ja) * 2020-01-29 2021-08-05 ソニーセミコンダクタソリューションズ株式会社 クロックイネーブラ回路
US11387817B2 (en) 2020-04-16 2022-07-12 Samsung Electronics Co., Ltd. Latch circuit, flip-flop circuit including the same
US11181957B1 (en) * 2020-11-24 2021-11-23 Arm Limited Reset protection scheme for functional safety applications
WO2022246636A1 (en) * 2021-05-25 2022-12-01 Yangtze Memory Technologies Co., Ltd. Method and apparatus for power saving in semiconductor devices
WO2023056640A1 (zh) * 2021-10-09 2023-04-13 华为技术有限公司 锁存器、触发器及芯片
CN114417759B (zh) * 2022-01-28 2022-12-20 杭州士兰微电子股份有限公司 触发单元的设计方法
CN117254791A (zh) * 2023-09-12 2023-12-19 广州市粤港澳大湾区前沿创新技术研究院 一种时钟门控实现方法及门控时钟电路

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6809570B2 (en) 2003-01-21 2004-10-26 Hewlett-Packard Development Company, L.P. Clock gater circuit
US8030982B2 (en) 2008-10-30 2011-10-04 Qualcomm Incorporated Systems and methods using improved clock gating cells
US8063673B2 (en) * 2008-12-29 2011-11-22 Oracle America, Inc. Transit state element
CN104769841B (zh) * 2012-09-19 2018-11-13 高通股份有限公司 用于降低动态功率的时钟门控电路
US9362910B2 (en) 2012-12-28 2016-06-07 Texas Instruments Incorporated Low clock-power integrated clock gating cell
US9246489B1 (en) 2014-09-29 2016-01-26 Texas Instruments Incorporated Integrated clock gating cell using a low area and a low power latch
US9577635B2 (en) * 2015-01-15 2017-02-21 Qualcomm Incorporated Clock-gating cell with low area, low power, and low setup time
US9564897B1 (en) 2015-10-06 2017-02-07 Samsung Electronics Co., Ltd Apparatus for low power high speed integrated clock gating cell
US9755618B1 (en) * 2016-03-04 2017-09-05 Qualcomm Incorporated Low-area low clock-power flip-flop
US10033356B2 (en) * 2016-06-15 2018-07-24 Apple Inc. Reduced power set-reset latch based flip-flop
US10298235B2 (en) 2017-04-02 2019-05-21 Samsung Electronics Co., Ltd. Low power integrated clock gating cell using controlled inverted clock

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