JP2003330984A - 半導体集積回路及びその設計方法 - Google Patents

Abstract

(57)【要約】 【課題】論理段数の増大を招くことなく、ノイズにも強
い回路設計が行えると共に、信号伝達を高速化すること
ができる半導体集積回路を提供する。 【解決手段】“Ｈ”から“Ｌ”へ遷移するときの立ち上
がり時間と、“Ｌ”から“Ｈ”へ遷移するときの立ち下
がり時間とが異なるＮＡＮＤ回路Ｄ１と、ＮＡＮＤ回路
Ｄ１の前段に配置され、クロック信号に応じて本来の第
１信号をＮＡＮＤ回路Ｄ１へ出力した後に、“Ｈ”及び
“Ｌ”のいずれかの出力に固定されるフリップフロップ
Ｆ１とを有し、前記本来の第１信号の次にフリップフロ
ップＦ１から出力される本来の第２信号がＮＡＮＤ回路
Ｄ１に到達する前に、フリップフロップＦ１から出力さ
れる“Ｈ”及び“Ｌ”のいずれかによって、ＮＡＮＤ回
路Ｄ１の出力を、前記遷移の速度が遅い“Ｈ”及び
“Ｌ”のいずれかに設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
における回路動作の高速化に関するものである。

【０００２】

【従来の技術】半導体集積回路における、ｎＭＯＳトラ
ンジスタ及びｐＭＯＳトランジスタのサイズの比（Ｗｎ
／Ｗｐ）と、立ち上がり時間及び立ち下がり時間（Dela
y time）との関係を図２５に示す。この図より、ｎＭＯ
Ｓトランジスタのサイズを大きくするほど立ち下がり時
間が速くなるが、逆にｐＭＯＳトランジスタのサイズが
小さくなることにより、立ち上がり時間が遅くなってし
まうことがわかる。

【０００３】従来の半導体集積回路の設計においては、
“Ｌ(Low)”レベル電圧から“Ｈ(High)”レベル電圧へ
の遷移と、“Ｈ(High)”レベル電圧から“Ｌ(Low)”レ
ベル電圧への遷移の２つの遷移が起こるため、通常は立
ち上がり時間と立ち下がり時間とが同一になるように設
計している。これら２つの時間が異なるように設計した
場合は、遅いほうの遷移のために信号の伝達が間に合わ
ず、動作周波数を上げることができないからである。

【０００４】また、ドミノ回路においては、立ち上がり
及び立ち下がりの遷移のうち、片側の遷移だけを問題に
するため、片側の遷移のみを速くする設計を行える。

【０００５】

【発明が解決しようとする課題】しかしながら、ドミノ
回路では、信号が一度遷移してしまうと、元に戻ること
が不可能であるために遷移方向を一方向のみに限定する
正論理しか扱えない。この結果、回路における論理段数
が多くなってしまう。また、ドミノ回路はノイズに弱い
ため、自動設計を行うのが難しい。

【０００６】そこでこの発明は、前記課題に鑑みてなさ
れたものであり、論理段数の増大を招くことなく、ノイ
ズにも強い回路設計が行えると共に、信号伝達を高速化
することができる半導体集積回路を提供することを目的
とする。

【０００７】

【課題を解決するための手段】前記目的を達成するため
に、この発明に係る半導体集積回路は、ハイレベル電圧
からローレベル電圧へ遷移するときの立ち上がり時間
と、前記ローレベル電圧からハイレベル電圧へ遷移する
ときの立ち下がり時間とが異なるスタンダードセルと、
前記スタンダードセルの前段に配置され、クロック信号
に応じて本来の第１信号を前記スタンダードセルへ出力
した後に、前記ハイレベル電圧及びローレベル電圧のい
ずれかの出力に固定されるフリップフロップとを具備
し、前記本来の第１信号の次に前記フリップフロップか
ら出力される本来の第２信号が前記スタンダードセルに
到達する前に、前記フリップフロップから出力される前
記ハイレベル電圧及びローレベル電圧のいずれかによっ
て、前記スタンダードセルの出力を、前記遷移の速度が
遅い前記ハイレベル電圧及びローレベル電圧のいずれか
に設定することを特徴とする。

【０００８】また、この発明に係る半導体集積回路の設
計方法は、スタンダードセルを有する論理回路を論理多
項式で表す工程と、前記論理多項式から相補的な信号を
探索する工程と、前記相補的な信号を検出したとき、こ
の相補的な信号を生成する多項式を複製する工程と、複
製した前記多項式に従って論理回路を生成する工程と、
前記スタンダードセルの各々における、立ち上がり遷移
及び立ち下がり遷移のいずれかの遷移方向を高速化する
工程とを具備することを特徴とする。

【０００９】

【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。説明に際し、全図にわた
り、共通する部分には共通する参照符号を付す。

【００１０】［第１の実施の形態］この発明の第１の実
施の形態の半導体集積回路について説明する。

【００１１】まず、出力の立ち上がり時間と立ち下がり
時間とが異なるスタンダードセルを設計する。これは、
ｎＭＯＳトランジスタとｐＭＯＳトランジスタのサイズ
を変えることで容易に設計できる。

【００１２】片側方向のみの遷移時間を速く設計した場
合、当然反対方向の遷移時間は遅くなってしまう。これ
を避けるために、予め前のサイクルで遅い遷移方向に遷
移させておいて、本来の信号が遷移の必要な方向であれ
ば、遷移させるという手法を用いる。この場合、信号遷
移の方向は速い方向に遷移するため、高速に信号を伝達
することができる。

【００１３】具体的な例を以下に述べる。

【００１４】図１（ａ）〜図１（ｃ）は、フリップフロ
ップ間の回路のツリーを示す図である。

【００１５】フリップフロップＦ１とＦ２との間には、
抵抗Ｒ、ＮＡＮＤ回路Ｄ１、Ｄ２、及びＮＯＲ回路Ｎ１
が接続されている。フリップフロップＦ１は、長い配線
から生じた抵抗Ｒを介してＮＡＮＤ回路Ｄ１の第１入力
端に接続されている。ＮＡＮＤ回路Ｄ１の第２入力端に
は、フリップフロップＦ３が接続されている。このＮＡ
ＮＤ回路Ｄ１の出力端は、ＮＡＮＤ回路Ｄ２の第１入力
端に接続されている。ＮＡＮＤ回路Ｄ２の第２入力端に
は、フリップフロップＦ４がインバータＩ１を介して接
続されている。さらに、ＮＡＮＤ回路Ｄ２の出力端は、
ＮＯＲ回路Ｎ１の第１入力端に接続されている。ＮＯＲ
回路Ｎ１の第２入力端子には、フリップフロップＦ５が
接続されている。

【００１６】この図１（ａ）に示した回路において、フ
リップフロップＦ１とＦ２との間の抵抗Ｒ、ＮＡＮＤ回
路Ｄ１、Ｄ２、及びＮＯＲ回路Ｎ１を通る信号線がクリ
ティカルパスである。このクリティカルパスを高速化す
れば、回路全体を高速化することが可能である。また、
このクリティカルパスが突出して遅延時間の大きなパス
であれば、このクリティカルパスにつながっている他の
パスからの信号はクリティカルパスを通ってくる信号よ
りも十分に速く到達していると考えてよいはずである。

【００１７】まず、図１（ｂ）に示すように、遷移が遅
い遷移方向に予め遷移させる信号（以下これをpre-char
ge信号と呼ぶ）を、ＮＡＮＤ回路Ｄ１の第１入力端に伝
達する。ここでは、フリップフロップＦ１から“Ｌ”を
第１入力端に伝達する。また、フリップフロップＦ３か
ら“Ｈ”を第２入力端に伝達する。これにより、ＮＡＮ
Ｄ回路Ｄ１は、遷移が遅い“Ｌ”側に予め遷移される。
なお、フリップフロップＦ３から“Ｌ”が第２入力端に
伝達された場合には、ＮＡＮＤ回路Ｄ１の出力は第１入
力端に伝達される信号にかかわらず常に“Ｈ”になるた
め、フリップフロップＦ１とＮＡＮＤ回路Ｄ１との間が
クリティカルパスにならない。

【００１８】その後、図１（ｃ）に示すように、本来の
信号（以下これをevaluate信号と呼ぶ）をＮＡＮＤ回路
Ｄ１の第１入力端に送る。evaluate信号によって、ＮＡ
ＮＤ回路Ｄ１において遷移が行われる場合、すなわち
“Ｈ”側への遷移は、速い方向の遷移であるためにクリ
ティカルパスの伝達時間を速くすることができる。

【００１９】図２は、pre-charge信号とevaluate信号の
タイミングを示すである。フリップフロップＦ１から出
力される信号Ｑの立ち上がりがevaluate信号であり、信
号Ｑの立ち下がりがpre-charge信号である。図３に示す
ように、evaluate信号の半サイクル後に、必ずpre-char
ge信号を送るようなフリップフロップを設計する。この
フリップフロップを使用すれば、evaluate信号が入力さ
れる前にpre-charge信号を送ることができる。このよう
なフリップフロップは、図４または図５に示すような回
路により実現できる。

【００２０】図４及び図５は、信号Ｄを半サイクルだけ
出力するフリップフロップの回路図である。図４に示す
フリップフロップは、信号ＤがクロックドインバータＣ
１に入力される。このクロックドインバータＣ１の出力
端は、直列接続されたクロックドインバータＣ２、ＮＡ
ＮＤ回路Ｄ３、クロックドインバータＣ３に接続されて
いる。クロックドインバータＣ１とＣ２との間には、ラ
ッチ回路を構成するインバータＩ２とクロックドインバ
ータＣ４が接続されている。さらに、クロックドインバ
ータＣ２とＮＡＮＤ回路Ｄ３との間には、ラッチ回路を
構成するインバータＩ３とクロックドインバータＣ５が
接続されている。

【００２１】また、図５に示すフリップフロップでは、
信号ＤがクロックドインバータＣ６に入力される。この
クロックドインバータＣ６の出力端は、ｎＭＯＳトラン
ジスタＮＴ１のゲートに接続されている。クロックドイ
ンバータＣ６とｎＭＯＳトランジスタＮＴ１のゲートと
の間には、ラッチ回路を構成するインバータＩ４とクロ
ックドインバータＣ７が接続されている。また、ｎＭＯ
ＳトランジスタＮＴ１のソースは、ｎＭＯＳトランジス
タＮＴ２を介して接地電位に接続され、ｎＭＯＳトラン
ジスタＮＴ１のドレインは、ｐＭＯＳトランジスタＰＴ
１、ｐＭＯＳトランジスタＰＴ２をそれぞれに介して電
源電圧ＶDDに接続されている。さらに、ｎＭＯＳトラン
ジスタＮＴ１のドレインはインバータＩ５に接続され、
このインバータＩ５の出力端はインバータＩ６に接続さ
れている。さらに、ｐＭＯＳトランジスタＰＴ１のゲー
トとｎＭＯＳトランジスタＮＴ２のゲートには、クロッ
ク信号ＣＬＫが入力されている。また、ｐＭＯＳトラン
ジスタＰＴ２のゲートはインバータＩ５とＩ６との間に
接続されている。

【００２２】ところで前述したevaluate信号は、フリッ
プフロップＦ１とＦ２との間を１サイクル以内に伝達し
なければならないが、pre-charge信号は１．５サイクル
以内に伝達すればよい。ＮＡＮＤ回路Ｄ１、Ｄ２、及び
ＮＯＲ回路Ｎ１における立ち上がりまたは立ち下がりの
遷移のうち、一方の遷移を速くして１サイクル以内に伝
達させる。一方、反対側の遷移は１．５サイクル以内に
伝達するように設計すればよい。

【００２３】図６に示すように、フリップフロップＦ１
から出力されるevaluate信号により、反転することが連
続して起こった場合でも、次段のフリップフロップＦ２
が動作するまでにevaluate信号が常にフリップフロップ
Ｆ２に到達する。したがって、次のステージへの影響は
ない、すなわちフリップフロップＦ２以降の動作に不具
合を生じさせることはない。

【００２４】上述した第１の実施の形態の構成及び動作
をまとめると以下の通りである。

【００２５】前記半導体集積回路は、図１（ｂ）に示す
ように、スタンダードセルとしてのＮＡＮＤ回路Ｄ１と
フリップフロップＦ１とを有する。ＮＡＮＤ回路Ｄ１で
は、出力がローレベル電圧からハイレベル電圧へ遷移す
るときの立ち上がり時間と、出力がハイレベル電圧から
ローレベル電圧へ遷移するときの立ち下がり時間とが異
なる。フリップフロップＦ１は、ＮＡＮＤ回路Ｄ１の前
段に配置されており、クロック信号の立ち上がり及び立
ち下がりのいずれかに同期して前記クロック信号の直前
のサイクルに入力された第１入力信号をＮＡＮＤ回路Ｄ
１へ出力した後に、ハイレベル電圧及びローレベル電圧
のいずれか一方の電圧に出力が固定される。そして、第
１入力信号の次にフリップフロップＦ１から出力される
第２入力信号がＮＡＮＤ回路Ｄ１に到達する前に、フリ
ップフロップＦ１から出力されるハイレベル電圧及びロ
ーレベル電圧のいずれかの電圧によって、ＮＡＮＤ回路
Ｄ１の出力が、前記遷移の速度が遅い、ハイレベル電圧
及びローレベル電圧のいずれか一方の電圧に設定される
ように構成されている。

【００２６】また、言い換えると以下のように表現する
こともできる。

【００２７】前記半導体集積回路は、図１（ｂ）に示す
ように、スタンダードセルとしてのＮＡＮＤ回路Ｄ１と
フリップフロップＦ１とを有する。ＮＡＮＤ回路Ｄ１で
は、出力がローレベル電圧からハイレベル電圧へ遷移す
るときの立ち上がり時間と、出力がハイレベル電圧から
ローレベル電圧へ遷移するときの立ち下がり時間とが異
なる。フリップフロップＦ１は、ＮＡＮＤ回路Ｄ１の前
段に配置されており、クロック信号が“Ｈ”の期間及び
“Ｌ”の期間のいずれか一方の期間では、クロック信号
の直前のサイクルに入力された入力信号を出力し、前記
クロック信号が前記一方の期間と異なる他方の期間で
は、ハイレベル電圧及びローレベル電圧のいずれか一方
の電圧に出力が固定される。そして、フリップフロップ
Ｆ１は、前記入力信号を出力する前に、ＮＡＮＤ回路Ｄ
１の出力を、前記遷移の速度が遅い、ハイレベル電圧及
びローレベル電圧のいずれか一方の電圧に設定するよう
に構成されている。

【００２８】以上説明したようにこの第１の実施の形態
では、論理回路素子において遷移が遅い遷移方向に予め
遷移させるpre-charge信号を入力しておき、本来の信号
が遷移の必要な方向であれば遷移させることにより、信
号伝達を高速化することができる。

【００２９】［第２の実施の形態］次に、この発明の第
２の実施の形態の半導体集積回路について説明する。

【００３０】前記第１の実施の形態では、半導体集積回
路の動作テスト時などに動作周波数を下げたときに、pr
e-charge信号が０．５サイクル以内に到達してしまう
と、誤動作するという問題がある。そのため、テスト時
用に、クロック信号が“Ｈ”の期間と“Ｌ”の期間が異
なるクロック信号を用意して動作させればよい。

【００３１】図７は、前述した“Ｈ”の期間と“Ｌ”の
期間が異なるクロック信号のタイミングチャートであ
る。このようなクロック信号では、pre-charge信号の後
にevaluate信号が出るまでの期間が同じであるため、pr
e-charge信号が伝播して誤動作するという問題は発生し
ない。なお、図７に示すような信号は、ＰＬＬ回路の出
力の外にカウンタを付加することにより実現することが
できる。

【００３２】［第３の実施の形態］次に、この発明の第
３の実施の形態の半導体集積回路について説明する。こ
の第３の実施の形態は、前記第２の実施の形態と同様
に、低周波での動作を保証する回路方式を実現する方法
である。

【００３３】この実施の形態では、クロック信号の半サ
イクルにおいて入力をそのまま出力し、残りの半サイク
ルにおいては出力を固定するラッチ（これは通常の半導
体集積回路の設計に用いられるものと同じ）を使用す
る。例として、クロック信号が“Ｈ”になる瞬間に出力
を行うフリップフロップを用いた回路で考える。クロッ
ク信号が“Ｈ”の間は入力をそのまま出力し、“Ｌ”の
期間は出力を固定するタイプのラッチをフリップフロッ
プＦ１１とＦ１２との間のパスに挿入し、pre-charge信
号が伝達するのを防ぐ。

【００３４】図８及び図９は、第３の実施の形態の半導
体集積回路の構成を示すブロック図である。

【００３５】フリップフロップＦ１１は、スタンダード
セルＳ１１、Ｓ１２を介してハイスルーラッチＨＬ１１
に接続されている。このハイスルーラッチＨＬ１１は、
スタンダードセルＳ１３、Ｓ１４、Ｓ１５を介してフリ
ップフロップＦ１２に接続されると共に、スタンダード
セルＳ１６、Ｓ１７を介してフリップフロップＦ１３に
接続されている。前記スタンダードセルＳ１１、Ｓ１２
には、フリップフロップＦ１４、Ｆ１５がそれぞれ接続
されている。

【００３６】このように構成された回路では、クロック
信号が“Ｈ”の期間に、図８に示すようにフリップフロ
ップＦ１１が本来の信号（evaluate信号）を出力する。
この期間にevaluate信号はハイスルーラッチＨＬ１１を
通過するように設計しておく。逆にいうと、そのような
位置にハイスルーラッチＨＬ１１を挿入しておく。

【００３７】前記クロック信号のその半サイクル後（ク
ロック信号が“Ｌ”の期間）に、図９に示すように、フ
リップフロップＦ１１がpre-charge信号を出力すると共
に、パス間に挿入されたハイスルーラッチＨＬ１１を閉
じる。こうすることにより、pre-charge信号はハイスル
ーラッチＨＬ１１の入り口で止まることになる。また、
evaluate信号は次のフリップフロップＦ１２、Ｆ１３の
入り口まで到達することにより、正しく信号を伝達する
ことができる。

【００３８】次に、クロック信号が“Ｈ”になった瞬間
に、ハイスルーラッチＨＬ１１からpre-charge信号が伝
達される。同時に、前段のフリップフロップＦ１１から
evaluate信号が出力される。このevaluate信号が遷移を
必要とする信号であれば、ハイスルーラッチＨＬ１１か
ら出力されたpre-charge信号の後を追いかけて、このpr
e-charge信号を消してしまう。evaluate信号は、pre-ch
arge信号よりも速く伝達されるからである。

【００３９】一方、evaluate信号が遷移を必要としない
信号であるならば、次にクロック信号が“Ｈ”になる期
間までにpre-charge信号が次段のフリップフロップＦ１
２、Ｆ１３に到達しておけばよい。このように、pre-ch
arge信号がフリップフロップＦ１１とフリップフロップ
Ｆ１２（あるいはＦ１３）との間を１．５サイクルかけ
て到達することにより、正しく信号処理が行われる。

【００４０】図１０（ａ）は前記第３の実施の形態の回
路構成を模式的に示す図であり、図１０（ｂ）は前記回
路におけるevaluate（Ｅｖ）信号及びpre-charge（Ｐ
ｃ）信号のタイミング制約を模式的に示す図である。

【００４１】図１０（ａ）に示すように、フリップフロ
ップＦ１１は、ｃＭＯＳ回路を有するスタンダードセル
Ｓ１１、Ｓ１２を介してハイスルーラッチＨＬ１１に接
続されている。さらに、ハイスルーラッチＨＬ１１は、
ｃＭＯＳ回路を有するスタンダードセルＳ１３〜Ｓ１５
を介してフリップフロップＦ１２に接続される。ハイス
ルーラッチＨＬ１１は、フリップフロップＦ１１から出
力されたpre-charge信号が次段のフリップフロップＦ１
２に０．５サイクル以内に伝播しないように、フリップ
フロップＦ１１とＦ１２との間に配置されている。

【００４２】また、この第３の実施の形態の具体的な例
として、配線遅延を削減するためのリピータに適用した
例を図１１に示す。フリップフロップＦ１１とハイスル
ーラッチＨＬ１１との間には、直列接続されたインバー
タＩ１１〜Ｉ１４が配置される。さらに、ハイスルーラ
ッチＨＬ１１とフリップフロップＦ１２との間には、直
列接続されたインバータＩ１５〜Ｉ１８が配置されてい
る。

【００４３】上述した第３の実施の形態の構成及び動作
をまとめると以下の通りである。

【００４４】前記半導体集積回路は、前記第１の実施の
形態の半導体集積回路に対して、さらにラッチ回路ＨＬ
１１を有する。ラッチ回路ＨＬ１１は、クロック信号が
“Ｈ”の期間及び“Ｌ”の期間のいずれか一方の期間で
は入力された信号をそのまま出力し、前記クロック信号
が前記一方の期間と異なる他方の期間では、前記一方の
期間で出力していた前記信号を保持する。そして、図９
に示したように、前記遷移の速度が遅い側のハイレベル
電圧及びローレベル電圧のいずれかの電圧がフリップフ
ロップＦ１１から出力されている期間はラッチ回路ＨＬ
１１を閉じることによって、前記遷移の速度が遅い側の
ハイレベル電圧及びローレベル電圧のいずれかをフリッ
プフロップＦ１１の次段に配置されたフリップフロップ
Ｆ１２まで到達させないように構成されている。

【００４５】以上説明したようにこの第３の実施の形態
では、pre-charge信号及びevaluate信号のタイミング設
計により、動作周波数が低いときでも正しく動作させる
ことができる。

【００４６】［第４の実施の形態］次に、この発明の第
４の実施の形態の半導体集積回路について説明する。こ
の第４の実施の形態では、pre-charge信号のタイミング
制約を緩めるために、pre-charge信号を前段のフリップ
フロップから受け取るのではなく、直接、クロック信号
で受け取ることができるセルを使用する。

【００４７】図１２（ａ）〜図１２（ｃ）は、入力され
たクロック信号を直接、pre-charge信号として使用した
例を示す回路図である。図１２（ａ）は通常のＮＡＮＤ
回路である。図１２（ｂ）は出力を遷移動作が遅い
“Ｌ”に遷移させるＮＡＮＤ回路であり、図１２（ｃ）
は出力を遷移動作が遅い“Ｈ”に遷移させるＮＡＮＤ回
路である。なお、出力を遷移動作が遅い“Ｌ”または
“Ｈ”に予め遷移させる動作を以降pre-chargeと記す。

【００４８】図１２（ａ）及び図１２（ｂ）に示すよう
な回路により、出力を“Ｈ”にpre-chargeする回路や
“Ｌ”にpre-chargeする回路を設計することができる。
出力を“Ｈ”にpre-chargeする回路では、“Ｌ”に遷移
させる信号がevaluate信号である。よって、ｎＭＯＳト
ランジスタのサイズを大きくして“Ｈ”→“Ｌ”の遷移
が速くなるように設計しておく。逆に、出力を“Ｌ”に
pre-chargeする回路では、“Ｈ”に遷移させる信号がev
aluate信号である。よって、ｐＭＯＳトランジスタのサ
イズを大きくして“Ｌ”→“Ｈ”への遷移が速くなるよ
うに設計しておく。

【００４９】図１３（ａ）は前記第４の実施の形態の回
路構成を模式的に示す図であり、図１３（ｂ）は前記回
路におけるevaluate（Ｅｖ）信号及びpre-charge（Ｐ
ｃ）信号のタイミング制約を模式的に示す図である。

【００５０】図１３（ａ）に示すように、フリップフロ
ップＦ２１は、スタンダードセルＳ２１、Ｓ２２、Ｓ２
３、Ｓ２４、及びＳ２５を介してハイスルーラッチＨＬ
２１に接続されている。このハイスルーラッチＨＬ２１
は、スタンダードセルＳ２６、Ｓ２７、Ｓ２８、Ｓ２
９、及びＳ３０を介してフリップフロップＦ２２に接続
される。さらに、このフリップフロップＦ２２は、スタ
ンダードセルＳ３１、Ｓ３２、Ｓ３３、Ｓ３４、及びＳ
３５を介してハイスルーラッチＨＬ２２に接続されてい
る。前記スタンダードセルＳ２１、Ｓ２３、Ｓ２５、Ｓ
２６、Ｓ２８、Ｓ３０、Ｓ３１、Ｓ３３、及びＳ３５
は、クロック信号を伴わないｃＭＯＳ回路を有するスタ
ンダードセルである。スタンダードセルＳ２２、Ｓ２
４、Ｓ２７、Ｓ２９、Ｓ３２、及びＳ３４は、クロック
信号を伴ったｃＭＯＳ回路を有するスタンダードセルで
ある。

【００５１】このような構成を持つ回路では、図１３
（ｂ）に示すように、フリップフロップＦ２１からpre-
charge信号が出力されると同時に、その後段のパス中に
接続されたスタンダードセルＳ２２、Ｓ２４、Ｓ２７、
Ｓ２９、Ｓ３２、及びＳ３４からもpre-charge信号が出
力される。フリップフロップＦ２１からevaluate信号が
出力される期間は、その後段のパス中のスタンダードセ
ルＳ２２、Ｓ２４はpre-charge信号を受ける入力端子が
オフの状態になっている。このため、パス中のスタンダ
ードセルＳ２２、Ｓ２４は、信号処理を行うことができ
る。

【００５２】このように、前記第３の実施の形態で用い
たスタンダードセルを、pre-charge信号の出力が可能な
スタンダードセルに置き換えることにより、pre-charge
信号のタイミング制約を緩めることができる。図１３
（ｂ）に示したように、pre-charge信号は、フリップフ
ロップＦ２１からpre-charge用のスタンダードセルＳ２
２まで、及びこのスタンダードセルＳ２２からpre-char
ge用のスタンダードセルＳ２４までをそれぞれ０．５サ
イクル内に伝達すればよい。ただし、スタンダードセル
間にハイスルーラッチＨＬ２１が挿入されている場合
は、１サイクル以内でよい。

【００５３】また、この第４の実施の形態の具体的な例
として、pre-charge用の端子を持つスタンダードセルを
用いた例を図１４（ａ）に、長距離配線の配線内にリピ
ータを挿入し、他の論理回路に接続した例を図１４
（ｂ）に示す。

【００５４】図１４（ａ）に示した例では、フリップフ
ロップＦ２１とハイスルーラッチＨＬ２１との間に、直
列接続されたインバータＩ２１、Ｉ２２、ＮＡＮＤ回路
Ｄ２１、及びインバータＩ２３、Ｉ２４が配置される。
さらに、ハイスルーラッチＨＬ２１とフリップフロップ
Ｆ２２との間に、直列接続されたインバータＩ２５〜Ｉ
２７、ＮＡＮＤ回路Ｄ２２、及びインバータＩ２８、Ｉ
２９が配置されている。

【００５５】また、図１４（ｂ）に示した例では、フリ
ップフロップＦ２１とハイスルーラッチＨＬ２１との間
は、直列接続されたインバータＩ３１、Ｉ３２、ＮＡＮ
Ｄ回路Ｄ３１、及びインバータＩ３３、Ｉ３４が配置さ
れる。さらに、ハイスルーラッチＨＬ２１とフリップフ
ロップＦ２２、Ｆ２３との間には、直列接続されたイン
バータＩ３５、ＮＡＮＤ回路Ｄ３２、インバータＩ３
６、Ｉ３７、及びロジック回路ＬＯ１が配置されてい
る。

【００５６】上述した第４の実施の形態の構成及び動作
をまとめると以下の通りである。

【００５７】前記半導体集積回路は、図１３（ａ）に示
すように、スタンダードセルＳ２１、スタンダードセル
Ｓ２２、及びラッチ回路ＨＬ２１を有する。スタンダー
ドセルＳ２１では、出力がローレベル電圧からハイレベ
ル電圧へ遷移するときの立ち上がり時間と、出力がハイ
レベル電圧からローレベル電圧へ遷移するときの立ち下
がり時間とが異なる。スタンダードセルＳ２２は、クロ
ック信号が入力されるクロック端子を持ち、クロック信
号が“Ｈ”の期間及び“Ｌ”の期間のいずれか一方の期
間に前記遷移の速度が遅い側のハイレベル電圧及びロー
レベル電圧のいずれかの電圧を出力する。ラッチ回路Ｈ
Ｌ２１は、スタンダードセルＳ２１及びスタンダードセ
ルＳ２２を通過した通過信号を受け取り、クロック信号
が“Ｈ”の期間及び“Ｌ”の期間のいずれか一方の期間
では前記通過信号をそのまま出力し、クロック信号が前
記一方の期間と異なる他方の期間では、前記一方の期間
で出力していた前記通過信号を保持する。

【００５８】以上説明したようにこの第４の実施の形態
では、pre-charge信号が出力可能なスタンダードセルを
フリップフロップ間に配置することにより、pre-charge
信号のタイミング制約を緩めることができる。

【００５９】［第５の実施の形態］次に、この発明の第
５の実施の形態の半導体集積回路について説明する。前
記第４の実施の形態まではフリップフロップベースの設
計を行ったが、この実施の形態では、フリップフロップ
ベースの設計ではなく、ラッチベースの設計を行った場
合を考える。

【００６０】図１５（ａ）は第５の実施の形態の回路構
成を模式的に示す図であり、図１５（ｂ）は前記回路に
おけるevaluate（Ｅｖ）信号及びpre-charge（Ｐｃ）信
号のタイミング制約を模式的に示す図である。

【００６１】図１５（ａ）に示すように、ロースルーラ
ッチ（ＬＴＬ）ＬＬ３１は、スタンダードセルＳ２１、
Ｓ２２、Ｓ２３、Ｓ２４、及びＳ２５を介してハイスル
ーラッチＨＬ３１に接続されている。このハイスルーラ
ッチＨＬ３１は、スタンダードセルＳ２６、Ｓ２７、Ｓ
２８、Ｓ２９、及びＳ３０を介してロースルーラッチＬ
Ｌ３２に接続される。さらに、このロースルーラッチＬ
Ｌ３２は、スタンダードセルＳ３１、Ｓ３２、Ｓ３３、
Ｓ３４、及びＳ３５を介してハイスルーラッチＨＬ３２
に接続されている。

【００６２】このような構成を持つ回路においても、図
１５（ａ）に示すpre-charge用のスタンダードセルＳ２
２、Ｓ２４、Ｓ２７、Ｓ２９、Ｓ３２、及びＳ３４を用
いてpre-charge信号を伝達する。クロック信号が“Ｈ”
の期間に閉じているロースルーラッチＬＬ３１では、そ
のラッチの後段のパスにはevaluate信号が伝播してい
て、その期間中に次段のハイスルーラッチＨＬ３１をev
aluate信号が通過するようにしておく。なお、前記ハイ
スルーラッチＨＬ３１は、“Ｈ”の期間は開き、“Ｌ”
の期間は閉じるラッチである。

【００６３】図１５（ｂ）に示したように、pre-charge
信号は、pre-charge用のスタンダードセル間、すなわち
スタンダードセルＳ２２からスタンダードセルＳ２４ま
でを０．５サイクル以内に伝達すればよい。ただし、ス
タンダードセル間にハイスルーラッチＨＬ３１が挿入さ
れている場合は、１サイクル以内でよい。

【００６４】また、evaluate信号は、前記ラッチ間を
０．５サイクル以内にで伝達すればよいが、前段のラッ
チを通過して閉じるまでに到達していたところから０．
５サイクル以内に次段のラッチに到達すればよい。この
ため、ラッチの前後でタイミングの貸し借り（いわゆる
borrowing）が可能である。

【００６５】以上説明したようにこの第５の実施の形態
では、pre-charge信号が出力可能なスタンダードセルを
ラッチ間に配置することにより、pre-charge信号のタイ
ミング制約を緩めることができる。

【００６６】［第６の実施の形態］次に、この発明の第
６の実施の形態の半導体集積回路について説明する。こ
の第６の実施の形態は、フリップフロップとラッチが混
在する回路に、pre-charge信号が出力可能なスタンダー
ドセルを配置した例である。

【００６７】図１６（ａ）は第６の実施の形態の回路構
成を模式的に示す図であり、図１６（ｂ）は前記回路に
おけるevaluate（Ｅｖ）信号及びpre-charge（Ｐｃ）信
号のタイミング制約を模式的に示す図である。

【００６８】図１６（ａ）に示すように、フリップフロ
ップＦ４１は、スタンダードセルＳ４１、Ｓ４２、Ｓ４
３を介してハイスルーラッチＨＬ４１に接続されてい
る。ハイスルーラッチＨＬ４１は、スタンダードセルＳ
４４、Ｓ４５、Ｓ４６を介してロースルーラッチＬＬ４
１に接続されている。ロースルーラッチＬＬ４１は、ス
タンダードセルＳ４７、Ｓ４８、Ｓ４９を介してハイス
ルーラッチＨＬ４２に接続されている。さらに、ハイス
ルーラッチＨＬ４２は、スタンダードセルＳ５０、Ｓ５
１、Ｓ５２を介してフリップフロップＦ４２に接続され
ている。前記スタンダードセルＳ４１、Ｓ４３、Ｓ４
４、Ｓ４６、Ｓ４７、Ｓ４９、Ｓ５０、及びＳ５２は、
クロック信号を伴わないｃＭＯＳ回路を有するスタンダ
ードセルである。スタンダードセルＳ４２、Ｓ４５、Ｓ
４８、及びＳ５１は、クロック信号を伴ったｃＭＯＳ回
路を有するスタンダードセルである。

【００６９】図１６（ｂ）に示すように、pre-charge信
号は、フリップフロップＦ４１からpre-charge用のスタ
ンダードセルＳ４２までを０．５サイクル内に伝達すれ
ばよい。ただし、スタンダードセル間にハイスルーラッ
チあるいはロースルーラッチが挿入されている場合は、
１サイクル以内でよい。また、evaluate信号は、前記各
々のラッチ間を０．５サイクル以内にで伝達すればよ
い。

【００７０】図１６（ａ）に示したように、フリップフ
ロップとラッチとの間に、pre-charge信号が出力可能な
スタンダードセルを配置することにより、片側遷移のみ
を高速化した回路が形成できる。

【００７１】［第７の実施の形態］次に、この発明の第
７の実施の形態の半導体集積回路について説明する。通
常のスタンダードセルを用いた設計においては、それぞ
れのスタンダードセルに入力される信号のタイミングは
それぞればらばらであるために、パス中のノードが何回
も遷移する可能性がある。パス中のノードが何回も遷移
すると、消費電力を増加させると共に、遷移動作が遅い
遷移（pre-charge信号によるの遷移）が発生し、信号の
伝達時間を遅くしてしまう。

【００７２】このような信号の伝達遅延を避けるため
に、図１７に示すように、ＮＡＮＤ回路Ｄ４１、ＮＯＲ
回路Ｎ４１、ＮＡＮＤ回路Ｄ４２に入力される端子を全
て同じ方向にpre-charge信号によって遷移させておく。
こうすることにより、それぞれのＮＡＮＤ回路Ｄ４１、
Ｄ４２、ＮＯＲ回路Ｎ４１の出力は最大でも一度しか遷
移しないことになる。この結果、余分な消費電力を発生
しないと共に、信号の遅延時間の増大も防ぐことができ
る。なお、ＡＮＤ回路、ＯＲ回路に対しても、入力され
る端子を全て同じ方向にpre-charge信号によって遷移さ
せておくことによって、同様の効果を得ることができ
る。

【００７３】上述した第７の実施の形態の構成及び動作
をまとめると以下の通りである。

【００７４】前記半導体集積回路は、フリップフロップ
Ｆ５１、Ｆ５２、Ｆ５３と、スタンダードセルとしての
ＮＡＮＤ回路Ｄ４１、ＮＯＲ回路Ｎ４１、及びＮＡＮＤ
回路Ｄ４２を有する。そして、フリップフロップＦ５
１、Ｆ５２、Ｆ５３からそれぞれＮＡＮＤ回路Ｄ４１、
ＮＯＲ回路Ｎ４１、及びＮＡＮＤ回路Ｄ４２の全ての入
力端子に、前記遷移の速度が遅い側の信号であるハイレ
ベル電圧及びローレベル電圧のいずれかの電圧が供給さ
れるように構成されている。

【００７５】以上説明したようにこの第７の実施の形態
では、各々の論理回路素子の入力端子を全て同じ方向に
pre-charge信号によって遷移させておくことにより、低
消費電力化を図ると共に、信号の遅延時間の増大も防ぐ
ことができる。

【００７６】次に、前記第１〜第７の実施の形態で使用
したスタンダードセルにおいて、立ち上がりまたは立ち
下がりの遷移を速くする手法について、以降の第８〜第
１０の実施の形態で説明する。

【００７７】前述したように、スタンダードセルを用い
た設計において、信号の遷移方向（High-LevelからLow-
Level、またはその逆）の一方を高速にすることによ
り、全体の信号伝搬速度を高速化する方法がある。例え
ば、図１８に示す回路に、一方向の遷移を高速にしたス
タンダードセルを適用する場合を考える。図１９に示す
ように、全てのセルを“Ｌ”レベルから“Ｈ”レベルの
遷移（以下rise遷移と記す）が速くなるようにした場
合、各セルのrise遷移方向が２０％高速化されていれ
ば、回路全体が２０％高速になる。図中の右上がりの矢
印は、rise遷移を示している。

【００７８】スタンダードセルを遷移方向に高速化する
場合、例えばrise遷移方向を高速化するには、セル中の
ｐＭＯＳトランジスタのゲート幅を大きくする方法があ
る。しかし、“Ｈ”レベルから“Ｌ”レベルの遷移（以
下fall遷移と記す）方向の速度を維持するためには、ｎ
ＭＯＳトランジスタのサイズを維持すると、スタンダー
ドセルの高さが変わってしまう。スタンダードセルの高
さとは、ｐＭＯＳトランジスタとｎＭＯＳトランジスタ
を挟むように配置された２つに電源配線間の長さをい
う。

【００７９】スタンダードセルは、高さを一定（或いは
基準高さの整数倍）にすることにより、電源配線の共通
化が可能となり、設計の自由化を容易にしている。従っ
て、セルの高さを変えてしまうと、従来のスタンダード
セルと置き換えたり、混在させたりすることが困難とな
る。さらに、回路面積の増加が無視できず、配線の遅延
が増加して、高速化の効果を相殺してしまう。

【００８０】そこで、後述する第８の実施の形態では、
スタンダードセルの高さを変えずに、特定の遷移方向を
高速化したレイアウトを提案する。提案するレイアウト
は、セル中のトランジスタのうち、ｐＭＯＳトランジス
タ、ｎＭＯＳトランジスタのいずれか一方のしきい値電
圧を下げることにより、スタンダードセルの形を変えず
に特定の遷移方向を高速化する。

【００８１】また、第９の実施の形態では、スタンダー
ドセルの高さを維持したまま、セル中のトランジスタの
部分のみ、ウェル境界を変え、セルの両端でウェル境界
の整合をとることによって、一方の遷移方向に高速化す
るレイアウトを提案する。先のしきい値電圧Ｖｔｈを一
方だけ変える手法で適用できない場合、例えばｎＭＯＳ
トランジスタ及びｐＭＯＳトランジスタ共にしきい値電
圧を限界まで下げていた場合にも、セルの幅が数〜数十
％大きくなるが、セル高さを変えずに、特定の遷移方向
を高速化できる。

【００８２】さらに、第１０の実施の形態では、ウェル
境界を変更して高速化した場合に、回路全体を効率良く
高速化できる、高速化設計手法を提案する。ウェル境界
を変更した場合、高速化した遷移と逆方向の遷移は遅く
なるので、論理多項式上で信号が相補的に使われている
回路（多項式の中のＡとnot-Ａが共にある場合）では、
単純にスタンダードセルを通常のものから遷移方向に高
速化することはできない。しかし、提案する手法では、
回路の一部を複製することより、信号が相補的に用いら
れる回路でも、効率よく高速化できる。

【００８３】［第８の実施の形態］まず、この発明の第
８の実施の形態の半導体集積回路について説明する。図
２０（ａ）は通常のインバータを構成するスタンダード
セルのレイアウト図であり、図２０（ｂ）は第８の実施
の形態のfall遷移を高速化した、インバータを構成する
スタンダードセルのレイアウト図である。

【００８４】これらのスタンダードセルは、ｎＭＯＳト
ランジスタＮＴ１とｐＭＯＳトランジスタＰＴ１からな
り、インバータを構成している。入力電極１１にはｎＭ
ＯＳトランジスタＮＴ１のゲート電極１２とｐＭＯＳト
ランジスタＰＴ１のゲート電極１３が接続されている。
さらに、ｎＭＯＳトランジスタＮＴ１のゲート電極１２
を挟持するように、ソース電極１４とドレイン電極１５
とが配置されている。ソース電極１４は“Ｌ”レベルの
電圧配線１６に接続され、ドレイン電極１５は出力電極
１７に接続されている。

【００８５】また、ｐＭＯＳトランジスタＰＴ１のゲー
ト電極１３を挟持するように、ソース電極１８とドレイ
ン電極１９とが配置されている。ソース電極１８は
“Ｈ”レベルの電圧配線２０に接続され、ドレイン電極
１９は出力電極１７に接続されている。

【００８６】このようにレイアウトされたスタンダード
セルにおいて、図２０（ｂ）に示すスタンダードセルで
は、ｎＭＯＳトランジスタＮＴ１のチャネル領域２１へ
の不純物のイオン注入量を変えることにより、ｎＭＯＳ
トランジスタＮＴ１のしきい値電圧を下げる。これによ
り、スタンダードセルのfall遷移の速度が高速化する。
一方、rise遷移の速度は、ｐＭＯＳトランジスタＰＴ１
のしきい値電圧を変えなければ、図２０（ａ）に示すイ
オン注入量を変える前の通常のスタンダードセルと変わ
らない。

【００８７】しきい値電圧を変える場合、イオン注入工
程にて用いるマスクパターンをしきい値電圧ごとに用意
すれば、プロセス上の処理で対処できる。このため、図
２０（ｂ）に示したスタンダードセルの形状は、図２０
（ａ）に示したスタンダードセルと全く同じにすること
ができる。

【００８８】以上説明したようにこの第８の実施の形態
では、ｎＭＯＳトランジスタのチャネル領域への不純物
導入量を調節して、ｎＭＯＳトランジスタのしきい値電
圧を下げることにより、fall遷移の速度を高速化するこ
とができる。

【００８９】［第９の実施の形態］前述した図２０
（ｂ）に示した例では、しきい値電圧を下げることがで
きる場合に、スタンダードセルの形状を変えずに、特定
の遷移方向を高速化できる。しかし、クリティカルパス
になるような回路では、ｎＭＯＳトランジスタ及びｐＭ
ＯＳトランジスタが共にしきい値電圧を限界まで下げて
高速化されている場合がある。このような場合には、し
きい値電圧を変えることにより、遷移方向別に高速化を
行うことができない。

【００９０】そこで、この実施の形態では、ウェル領域
の境界をずらしてトランジスタのゲート幅を変えること
により、遷移方向別に高速化を行う。

【００９１】図２１（ａ）は通常のインバータを構成す
るスタンダードセルのレイアウト図であり、図２１
（ｂ）は第９の実施の形態のトランジスタのゲート幅を
変えたスタンダードセルのレイアウト図である。

【００９２】図２１（ａ）に示すスタンダードセルに
は、ｎＭＯＳトランジスタＮＴ１が形成されたウェル領
域２２と、ｐＭＯＳトランジスタＰＴ１が形成されたウ
ェル領域２３が配置されている。このようなスタンダー
ドセルに対して、図２１（ｂ）に示すスタンダードセル
では、ウェル領域２２とウェル領域２３との境界２４を
変更して、ｎＭＯＳトランジスタＮＴ１のウェル領域２
２の幅を広げる。これにより、ｎＭＯＳトランジスタＮ
Ｔ１のゲート幅を大きくすることによって、スタンダー
ドセルのfall遷移を高速化する。

【００９３】例えば、ＳＯＩ構造を有する半導体基板の
ように、ウェル領域の配置を自由に行える場合は、ウェ
ル領域の境界をずらすだけでよい。ＳＯＩ構造でない半
導体基板では、ウェル領域の位置関係について整合を取
る必要がある場合、隣接するスタンダードセルとの間で
ウェル領域の境界の整合を保つために、スタンダードセ
ルの両端側にウェル領域の境界を合わせる領域２５を設
ける。

【００９４】このように、スタンダードセルの高さ（電
圧配線１６と２０との間の距離）を維持したままで、ウ
ェル領域の境界をずらし、必要に応じてスタンダードセ
ルの端部でウェル領域境界の整合を取ることにより、し
きい値電圧を低く（高速に）したスタンダードセルに対
しても、遷移方向別に高速化を行うことができる。

【００９５】以上説明したようにこの第９の実施の形態
では、ｎＭＯＳトランジスタあるいはｐＭＯＳトランジ
スタのウェル領域の幅を広げ、いずれかのトランジスタ
のゲート幅を大きくすることにより、スタンダードセル
のfall遷移あるいはrise遷移を高速化することができ
る。

【００９６】［第１０の実施の形態］前述した図２１
（ｂ）に示した例では、スタンダードセルのウェル境界
を移動することで高速化したため、高速化したい遷移方
向とは逆の遷移方向については遅くなる。したがって、
相補的な信号を用いる場合、例えば論理多項式で回路を
表現したとき“Ａ”と“not-Ａ”がともに共存するよう
な場合、スタンダードセル毎に高速化することができな
い場合がある。すなわち、スタンダードセルにおけるri
se遷移とfall遷移のうち、一方の遷移の速度を変えず
に、他方の遷移の速度だけを速くすることができない場
合がある。

【００９７】図２２に、スタンダードセル毎に高速化で
きない場合の論理回路図を示す。この図２２に示す例お
いて、信号Ｚ１の出力と信号Ｚ２の出力ではそれぞれri
se遷移、fall遷移方向に高速化できる。しかし、信号Ｚ
３の出力では、必ず信号Ｅの出力と信号Ｚ２の出力とが
逆方向に速くなるため、これらの信号が入力されるＯＲ
回路３１の遷移を、一方の遷移方向に高速化できない。

【００９８】図２２に示した回路図にある信号Ｚ３のよ
うな、信号の生成上、“Ｄ”と“〜Ｄ”が必要となる論
理回路は、２つの中から一方を選択するセレクト回路
等、設計上頻繁に存在する。そこで、この実施の形態で
は、回路の一部を複製することにより、図２２に示した
ような例でも高速化できる手法を提案する。

【００９９】図２３は、第１０の実施の形態の高速化手
法の構成を示す論理回路図である。

【０１００】図２２に示した論理回路を高速化するに当
たり、この論理回路で相補的に用いられている信号Ｄを
生成する回路を複製し、論理回路２６を形成する。新た
に形成された論理回路２６の信号をＤ′とすると、信号
Ｄの生成回路と信号Ｄ′の生成回路は、高速化する遷移
方向をそれぞれ独立に決めることができる。信号Ｄの生
成回路ではrise遷移を高速にし、一方、信号Ｄ′の生成
回路では、逆にfall遷移を高速にする。これにより、信
号Ｚ３の生成回路におけるrise遷移を高速にすることが
できる。この結果、図２３に示した全てのスタンダード
セルを、rise遷移またはfall遷移のいずれかの方向に高
速化できる。以上により、スタンダードセルで構成され
た回路全体を高速化することができる。

【０１０１】図２４は、前記第１０の実施の形態の高速
化手法において、信号Ｄの生成回路を複製する手順を示
すフローチャートである。

【０１０２】まず、高速化したい論理回路を論理多項式
で表す（ステップＳ１）。次に、論理多項式から、相補
的な信号を探索し（ステップＳ２）、相補的な信号があ
るか否かを判定する（ステップＳ３）。相補的な信号が
ある場合は、検出した信号を生成する個所を複製して、
２つの式にする（ステップＳ４）。相補的な信号が検出
できなくなるまで、前記ステップＳ２からステップＳ４
の処理を繰り返す。

【０１０３】相補的な信号が検出できなくなったら、複
製した論理多項式を論理回路に置き換える（ステップＳ
５）。続いて、各スタンダードセルを、rise遷移または
fall遷移のいずれか一方に高速化する（ステップＳ
６）。

【０１０４】上述した第１０の実施の形態の半導体集積
回路の設計方法の手順をまとめると以下の通りである。
半導体集積回路の設計方法は、ステップＳ１〜ステップ
Ｓ６を有する。ステップＳ１では、スタンダードセルを
有する論理回路を論理多項式で表す。ステップＳ２、Ｓ
３では、前記論理多項式から相補的な信号を探索し、相
補的な信号があるか否かを判定する。ステップＳ４で
は、相補的な信号を検出したとき、この相補的な信号を
生成する多項式を複製する。ステップＳ５では、複製し
た前記多項式に従って論理回路を生成する。ステップＳ
６では、前記スタンダードセルの各々における、立ち上
がり遷移及び立ち下がり遷移のいずれかの遷移方向を高
速化する。

【０１０５】以上説明したようにこの第１０の実施の形
態では、相補的に用いられる信号Ｄを生成する回路を複
製し、高速化する遷移方向をそれぞれ回路で独立に決め
ることにより、スタンダードセルで構成された回路全体
を高速化することができる。

【０１０６】この発明の実施の形態の半導体集積回路で
は、ｃＭＯＳ回路の片側遷移のみを速くしたスタンダー
ドセルを用いて高速化を行うことが可能である。また、
基本的な構造は、ｃＭＯＳ回路であるために正論理、負
論理の両方を扱うことができるため、ドミノ回路で問題
となった論理段数の増大という問題もなく、ノイズにも
強い回路設計が実現できる。すなわち、この発明の実施
の形態によれば、半導体集積回路中での信号伝達を高速
に行うことができる、高速なＬＳＩを設計することがで
きる。また、ドミノ回路に比べて、ノイズに強く、さら
に正論理だけでなく負論理も扱えるため、論理段数が増
大するという問題もない。

【０１０７】また、前述した各実施の形態はそれぞれ、
単独で実施できるばかりでなく、適宜組み合わせて実施
することも可能である。さらに、前述した各実施の形態
には種々の段階の発明が含まれており、各実施の形態に
おいて開示した複数の構成要件の適宜な組み合わせによ
り、種々の段階の発明を抽出することも可能である。

【０１０８】

【発明の効果】以上述べたようにこの発明によれば、論
理段数の増大を招くことなく、ノイズにも強い回路設計
が行えると共に、信号伝達を高速化できる半導体集積回
路を提供することが可能である。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態の半導体集積回路
の構成を示す論理回路図である。

【図２】前記第１の実施の形態の半導体集積回路におけ
るpre-charge信号とevaluate信号のタイミングチャート
である。

【図３】前記第１の実施の形態の半導体集積回路におい
てevaluate信号の半サイクル後にpre-charge信号を送る
タイミングを示すタイミングチャートである。

【図４】図３に示したタイミングを生成する第１例のフ
リップフロップを含む回路の回路図である。

【図５】図３に示したタイミングを生成する第２例のフ
リップフロップを含む回路の回路図である。

【図６】前記第１の実施の形態の半導体集積回路におい
てevaluate信号により反転することが連続して起こった
場合の動作を示すタイミングチャートである。

【図７】この発明の第２の実施の形態の半導体集積回路
において用いられる、“Ｈ”の期間と“Ｌ”の期間が異
なるクロック信号のタイミングチャートである。

【図８】この発明の第３の実施の形態の半導体集積回路
の構成を示すブロック図である。

【図９】前記第３の実施の形態の半導体集積回路の構成
を示すブロック図である。

【図１０】（ａ）は前記第３の実施の形態の半導体集積
回路の構成を模式的に示す図であり、（ｂ）は前記回路
におけるevaluate（Ｅｖ）信号及びpre-charge（Ｐｃ）
信号のタイミング制約を模式的に示す図である。

【図１１】前記第３の実施の形態の半導体集積回路の具
体的な例を示す回路図である。

【図１２】この発明の第４の実施の形態においてクロッ
ク信号を直接、pre-charge信号として使用した例を示す
回路図である。

【図１３】（ａ）は前記第４の実施の形態の半導体集積
回路の構成を模式的に示す図であり、（ｂ）は前記回路
におけるevaluate（Ｅｖ）信号及びpre-charge（Ｐｃ）
信号のタイミング制約を模式的に示す図である。

【図１４】前記第４の実施の形態の半導体集積回路の具
体的な例を示す回路図である。

【図１５】（ａ）はこの発明の第５の実施の形態の半導
体集積回路の構成を模式的に示す図であり、（ｂ）は前
記回路におけるevaluate（Ｅｖ）信号及びpre-charge
（Ｐｃ）信号のタイミング制約を模式的に示す図であ
る。

【図１６】（ａ）はこの発明の第６の実施の形態の半導
体集積回路の構成を模式的に示す図であり、（ｂ）は前
記回路におけるevaluate（Ｅｖ）信号及びpre-charge
（Ｐｃ）信号のタイミング制約を模式的に示す図であ
る。

【図１７】この発明の第７の実施の形態の半導体集積回
路の構成を示す回路図である。

【図１８】スタンダードセルの一例の論理回路図であ
る。

【図１９】図１８に示した回路において、一方向の遷移
を高速にした論理回路図である。

【図２０】（ａ）は通常のインバータを構成するスタン
ダードセルのレイアウト図であり、（ｂ）はこの発明の
第８の実施の形態のfall遷移を高速化した、インバータ
を構成するスタンダードセルのレイアウト図である。

【図２１】（ａ）は通常のインバータを構成するスタン
ダードセルのレイアウト図であり、（ｂ）はこの発明の
第９の実施の形態のトランジスタのゲート幅を変えたス
タンダードセルのレイアウト図である。

【図２２】スタンダードセル毎に高速化できない場合の
１例を示す論理回路図である。

【図２３】この発明の第１０の実施の形態の半導体集積
回路のおける高速化手法の構成を示す論理回路図であ
る。

【図２４】前記第１０の実施の形態の高速化手法におけ
る、信号Ｄの生成回路を複製する手順を示すフローチャ
ートである。

【図２５】半導体集積回路における、ｎＭＯＳトランジ
スタ及びｐＭＯＳトランジスタのサイズの比（Ｗｎ／Ｗ
ｐ）と、立ち上がり時間及び立ち下がり時間（Delay ti
me）との関係を示す図である。

【符号の説明】

Ｆ１、Ｆ２、Ｆ３、Ｆ４、Ｆ５…フリップフロップ Ｒ…抵抗 Ｄ１、Ｄ２、Ｄ３…ＮＡＮＤ回路 Ｎ１…ＮＯＲ回路 Ｉ１、Ｉ２、Ｉ３、Ｉ４、Ｉ５、Ｉ６…インバータ Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７…クロック
ドインバータ ＮＴ１、ＮＴ２…ｎＭＯＳトランジスタ ＰＴ１、ＰＴ２…ｐＭＯＳトランジスタ ＣＬＫ…クロック信号 Ｆ１１、Ｆ１２、Ｆ１３、Ｆ１４、Ｆ１５…フリップフ
ロップ Ｓ１１、Ｓ１２…スタンダードセル ＨＬ１１…ハイスルーラッチ（ＨＴＬ） Ｉ１１、Ｉ１２、Ｉ１３、Ｉ１４、Ｉ１５、Ｉ１６、Ｉ
１７、Ｉ１８…インバータ Ｆ２１、Ｆ２２、Ｆ２３…フリップフロップ Ｓ２１、Ｓ２２、Ｓ２３、Ｓ２４、Ｓ２５、Ｓ２６、Ｓ
２７、Ｓ２８、Ｓ２９…スタンダードセル ＨＬ２１、ＨＬ２２…ハイスルーラッチ Ｓ３０、Ｓ３１、Ｓ３２、Ｓ３３、Ｓ３４、Ｓ３５…ス
タンダードセル Ｄ２１、Ｄ２２、Ｄ３１…ＮＡＮＤ回路 Ｉ２１、Ｉ２２、Ｉ２３、Ｉ２４、Ｉ２５〜Ｉ２７、Ｉ
２８、Ｉ２９…インバータ Ｉ３１、Ｉ３２、Ｉ３３、Ｉ３４、Ｉ３５、Ｉ３６、Ｉ
３７…インバータ Ｄ３１、Ｄ３２…ＮＡＮＤ回路 ＬＯ１…ロジック回路 ＬＬ３１、ＬＬ３２、ＬＬ４１…ロースルーラッチ（Ｌ
ＴＬ） ＨＬ３１、ＨＬ３２、ＨＬ４１、ＨＬ４２…ハイスルー
ラッチ Ｆ４１、Ｆ４２…フリップフロップ Ｓ４１、Ｓ４２、Ｓ４３、Ｓ４４、Ｓ４５、Ｓ４６、Ｓ
４７、Ｓ４８、Ｓ４９…スタンダードセル Ｓ５０、Ｓ５１、Ｓ５２…スタンダードセル Ｄ４１、Ｄ４２…ＮＡＮＤ回路 Ｎ４１…ＮＯＲ回路 Ｆ５１、Ｆ５２、Ｆ５３…フリップフロップ １１…入力電極 １２、１３…ゲート電極 １４…ソース電極 １５…ドレイン電極 １６…“Ｌ”レベルの電圧配線 １７…出力電極 １８…ソース電極 １９…ドレイン電極 ２０…“Ｈ”レベルの電圧配線 ２１…チャネル領域 ２２、２３…ウェル領域 ２４…ウェル領域２２とウェル領域２３の境界 ２５…領域 ２６…論理回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 27/08 ３２１Ｄ Ｈ０３Ｋ 19/0948 19/096 (72)発明者 亀井 貴之 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B046 AA08 BA03 5F038 CD09 DF01 EZ20 5F048 AB02 AB03 AB04 AC03 BB01 BB14 5F064 AA04 BB05 BB06 BB07 BB19 CC12 DD05 DD09 EE47 GG01 HH06 5J056 AA03 BB02 BB32 CC14 DD29 EE12 GG10 GG14 HH01 HH02

Claims (17)

【特許請求の範囲】
1. 【請求項１】 出力がローレベル電圧からハイレベル電
   圧へ遷移するときの立ち上がり時間と、出力が前記ハイ
   レベル電圧からローレベル電圧へ遷移するときの立ち下
   がり時間とが異なるスタンダードセルと、 前記スタンダードセルの前段に配置され、クロック信号
   の立ち上がり及び立ち下がりのいずれかに同期して前記
   クロック信号の直前のサイクルに入力された第１入力信
   号を前記スタンダードセルへ出力した後に、前記ハイレ
   ベル電圧及びローレベル電圧のいずれか一方の電圧に出
   力が固定されるフリップフロップとを具備し、 前記第１入力信号の次に前記フリップフロップから出力
   される第２入力信号が前記スタンダードセルに到達する
   前に、前記フリップフロップから出力される前記ハイレ
   ベル電圧及びローレベル電圧のいずれかの電圧によっ
   て、前記スタンダードセルの出力を、前記遷移の速度が
   遅い、前記ハイレベル電圧及びローレベル電圧のいずれ
   か一方の電圧に設定することを特徴とする半導体集積回
   路。
2. 【請求項２】 出力がローレベル電圧からハイレベル電
   圧へ遷移するときの立ち上がり時間と、出力が前記ハイ
   レベル電圧からローレベル電圧へ遷移するときの立ち下
   がり時間とが異なるスタンダードセルと、 前記スタンダードセルの前段に配置され、クロック信号
   が“Ｈ”の期間及び“Ｌ”の期間のいずれか一方の期間
   では、クロック信号の直前のサイクルに入力された入力
   信号を出力し、前記クロック信号が前記一方の期間と異
   なる他方の期間では、前記ハイレベル電圧及びローレベ
   ル電圧のいずれか一方の電圧に出力が固定されるフリッ
   プフロップとを具備し、 前記フリップフロップは、前記入力信号を出力する前
   に、前記スタンダードセルの出力を、前記遷移の速度が
   遅い、前記ハイレベル電圧及びローレベル電圧のいずれ
   か一方の電圧に設定することを特徴とする半導体集積回
   路。
3. 【請求項３】 出力がローレベル電圧からハイレベル電
   圧へ遷移するときの立ち上がり時間と、出力が前記ハイ
   レベル電圧からローレベル電圧へ遷移するときの立ち下
   がり時間とが異なる第１のスタンダードセルと、 クロック信号が入力されるクロック端子を持ち、前記ク
   ロック信号が“Ｈ”の期間及び“Ｌ”の期間のいずれか
   一方の期間に前記遷移の速度が遅い側の前記ハイレベル
   電圧及びローレベル電圧のいずれかの電圧を出力する第
   ２のスタンダードセルと、 前記第１のスタンダードセル及び第２のスタンダードセ
   ルを通過した通過信号を受け取り、前記クロック信号が
   “Ｈ”の期間及び“Ｌ”の期間のいずれか一方の期間で
   は前記通過信号をそのまま出力し、前記クロック信号が
   前記一方の期間と異なる他方の期間では、前記一方の期
   間で出力していた前記通過信号を保持するラッチ回路
   と、 を具備することを特徴とする半導体集積回路。
4. 【請求項４】 前記クロック信号は、“Ｈ”の期間と、
   “Ｌ”の期間とが異なることを特徴とする請求項１乃至
   ３のいずれか１つに記載の半導体集積回路。
5. 【請求項５】 前記クロック信号が“Ｈ”の期間及び
   “Ｌ”の期間のいずれか一方の期間では入力された信号
   をそのまま出力し、前記クロック信号が前記一方の期間
   と異なる他方の期間では、前記一方の期間で出力してい
   た前記信号を保持するラッチ回路をさらに具備し、 前記遷移の速度が遅い側のハイレベル電圧及びローレベ
   ル電圧のいずれかの電圧が前記フリップフロップから出
   力されている期間は前記ラッチ回路を閉じることによっ
   て、前記遷移の速度が遅い側のハイレベル電圧及びロー
   レベル電圧のいずれかを前記フリップフロップの次段に
   配置されたフリップフロップまで到達させないことを特
   徴とする請求項２に記載の半導体集積回路。
6. 【請求項６】 前記クロック信号が入力されるクロック
   端子を持ち、前記クロック信号が“Ｈ”の期間及び
   “Ｌ”の期間のいずれか一方の期間に前記遷移の速度が
   遅い側の前記ハイレベル電圧及びローレベル電圧のいず
   れかの電圧を出力するスタンダードセルを、さらに具備
   することを特徴とする請求項２に記載の半導体集積回
   路。
7. 【請求項７】 前記スタンダードセルの全ての入力端子
   に、前記遷移の速度が遅い側の信号であるハイレベル電
   圧及びローレベル電圧のいずれかの電圧を供給すること
   を特徴とする請求項１または２に記載の半導体集積回
   路。
8. 【請求項８】 前記第１、第２のスタンダードセルの各
   々の全ての入力端子に、前記遷移の速度が遅い側の信号
   であるハイレベル電圧あるいはローレベル電圧のいずれ
   かの電圧を供給することを特徴とする請求項３に記載の
   半導体集積回路。
9. 【請求項９】 前記スタンダードセルはｎチャネルＭＯ
   ＳトランジスタとｐチャネルＭＯＳトランジスタを有
   し、これらｎチャネルＭＯＳトランジスタとｐチャネル
   ＭＯＳトランジスタのうち、いずれか一方のしきい値電
   圧を下げることにより、前記ローレベル電圧からハイレ
   ベル電圧へ遷移及び前記ハイレベル電圧からローレベル
   電圧へ遷移のうちのいずれか一方の遷移の速度を高速化
   したことを特徴とする請求項１または２に記載の半導体
   集積回路。
10. 【請求項１０】 前記第１のスタンダードセルはｎチャ
    ネルＭＯＳトランジスタとｐチャネルＭＯＳトランジス
    タを有し、これらｎチャネルＭＯＳトランジスタとｐチ
    ャネルＭＯＳトランジスタのうち、いずれか一方のしき
    い値電圧を下げることにより、前記ローレベル電圧から
    ハイレベル電圧へ遷移及び前記ハイレベル電圧からロー
    レベル電圧へ遷移のうちのいずれか一方の遷移の速度を
    高速化したことを特徴とする請求項３に記載の半導体集
    積回路。
11. 【請求項１１】 前記スタンダードセルはｎチャネルＭ
    ＯＳトランジスタとｐチャネルＭＯＳトランジスタを有
    し、ｎチャネルＭＯＳトランジスタが形成されたウェル
    領域とｐチャネルＭＯＳトランジスタが形成されたウェ
    ル領域との境界を前記スタンダードセル内で変更するこ
    とにより、前記ｎチャネルＭＯＳトランジスタと前記ｐ
    チャネルＭＯＳトランジスタのいずれか一方のゲート幅
    を広げることを特徴とする請求項１または２に記載の半
    導体集積回路。
12. 【請求項１２】 前記第１のスタンダードセルはｎチャ
    ネルＭＯＳトランジスタとｐチャネルＭＯＳトランジス
    タを有し、ｎチャネルＭＯＳトランジスタが形成された
    ウェル領域とｐチャネルＭＯＳトランジスタが形成され
    たウェル領域との境界を前記スタンダードセル内で変更
    することにより、前記ｎチャネルＭＯＳトランジスタと
    前記ｐチャネルＭＯＳトランジスタのいずれか一方のゲ
    ート幅を広げることを特徴とする請求項３に記載の半導
    体集積回路。
13. 【請求項１３】 スタンダードセルを有する論理回路を
    論理多項式で表す工程と、 前記論理多項式から相補的な信号を探索する工程と、 前記相補的な信号を検出したとき、この相補的な信号を
    生成する多項式を複製する工程と、 複製した前記多項式に従って論理回路を生成する工程
    と、 前記スタンダードセルの各々における、立ち上がり遷移
    及び立ち下がり遷移のいずれかの遷移方向を高速化する
    工程と、 を具備することを特徴とする半導体集積回路の設計方
    法。
14. 【請求項１４】 前記相補的な信号を探索する工程と、
    前記多項式を複製する工程とが繰り返し実行され、前記
    相補的な信号が検出できなくなったとき、前記論理回路
    を形成する工程に移行することを特徴とする請求項１３
    に記載の半導体集積回路の設計方法。
15. 【請求項１５】 前記スタンダードセルは、ｎチャネル
    ＭＯＳトランジスタとｐチャネルＭＯＳトランジスタを
    有することを特徴とする請求項１３または１４に記載の
    半導体集積回路の設計方法。
16. 【請求項１６】 前記遷移方向を高速化する工程では、
    前記ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳ
    トランジスタのうち、いずれか一方のトランジスタのし
    きい値電圧を下げることを特徴とする請求項１５に記載
    の半導体集積回路の設計方法。
17. 【請求項１７】 前記遷移方向を高速化する工程では、
    前記ｎチャネルＭＯＳトランジスタが形成されたウェル
    領域とｐチャネルＭＯＳトランジスタが形成されたウェ
    ル領域との境界を前記スタンダードセル内で変更し、前
    記ｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳ
    トランジスタのそれぞれのゲート幅を変えることを特徴
    とする請求項１５に記載の半導体集積回路の設計方法。