JP2004179268A - 半導体集積回路およびその製造方法 - Google Patents
半導体集積回路およびその製造方法 Download PDFInfo
- Publication number
- JP2004179268A JP2004179268A JP2002341507A JP2002341507A JP2004179268A JP 2004179268 A JP2004179268 A JP 2004179268A JP 2002341507 A JP2002341507 A JP 2002341507A JP 2002341507 A JP2002341507 A JP 2002341507A JP 2004179268 A JP2004179268 A JP 2004179268A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- circuit
- transistor
- gate
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 92
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 238000000034 method Methods 0.000 claims abstract description 19
- 230000015572 biosynthetic process Effects 0.000 claims description 14
- 238000003786 synthesis reaction Methods 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 12
- 230000010365 information processing Effects 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 239000012212 insulator Substances 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 230000006870 function Effects 0.000 abstract description 14
- 230000009467 reduction Effects 0.000 abstract description 4
- 238000013500 data storage Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 77
- 238000012546 transfer Methods 0.000 description 22
- 239000002184 metal Substances 0.000 description 19
- 101000739577 Homo sapiens Selenocysteine-specific elongation factor Proteins 0.000 description 12
- 102100037498 Selenocysteine-specific elongation factor Human genes 0.000 description 12
- 238000007796 conventional method Methods 0.000 description 7
- 239000010408 film Substances 0.000 description 7
- 230000004044 response Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 102100039435 C-X-C motif chemokine 17 Human genes 0.000 description 4
- 101000889048 Homo sapiens C-X-C motif chemokine 17 Proteins 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 230000002194 synthesizing effect Effects 0.000 description 4
- 210000000746 body region Anatomy 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1737—Controllable logic circuits using multiplexers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Mathematical Physics (AREA)
- General Physics & Mathematics (AREA)
- Computing Systems (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
【課題】より小さいセルサイズで、かつ、少ない種類のセルにより複数種類の論理機能を実現し、待機時のリーク電流を削減すると共に、動作時に電源スイッチによるＩＲドロップの影響を無くして動作特性を向上させる。
【解決手段】スタンダードセル方式またはゲートアレイ方式によって、パストランジスタ論理ネットワークを構成する複数のトランジスタＭ０１〜Ｍ０４からなる第１セルＳ１を用いて論理演算回路を作製し、直列接続されたＰＭＯＳトランジスタＭ０５および直列接続されたＮＭＯＳトランジスタＭ０６からなる第２セルＳ２を用いて論理演算回路を駆動するドライバ回路、論理演算回路からの出力データを保持するデータ保持回路などを作製する。第２セルは、直列接続されたトランジスタからなり、ソース−ドレイン電圧が分圧されるため、単一のトランジスタに比べてリーク電流が削減される。
【選択図】 図１
【解決手段】スタンダードセル方式またはゲートアレイ方式によって、パストランジスタ論理ネットワークを構成する複数のトランジスタＭ０１〜Ｍ０４からなる第１セルＳ１を用いて論理演算回路を作製し、直列接続されたＰＭＯＳトランジスタＭ０５および直列接続されたＮＭＯＳトランジスタＭ０６からなる第２セルＳ２を用いて論理演算回路を駆動するドライバ回路、論理演算回路からの出力データを保持するデータ保持回路などを作製する。第２セルは、直列接続されたトランジスタからなり、ソース−ドレイン電圧が分圧されるため、単一のトランジスタに比べてリーク電流が削減される。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、例えばＡＮＤゲート、ＯＲゲートおよびＸＯＲゲートなどの各種基本ゲートを組み合わせて大規模論理回路を実現した半導体集積回路およびその製造方法に関する。
【０００２】
【従来の技術】
従来、ＡＳＩＣ（特定用途向け集積回路）、マイクロプロセッサ、ディジタル信号処理回路などのような大規模な論理回路を実現するために、スタンダードセル方式やゲートアレイ方式等といった設計・製造方法が用いられている。これらの手法は、例えばＡＮＤゲート（論理積ゲート）、ＯＲゲート（論理和ゲート）、ＸＯＲゲート（排他的論理和ゲート）などのような基本ゲートを予め用意しておき、これらの基本ゲートを組み合わせることにより大規模論理回路を実現するものである。
【０００３】
例えばゲートアレイ方式では、複数のトランジスタによって構成される基本セルが基板上に複数列配置され、セル内のトランジスタを配線することによって基本論理回路（基本ゲート）が構成される。各セル列間には基本ゲート間を接続するための配線通路（配線チャネル）が設けられており、各基本ゲート間の全配線が短く、かつ、単純になるように、基本ゲートの配置（基本セル内のトランジスタ間の配線パターンによって決定される）と基本ゲート間の配線パターンとがコンピュータによって定められる。
【０００４】
例えばスタンダードセル方式では、基本ゲートおよびそれらを組み合せた少し複雑な論理回路がスタンダードセル（スタンダードセル）として予めライブラリに登録され、これらのスタンダードセルを組み合せて大規模論理回路が構成される。この場合、必要なスタンダードセルが基板上に複数列配置され、各セル間を結ぶ全体の配線長が最も短くなるように、セルの配置、配線パターンおよび配線チャネル（セル列とセル列との間の領域）幅がコンピュータによって定められる。
【０００５】
このようなスタンダードセル方式またはゲートアレイ方式においては、コンピュータで構成されたＣＡＤを用いてセルを組み合わせ、半導体基板上に配置・配線することによって大規模論理集積回路が実現されており、通常、数十種類以上のセルを用意する必要がある。
【０００６】
そこで、従来、より少ない種類のセルを用いて大規模な論理回路を実現させるため、例えば、パストランジスタ回路とバッファ回路とからなるスタンダードセルを用いて、パストランジスタ回路の端子を接続して複数種類の論理ゲートを形成することにより、セルの種類を削減する方法が提案されている（例えば特許文献１）。以下に、この従来技術について説明する。
【０００７】
図２４は、特許文献１に開示されている従来のスタンダードセルの一例を示す図であり、一つのセルＰＣ１のセルライブラリ例を示す。図２４（ａ）はセルＰＣ１の外観形状を示す斜視図であり、（ｂ）はその回路図であり、（ｃ）はそのレイアウト図である。
【０００８】
図２４（ａ）〜図２４（ｃ）に示すように、このセルＰＣ１の外観形状は、幅３５μｍ、長さ１０μｍの四角形状であり、上部に入出力端子１０１〜１０８が形成されている。また、第１動作電位供給線（電源線Ｖｃｃ）と第２動作電位供給線（接地線ＧＮＤ）とが互いに平行に配置され、電源線Ｖｃｃと接地線ＧＮＤとの間に、ＮＭＯＳトランジスタＭ１０１〜Ｍ１０４と、出力インバータＩ１を構成するＰＭＯＳトランジスタＭｐおよびＮＭＯＳトランジスタＭｎと、プルアップＰＭＯＳトランジスタＭｐ’とが配置されている。
【０００９】
ＮＭＯＳトランジスタＭ１０１のゲート電極は入力端子１０１に接続され、ＮＭＯＳトランジスタＭ１０２のゲート電極は入力端子１０２に接続され、ＮＭＯＳトランジスタＭ１０３のゲート電極は入力端子１０３に接続され、ＮＭＯＳトランジスタＭ１０４のゲート電極は入力端子１０４に接続されている。また、ＮＭＯＳトランジスタＭ１０１のソース・ドレイン経路はノードＮ１０２と入力端子１０７との間に接続され、ＮＭＯＳトランジスタＭ１０２のソース・ドレイン経路はノードＮ１０１とノードＮ１０２との間に接続され、ＮＭＯＳトランジスタＭ１０３のソース・ドレイン経路はノードＮ１０１と入力端子１０６との間に接続され、ＮＭＯＳトランジスタＭ１０４のソース・ドレイン経路はノードＮ１０１と入力端子１０５との間に接続されている。出力インバータＩ１は、ＰＭＯＳトランジスタＭｐのソースが電源線Ｖｃｃと接続されると共にＮＭＯＳトランジスタＭｎのソースが接地線ＧＮＤに接続されることにより電源電圧が供給されるようになっている。出力インバータＩ１の入力であるＰＭＯＳトランジスタＭｐおよびＮＭＯＳトランジスタＭｎのゲート電極はノードＮ１０２に接続され、出力インバータＩ１の出力であるＰＭＯＳトランジスタＭｐおよびＮＭＯＳトランジスタＭｎのドレインは出力端子１０８に接続されている。さらに、プルアップＰＭＯＳトランジスタＭｐ’が電源線ＶｃｃとノードＮ１０２との間に挿入され、そのゲート電極は出力端子１０８に接続されている。
【００１０】
このセルＰＣ１において、ＮＭＯＳトランジスタＭ１０１とＭ１０２およびＭ１０３とＭ１０４をそれぞれ対として２分木状に接続された内部回路を用い、この回路接続に対応したマスクパターンレイアウトを予め行っておく。セルＰＣ１には、４つのゲート入力端子１０１〜１０４と出力端子１０８とが設けられている。ＮＭＯＳトランジスタのドレインと接続された入力端子１０５〜１０７は開放状態となっており、これらの入力端子１０５〜１０７に対してセル外部から入力される信号の印加形態を変えることにより、異なった論理出力が得られる。
【００１１】
図２５は、入力端子１０５〜１０７に与えられる信号の印加形態によって、様々な論理機能が得られるということを説明するためのセルＰＣ１の外観形状を示す斜視図である。
【００１２】
図２５において、この信号印加例では、ゲート入力端子１０１〜１０４には、それぞれ信号Ａ、ＡＮ、Ｂ、ＢＮが与えられている。ここで、信号の末尾Ｎは相補信号を表す。入力端子１０５および１０７はＧＮＤに接続され、入力端子１０６には入力端子１０１〜１０５および１０７とは独立した信号Ｃが与えられている。このとき、入力端子１０１＝Ａ、入力端子１０２＝ＡＮ、入力端子１０３＝Ｂ、入力端子１０４＝ＢＮ、入力端子１０５＝０、入力端子１０６＝Ｃ、入力端子１０７＝０であり、出力端子１０８からの出力は、
（１０８）＝（（（１０５）×（１０４）＋（１０６）×（１０３））×（１０２）＋（１０７）×（１０１））×Ｎ
（１０８）＝（（ＡＮ）×Ｂ×Ｃ）×Ｎ
となり、３入力ＮＡＮＤ機能が実現される（Ａは負論理）。同様にして、他の論理演算機能も実現することができる。
【００１３】
このように、上記特許文献１に開示されている従来技術によれば、パストランジスタ回路とバッファ回路（インバータ回路）とを用いて複数種類の論理演算を行うことができるため、少ないセル数で多くの論理回路を実現することができる。
【００１４】
しかしながら、上記特許文献１に開示されている従来技術では、近年の低消費電力化・微細化によって要求される低電圧動作への対応、増加する待機時リーク電流への対応は考慮されていない。
【００１５】
従来、半導体集積回路における待機時リーク電流を削減する方法としては、パイプライン動作しているランダムロジック回路において、フリップフロップ回路にリーク削減回路を備え、かつ、待機時にランダムロジック回路の電源をオフにする方法が提案されている（例えば特許文献２）。以下に、この従来技術について説明する。
【００１６】
図２６は、特許文献２に開示されている従来のランダムロジック回路２００の構成を示すブロック図である。
【００１７】
図２６において、このランダムロジック回路２００は、バッファ回路２０１〜２０６、フリップフロップ回路（Ｆ／Ｆ）２０７〜２１２、２１６〜２２１、２２５〜２３０、２３４〜２３９、およびロジック回路２１３〜２１５、２２２〜２２４、２３１〜２３３を有している。
【００１８】
外部からの入力信号は、バッファ回路２０１〜２０６、フリップフロップ回路（Ｆ／Ｆ）２０７〜２１２、ロジック回路２１３〜２１５、フリップフロップ回路（Ｆ／Ｆ）２１６〜２２１、ロジック回路２２２〜２２４、フリップフロップ回路（Ｆ／Ｆ）２２５〜２３０、ロジック回路２３１〜２３３、フリップフロップ回路（Ｆ／Ｆ）２３４〜２３９の順に処理される。電源ＶＣＣ０はバッファ回路２０１〜２０６、フリップフロップ回路（Ｆ／Ｆ）２０７〜２１２、２１６〜２２１、２２５〜２３０、２３４〜２３９、およびロジック回路２１３〜２１５、２２２〜２２４、２３１〜２３３にそれぞれ接続されており、通常モード時には電源電圧が供給され、待機モード時にはオフ状態となる。また、電源ＶＣＣ１はフリップフロップ回路（Ｆ／Ｆ）２０７〜２１２、２１６〜２２１、２２５〜２３０、２３４〜２３９にそれぞれ接続されており、通常モード時および待機モード時ともに電源が供給される。
【００１９】
図２７は、特許文献２に開示されている従来のフリップフロップ回路（Ｆ／Ｆ）の回路構成を示す回路図である。
【００２０】
図２７において、このフリップフロップ回路は、マスター段がインバータ回路２６１とラッチ回路２６２とによって構成されており、スレーブ段がラッチ回路２６３とインバータ回路２６４とによって構成されており、マスター段のラッチ回路２６２とスレーブ段のラッチ回路２６３とがトランスファーゲート２５０によって分離されている。
【００２１】
マスター段のインバータ回路２６１は、直列接続されたＰＭＯＳトランジスタ２４０および２４１と、直列接続されたＮＭＯＳトランジスタ２４２および２４３とによって構成されている。その後段のマスター段のラッチ回路２６２はＰＭＯＳトランジスタ２４４およびＮＭＯＳトランジスタ２４５によって構成されるインバータ回路２６２ａと、直列接続されたＰＭＯＳトランジスタ２４６、２４７および直列接続されたＮＭＯＳトランジスタ２４８、２４９によって構成されるインバータ回路２６２ｂとによって構成されている。また、スレーブ段のラッチ回路２６３はＰＭＯＳトランジスタ２５１およびＮＭＯＳトランジスタ２５２によって構成されるインバータ回路２６３ａと、直列接続されたＰＭＯＳトランジスタ２５３、２５４および直列接続されたＮＭＯＳトランジスタ２５５、２５６によって構成されるインバータ回路２６３ｂとによって構成されている。その後段のスレーブ段のインバータ回路２６４はＰＭＯＳトランジスタ２５７とＮＭＯＳトランジスタ２５８とによって構成されている。トランスファーゲート２５０はインバータ回路２６２，２６３間に介装され、ＰＭＯＳトランジスタ２５０ａとＮＭＯＳトランジスタ２５０ｂとの並列回路によって構成されている。
【００２２】
このトランスファーゲート２５０は、制御信号ＴＧ２およびＴＧ２Ｂにより制御される。また、マスター段のインバータ回路２６１およびラッチ回路２６２は制御信号ＴＧ１およびＴＧ１Ｂにより制御され、スレーブ段のラッチ回路２６３は制御信号ＴＧ２およびＴＧ２Ｂにより制御される。ここで、信号の末尾Ｂは反転信号を示す。各々の信号レベルは、通常動作時にはＶＣＣレベルまたはＶＳＳレベルである。
【００２３】
レベル変換回路２５９および２６０は、制御信号ＴＧ２およびＴＧ２Ｂの信号レベル（電位）を変化させ、通常動作時にはＶＣＣレベルまたはＶＳＳレベルの制御信号ＴＧ２およびＴＧ２Ｂを出力し、待機モード時にはＶＣＣレベルよりも高い電位またはＶＳＳレベルよりも低い電位の制御信号ＴＧ２およびＴＧ２Ｂを出力する。
【００２４】
このフリップフロップ回路において、通常動作時には、ＶＣＣ０およびＶＣＣ１共に電源電圧が供給され、フリップフロップ動作が行われる。また、待機時にはマスター段のラッチ回路２６２に供給されている電源電圧ＶＣＣ０はオフ状態になり、スレーブ段のラッチ回路２６３には電源電圧ＶＣＣ１が供給されてデータが保持される。このとき、マスター段のラッチ回路２６２とスレーブ段のラッチ回路２６３との間のトランスファーゲート２５０はオフ状態であるが、レベル変換回路２５９および２６０を介して、トランスファーゲート２５０を構成するＰＭＯＳトランジスタ２５０ａおよびＮＭＯＳトランジスタ２５０ｂのゲートにはそれぞれ負電圧が印加され、サブスレッショルドリーク電流が削減される。電源電圧ＶＣＣ１が供給されているデータ保持部（ラッチ回路２６３）のトランジスタは、リーク電流削減のために他の部分のトランジスタよりも高いしきい値のトランジスタによって構成されている。
【００２５】
このようにして、上記特許文献２に開示されている従来技術においては、データ保持のためのフリップフロップ回路を工夫することにより、待機時のリーク電流を削減することができる。
【００２６】
【特許文献１】
特開平７−１３０８５６号公報
【特許文献２】
特開２０００−３３２５９８号公報
【００２７】
【発明が解決しようとする課題】
上述した特許文献１に開示されている従来技術によれば、パストランジスタ回路とバッファ（インバータ）回路とを用いて複数種類の論理演算を行うことができるため、少ないセル数で多くの論理回路を実現することができる。しかしながら、この従来技術では、セルの構造が、パストランジスタ回路を構成する複数のＮＭＯＳトランジスタと、インバータ回路を構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタとからなり、複数種類の論理演算が実現できるとはいうものの、セルサイズが大きくなる。また、近年の低消費電力化・微細化によって要求される低電圧動作への対応、増加する待機時リーク電流への対応は考慮されていない。
【００２８】
また、上述した特許文献２に開示されている従来技術によれば、データ保持のためのフリップフロップ回路を工夫することにより、待機時のリーク電流を削減することができる。しかしながら、この従来技術において、ランダムロジック回路などに供給される電源電圧をオン／オフ制御するためには、電源部に電源スイッチが設けられ、通常、ＭＯＳ回路では、ＭＯＳトランジスタスイッチにより実現される。ところが、ＭＯＳトランジスタスイッチは、そのＯＮ抵抗がある程度の値を有するため、動作時の消費電流によるＩＲドロップ（電圧降下）によってランダムロジック回路の電源電位に変動が発生し、動作特性の劣化を招く。特に、低電圧動作の場合には、この影響が顕著になる。
【００２９】
本発明は、上記従来の問題を解決するもので、より小さいセルサイズで、かつ、少ない種類のセルにより複数種類の論理機能を実現することができ、待機時のリーク電流を削減すると共に、動作時に電源スイッチによるＩＲドロップの影響を無くして動作特性を向上させることができる半導体集積回路およびその製造方法を提供することを目的とする。
【００３０】
【課題を解決するための手段】
本発明の半導体集積回路は、パストランジスタ論理ネットワークを構成する複数のトランジスタからなる第１セルと、直列接続された二つのＰＭＯＳトランジスタおよび直列接続された二つのＮＭＯＳトランジスタからなる第２セルとがスタンダードセル方式またはゲートアレイ方式により組み合わされて各セル内および各セル間で所定の配線が為されて構成されたものであり、そのことにより上記目的が達成される。
【００３１】
また、好ましくは、本発明の半導体集積回路における第１セルが論理演算回路として構成され、第２セルが、論理演算回路を駆動するドライバ回路および論理演算回路から出力されたデータを保持するデータ保持回路の少なくとも何れかの回路として構成されている。
【００３２】
さらに、好ましくは、本発明の半導体集積回路における第１セルは、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの何れかによって構成されている。
【００３３】
さらに、好ましくは、本発明の半導体集積回路における第１セルは、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの両タイプによって構成されている。例えば、第１セルは、一対のＮＭＯＳトランジスタおよび一対のＰＭＯＳトランジスタ、または、ＮＭＯＳトランジスタとＰＭＯＳトランジスタが対になった二対のトランジスタなどで構成されている。
【００３４】
さらに、好ましくは、本発明の半導体集積回路における第１セルは、所定値より高しきい値のトランジスタによって構成されている。
【００３５】
さらに、好ましくは、本発明の半導体集積回路における第２セルとして、直列接続されたＰＭＯＳトランジスタのソース側を第１電源電圧Ｖｄｄに接続し、直列接続されたＮＭＯＳトランジスタのソース側を第２電源電圧Ｖｓｓに接続し、ソース側のＰＭＯＳトランジスタのゲートとソース側のＮＭＯＳトランジスタのゲートとが入力端子に接続され、ドレイン側のＰＭＯＳトランジスタのゲートとドレイン側のＮＭＯＳトランジスタのゲートとがそれぞれ各ゲート制御信号入力端子にそれぞれ接続され、ドレイン側のＰＭＯＳトランジスタのドレインとドレイン側のＮＭＯＳトランジスタのドレインとが出力端子に接続されることによりインバータ回路が構成されている。
【００３６】
さらに、好ましくは、本発明の半導体集積回路における第２セルとして、直列接続されたＰＭＯＳトランジスタのソース側を第１電源電圧Ｖｄｄに接続し、直列接続されたＮＭＯＳトランジスタのソース側を第２電源電圧Ｖｓｓに接続し、ドレイン側のＰＭＯＳトランジスタのゲートとドレイン側のＮＭＯＳトランジスタのゲートが入力端子に接続され、ソース側のＰＭＯＳトランジスタのゲートとソース側のＮＭＯＳトランジスタのゲートとがそれぞれ各ゲート制御信号入力端子にそれぞれ接続され、ドレイン側のＰＭＯＳトランジスタのドレインとドレイン側のＮＭＯＳトランジスタのドレインとが出力端子に接続されることによりインバータ回路が構成されている。
【００３７】
さらに、好ましくは、本発明の半導体集積回路において、各ゲート制御信号入力端子にそれぞれ入力される各ゲート制御信号の電位のうち、高電位側の電位が前記第１電源電圧Ｖｄｄよりも高く設定され、低電位側の電位が前記第２電源電圧Ｖｓｓよりも低く設定されている。
【００３８】
さらに、好ましくは、本発明の半導体集積回路における第２セルにおいて、直列接続されたトランジスタのうち一方が他方よりも高しきい値トランジスタで構成されている。
【００３９】
さらに、好ましくは、本発明の半導体集積回路における第２セルにおいて、直列接続されたトランジスタのうち少なくとも何れか一方のトランジスタにボディ電位端子が設けられ、ボディ電位端子を介してボディ電位を制御可能に構成する。
【００４０】
さらに、好ましくは、本発明の半導体集積回路における第２セルにおいて、直列接続された各トランジスタのうち少なくとも何れか一方のトランジスタのゲート電極にボディ電極が接続されている。
【００４１】
さらに、好ましくは、本発明の半導体集積回路において、第２セルを用いたインバータ回路は、ゲート制御信号入力端子にゲート制御信号としてクロック信号を入力してクロックドゲート回路とする。
【００４２】
さらに、好ましくは、本発明の半導体集積回路において、第２セルを用いたインバータ回路は、ゲート制御信号入力端子にゲート制御信号として待機状態制御信号を入力して、待機時に動作を停止させる機能を有する。
【００４３】
さらに、好ましくは、本発明の半導体集積回路において、第２セルを用いた複数の回路が組み合せられてデータ保持回路を構成している。
【００４４】
さらに、好ましくは、本発明の半導体集積回路において、第２セルを用いた回路は、アクティブ状態の回路ブロックのみ動作状態となり、非アクティブ状態の回路ブロックが待機状態となるように制御されている。
【００４５】
さらに、好ましくは、本発明の半導体集積回路において、ゲート制御信号入力端子に入力されるゲート制御信号を駆動するドライバ回路は、第２セルにおいて、直列接続されたＰＭＯＳトランジスタおよび直列接続されたＮＭＯＳトランジスタの各々のゲートが接続されて構成されている。
【００４６】
さらに、好ましくは、本発明の半導体集積回路における第１セルおよび第２セルは、ＳＯＩ（Ｓｉｌｉｃｏｎｏｎ Ｉｎｓｕｌａｔｏｒ）構造のトランジスタによって構成されている。
【００４７】
本発明の半導体集積回路の製造方法は、コンピュータ内の情報処理装置が、記憶部内のスタンダードセル方式論理回路合成制御用プログラムに基づいて、パストランジスタ論理ネットワークを構成する複数のトランジスタからなる第１セルと、直列接続された二つのＰＭＯＳトランジスタおよび直列接続された二つのＮＭＯＳトランジスタからなる第２セルとがスタンダードセルとして登録されたライブラリを用いて、該スタンダードセルの配置、セル内およびセル間の配線パターンおよび配線チャネル幅を決定することにより自動合成して得られた半導体集積回路を製造するものであり、そのことにより上記目的が達成される。
【００４８】
また、本発明の半導体集積回路の製造方法は、コンピュータ内の情報処理装置が、記憶部内のゲートアレイ方式論理回路合成制御用プログラムに基づいて、パストランジスタ論理ネットワークを構成する複数のトランジスタからなる第１セルと、直列接続された二つのＰＭＯＳトランジスタおよび直列接続された二つのＮＭＯＳトランジスタからなる第２セルとを基本セルとして含む複数の基本セル列が配置された基板を用いて、該基本セル内の配線パターンおよび該基本セル間の配線パターンを決定することにより自動合成して得られた半導体集積回路を製造するものであり、そのことにより上記目的が達成される。
【００４９】
以下に、本発明の作用について説明する。
【００５０】
本発明にあっては、パストランジスタ論理ネットワークを構成する複数のトランジスタからなる第１セルと、直列接続された二つのＰＭＯＳトランジスタおよび直列接続された二つのＮＭＯＳトランジスタからなる第２セルという２種類のセル構造をライブラリに用意することによって、スタンダードセル方式により、任意の論理回路を作製することが可能となる。
【００５１】
また、パストランジスタ論理ネットワークを構成する複数のトランジスタからなる第１セルと、直列接続された二つのＰＭＯＳトランジスタおよび直列接続された二つのＮＭＯＳトランジスタからなる第２セルという２種類のセル構造を、予め基板上に作製しておき、下層の配線層にてセル内のトランジスタを接続し、上層の配線層にてセル間を接続することにより、ゲートアレイ方式によって、任意の論理回路を作製することが可能となる。
【００５２】
いずれの方式によっても、特許文献１に開示されている従来技術に比べてセルの構造が単純であり、セルサイズを小さくすることができる。
【００５３】
例えば、上記第１セルを用いて論理演算回路を作製し、第２セルを用いて論理演算回路を駆動するインバータバッファ回路などのドライバ回路および論理演算回路からの出力データを保持するラッチ回路、フリップフロップ回路などのデータ保持回路を構成することができる。
【００５４】
上記第２セルは、直列接続されたトランジスタによって構成されており、ソース−ドレイン電圧が分圧されるため、低しきい値のトランジスタであっても、単一のトランジスタに比べてリーク電流を削減することができる。よって、第２セルを用いた論理回路により、電源電圧をオン／オフ制御することなく、待機時のリーク電流を削減することが可能となり、特許文献２に開示されている従来技術のように、動作時にランダムロジック回路などに供給される電源電圧を、ＩＲドロップ値の大きい電源スイッチでオン／オフ制御する必要がないため、動作特性の劣化は生じない。
【００５５】
パストランジスタ論理ネットワークを構成する第１セルは、通常、ＮＭＯＳトランジスタによって構成されるが、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの両タイプで第１セルを構成することによって、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを相補的に用いたＣＭＯＳタイプのパストランジスタ論理ネットワークを実現することが可能となる。また、第１セルは、所定値（通常しきい値）より高い高しきい値のトランジスタで構成することによって、高しきい値よりも低い低しきい値のトランジスタで構成した場合に比べてリーク電流を削減することが可能となる。
【００５６】
上記第２セルにおいて、直列接続されたＰＭＯＳトランジスタのソース（直列回路の入力側）を第１電源電圧Ｖｄｄに接続し、直列接続されたＮＭＯＳトランジスタのソース（直列回路の入力側）を第２電源電圧Ｖｓｓ（ＧＮＤ）に接続し、ソース（直列回路の入力側）に近いＰＭＯＳトランジスタのゲートとソース（直列回路の入力側）に近いＮＭＯＳトランジスタのゲートを接続して入力端子とし、ドレイン（直列回路の出力側）に近いＰＭＯＳトランジスタのゲートとドレイン（直列回路の出力側）に近いＮＭＯＳトランジスタのゲートとをそれぞれゲート制御信号入力端子とし、ＰＭＯＳトランジスタのドレイン（直列回路の出力側）とＮＭＯＳトランジスタのドレイン（直列回路の出力側）とを接続して出力端子として、バッファ回路、フリップフロップ回路などを構成するインバータ回路によって、待機時に回路を“ＯＦＦ”状態として無駄な待機電流が流れないようにすることができる。また、ドレイン（直列回路の出力側）に近いトランジスタを制御することによって、入力された信号の遷移帰還による電流消費を抑え、低消費電力を実現することができる。
【００５７】
また、上記第２セルにおいて、直列接続されたＰＭＯＳトランジスタのソース（直列回路の入力側）を第１電源電圧Ｖｄｄに接続し、直列接続されたＮＭＯＳトランジスタのソース（直列回路の入力側）を第２電源電圧Ｖｓｓ（ＧＮＤ）に接続し、そのドレイン（直列回路の出力側）に近いＰＭＯＳトランジスタのゲートとそのドレイン（直列回路の出力側）に近いＮＭＯＳトランジスタのゲートを接続して入力端子とし、そのソース（直列回路の入力側）に近いＰＭＯＳトランジスタのゲートとそのソース（直列回路の入力側）に近いＮＭＯＳトランジスタのゲートとをそれぞれゲート制御信号入力端子とし、ＰＭＯＳトランジスタのドレイン（直列回路の出力側）とＮＭＯＳトランジスタのドレイン（直列回路の出力側）とを接続して出力端子として、バッファ回路、フリップフロップ回路などを構成するインバータ回路によって、待機時に回路を“ＯＦＦ”状態として無駄な待機電流が流れないようにすることができる。また、ソース（直列回路の入力側）に近いトランジスタを制御することによって、入力信号の変化に対してより高速に動作させることが可能となる。
【００５８】
ゲート制御信号入力端子に入力されるゲート制御信号は、高電位側をＰＭＯＳトランジスタのソースに接続されている第１電源電圧Ｖｄｄよりも高く設定することにより、ＰＭＯＳトランジスタが“ＯＦＦ”状態のときのリーク電流を削減し、待機時の消費電力を削減することができる。また、低電位側をＮＭＯＳトランジスタのソースに接続されている第２電源電圧Ｖｓｓ（ＧＮＤ）よりも低く設定することにより、ＮＭＯＳトランジスタが“ＯＦＦ”状態のときのリーク電流を削減し、待機時の消費電力を削減することができる。
【００５９】
また、上記第２セルは、一方のトランジスタを高しきい値トランジスタで構成することにより、それよりも低い低しきい値のトランジスタで構成した場合に比べてさらにリーク電流を削減して待機時の消費電力を削減することができる。また、一方のトランジスタにボディ電位端子を設けてボディ電位を制御可能とし、しきい値電圧を制御することができる。通常動作時にはしきい値電圧を低くするようにボディ電位を制御して高速に動作させ、待機時にはしきい値電圧が高くなるようにボディ電位を制御してリーク電流を削減することによって、待機時の消費電流を削減することができる。
【００６０】
また、一方のトランジスタのゲート電極とボディ電極とを接続することにより、トランジスタが“ＯＮ”状態になるときにはしきい値電圧が低くなるように、トランジスタが“ＯＦＦ”状態になるときにはしきい値電圧が高くなるようにボディ電位が自動的に制御される。これによって、トランジスタが“ＯＮ”状態のときにはしきい値電圧が低くなり、ドライブ能力も高くなって高速動作が可能となる。また、トランジスタが“ＯＦＦ”状態のときにはしきい値電圧が高くなり、リーク電流を削減することが可能となる。
【００６１】
上記第２セルを用いたインバータ回路において、ゲート制御信号入力端子にゲート制御信号としてクロック信号を入力することによって、クロックドゲート回路を構成することができる。また、ゲート制御信号入力端子にゲート制御信号として待機状態制御信号を入力することによって、待機時に動作を停止する機能を有する回路を構成することができる。また、データ保持回路、ドライバ回路などを、アクティブ状態の回路ブロックのみ動作状態とし、非アクティブ状態の回路ブロックが待機状態（停止状態）となるように制御することができる。これによって、動作（演算）に必要な回路ブロックのみが動作し、他のブロックは動作しないため、そのときのリーク電流に関わる待機電流を削減することができ、無駄な電力を消費せずに低消費電力な半導体集積回路を実現することができる。
【００６２】
また、待機状態制御信号を駆動するドライバ回路は、第２セルにおいて、直列接続されたＰＭＯＳトランジスタおよび直列接続されたＮＭＯＳトランジスタの各々のゲートを接続してインバータ回路を構成することによって実現することができる。直列接続されたトランジスタのそれぞれのソース−ドレイン電圧は、電圧が分圧されて電源電圧よりも低くなり、耐圧が向上されるため、容易に高電圧を印加できる回路を実現することができる。
【００６３】
第１セルおよび第２セルを構成するトランジスタはＳＯＩ構造とすることにより、接合容量が小さくなり、低消費電力を実現することができる。また、ＳＯＩ構造では、急峻なサブスレッショルド特性が得られることから、ソース−ドレイン電圧が小さいときでも、バルクＭＯＳデバイスに比べて大きな電流が得られ、バスネットワーク論理回路に適している。また、パスネットワーク論理回路をＣＭＯＳ回路によって構成する場合でも、バルクＭＯＳデバイスに比べて面積、付加容量の増加を抑制することができる。
【００６４】
【発明の実施の形態】
以下に、本発明の半導体集積回路の各実施形態１〜１２について、図面を参照しながら説明する。
（実施形態１）
本実施形態１では、コンピュータ内の情報処理装置が、スタンダードセル方式論理回路合成制御用プログラムに基づいて、パストランジスタ論理ネットワークを構成する複数のトランジスタからなる第１セルと、直列接続された二つのＰＭＯＳトランジスタおよび直列接続された二つのＮＭＯＳトランジスタからなる第２セルとがスタンダードセルとして登録されたライブラリを用いて、スタンダードセルの配置、セル内およびセル間の配線パターンおよび配線チャネル幅を決定することによって所望の論理回路を自動合成・製造した半導体集積回路の場合について説明する。
【００６５】
図１（ａ）は、本発明の実施形態１の半導体集積回路の製造に用いられるパストランジスタ論理ネットワークを構成する複数のトランジスタによって構成される第１セルＳ１のセルパターン例を示すレイアウト図であり、図２（ａ）は上記第１セルＳ１の回路図である。
【００６６】
図１（ａ）および図２（ａ）において、この第１セルＳ１は、四つのＮＭＯＳトランジスタＭ０１１〜Ｍ０４によって構成されており、各ＮＭＯＳトランジスタＭ０１〜Ｍ０４のソース、ドレインおよびゲートが各端子Ｔ１〜Ｔ１２として設けられている。これらの各端子Ｔ１〜Ｔ１２はそれぞれ、所望するパス論理回路が得られるように、上層のメタル配線層を用いて接続される。
【００６７】
図１（ｂ）は、本発明の実施形態１の半導体集積回路の製造に用いられる直列接続された二つのＰＭＯＳトランジスタと直列接続された二つのＮＭＯＳトランジスタとによって構成される第２セルＳ２のセルパターン例を示すレイアウト図であり、図２（ｂ）は上記第２セルＳ２の回路図である。
【００６８】
図１（ｂ）および図２（ｂ）において、この第２セルＳ２は、ＰＭＯＳトランジスタＭ０５ａおよびＭ０５ｂが直列接続されたＰＭＯＳトランジスタＭ０５と、ＮＭＯＳトランジスタＭ０６ａおよびＭ０６ｂが直列接続されたＮＭＯＳトランジスタＭ０６とによって構成されており、直列接続されたトランジスタＭ０５およびＭ０６のそれぞれのソース、ドレインおよび各トランジスタＭ０５ａ、Ｍ０５ｂ、Ｍ０６ａおよびＭ０６ｂのそれぞれのゲートが端子Ｔ１３〜Ｔ２０として設けられている。これらの端子Ｔ１３〜Ｔ２０は、パス論理回路を駆動するドライバ回路であるバッファ用のインバータ回路、パス論理回路の出力データを保持するデータ保持回路であるＤＦＦ回路を構成するための回路など、所望の回路が得られるように接続される。
【００６９】
以上のようにして、本実施形態１の半導体集積回路は、コンピュータ内の情報処理装置にて、スタンダードセル方式論理回路合成用制御プログラムに基づいてセルの配置・配線処理を行うことによって、自動設計・製造することができる。
【００７０】
図３は、本発明の半導体集積回路の製造に用いられるコンピュータシステムの構成を示すブロック図である。
【００７１】
このコンピュータシステム２０は、論理回路合成用制御プログラムが記憶されるＲＯＭ４１と、ＲＯＭ４１から読み出された論理回路合成用制御プログラムに基づいて所望の論理回路を自動合成するＣＰＵ４２（制御部）と、ＣＰＵ４２によってワークメモリとして用いられるＲＡＭ４３と、操作者が回路仕様や設計制約条件などを入力するための操作部４４と、操作入力画面などの各種画面が表示される表示部４５とを備えている。
【００７２】
スタンダードセル方式においては、基本ゲートおよび複数の基本ゲートを組み合せた少し複雑な論理回路をスタンダードセルとしてセルライブラリに登録しておき、上記コンピュータシステム４０を用いてスタンダードセルを組み合せることにより、所望の論理回路が自動合成される。
【００７３】
ＲＯＭ４１には、スタンダードセル方式論理回路合成用制御プログラムが記憶されていると共に、スタンダードセルの入出力端子位置情報、動作速度情報、スタンダードセルを構成するトランジスタの配置情報などがセルライブラリ（ＲＯＭ４１の一部）に登録されている。
【００７４】
本実施形態１では、図１においてトランジスタＭ０１〜Ｍ０４の各端子Ｔ１〜Ｔ１２間を配線した第１セルＳ１、および図２においてトランジスタＭ０５およびＭ０６の各端子Ｔ１３〜Ｔ２０間を配線した第２セルＳ２がスタンダードセルとしてセルライブラリに登録されている。
【００７５】
図３に示すＣＰＵ４２は、ＲＯＭ４１から読み出したスタンダードセル方式論理回路合成用制御プログラムに基づいて、セルライブラリ内の各種情報を用いて、各スタンダードセルの配置、各セル内および各セル間を接続する配線の配線パターンおよび配線チャネル幅（セル列間の間隔）を決定する。このとき、各セルの配置、各セル内および各セル間の配線および配線チャネル幅は、操作部４４から入力された回路仕様や設計制約条件などを満たすと共に、各セル内および各セル間の全配線が短くなるように決定される。このようにして決定されたセルの配置パターンおよび配線パターンを、製造用マスク上に転写し、このマスクを用いて各セル内および各セル間を接続する配線を作製することにより、半導体集積回路が製造される。
【００７６】
図４は、上記第１セルＳ１を用いて論理演算回路を構成し、第２セルＳ２を用いてパストランジスタ論理ネットワークを駆動するドライバ回路、データを保持するデータ保持回路などを構成した半導体集積回路の構成例を示す回路図である。
【００７７】
図４において、この半導体集積回路は、パストランジスタ論理ネットワークを駆動するドライバ回路であるインバータバッファ回路１ａ〜１ｅと、パストランジスタ論理ネットワーク回路２と、このパストランジスタ論理ネットワーク回路２からの出力データが記憶保持されるデータ保持回路としてのフリップフロップ回路３とを有している。
【００７８】
インバータバッファ回路１ａ〜１ｅはそれぞれ、図１（ｂ）に示す第２セルＳ２を用いて作製され、パストランジスタ論理ネットワーク回路部２は、図１（ａ）に示す第１セルＳ１を用いて作製されている。また、フリップフロップ回路３は、図１（ｂ）に示す第２セルＳ２を複数用いて作製されている。
【００７９】
パストランジスタ論理ネットワーク回路部２は、四つのＮＭＯＳトランジスタ２ａ〜２ｄによって構成されており、ＮＭＯＳトランジスタ２ａのゲートはノードＮ１に接続され、ソース−ドレイン経路はノードＮ２とノードＮ７との間に接続されている。また、ＮＭＯＳトランジスタ２ｂのゲートはノードＮ３に接続され、ソースはノードＮ２に接続され、ドレインはＮＭＯＳトランジスタ２ｃ，２ｄの直列接続部に接続されている。また、ＮＭＯＳトランジスタ２ｃのゲートはノードＮ６に接続され、ソースはＮＭＯＳトランジスタ２ｂ，２ｄの並列接続部に接続され、ドレインはノードＮ７に接続されている。また、ＮＭＯＳトランジスタ２ｄのゲートはノードＮ５に接続され、ソースはノードＮ４に接続され、ドレインはＮＭＯＳトランジスタ２ｂ，２ｃの直列接続部に接続されている。
【００８０】
ノードＮ１はインバータバッファ回路１ａを介して信号Ａが入力される入力端子Ａと接続されており、ノードＮ２は接地電圧ＧＮＤ（Ｖｓｓ）と接続されており、ノードＮ３はインバータバッファ回路１ｂを介して信号Ｂが入力される入力端子Ｂと接続されており、ノードＮ４はインバータバッファ回路１ｃを介して信号ＣＢが入力される入力端子ＣＢと接続されており、ノードＮ５はインバータバッファ回路１ｄを介して信号ＢＢが入力される入力端子ＢＢと接続されており、ノードＮ６はインバータバッファ回路１ｅを介して信号ＡＢが入力される入力端子ＡＢと接続されている。なお、信号の末尾の「Ｂ」は、反転信号を示している。また、ノードＮ７は、フリップフロップ回路３のデータ入力端子と接続されており、フリップフロップ回路３のクロック入力端子にはクロック信号ＣＫが入力されるようになっており、出力端子Ｙからは論理演算結果が出力されるようになっている。
【００８１】
この回路によって、
Ｙ＝Ａ×Ｂ×Ｃ
で表される論理式の演算が実現される。
【００８２】
図５は、図１（ｂ）に示す第２セルＳ２を用いて、図４に示す各インバータバッファ回路１ａ〜１ｅを実現した例を示す図であり、（ａ）はそのセルパターンおよび配線パターンを示すレイアウト図であり、（ｂ）はその回路構成を示す回路図である。
【００８３】
図５（ａ）および図５（ｂ）において、このインバータバッファ回路１は、第２セルＳ２を構成する各トランジスタＭ０５およびＭ０６の各端子Ｔ１３〜Ｔ２０を、上層のメタル配線層と、各端子とメタル配線層とを接続するコンタクトホールとを用いて接続することによって構成されている。
【００８４】
第２セルＳ２において、直列接続されたＰＭＯＳトランジスタＭ０５のソース端子Ｔ１３は第１電源電圧Ｖｄｄに接続され、ソースに近いＰＭＯＳトランジスタＭ０５ａのゲート端子Ｔ１４は入力端子ＩＮに接続される。また、ドレインに近いＰＭＯＳトランジスタＭ０５ｂのゲート端子Ｔ１５は制御信号ＳＬに接続され、ドレイン端子Ｔ１６は出力端子ＯＵＴに接続される。
【００８５】
また、直列接続されたＮＭＯＳトランジスタＭ０６のソース端子は第２電源電圧Ｖｓｓ（接地電圧ＧＮＤ）に接続され、ソースに近いＮＭＯＳトランジスタＭ０６ｂのゲート端子Ｔ１９は入力端子ＩＮに接続される。また、ドレインに近いＮＭＯＳトランジスタＭ０６ａのゲート端子Ｔ１８は制御信号ＳＬＢに接続され、ドレイン端子Ｔ１７は出力端子ＯＵＴに接続される。
【００８６】
回路動作時には、制御信号ＳＬは“Ｌ”＝Ｖｓｓ、ＳＬＢは“Ｈ”＝Ｖｄｄに設定されており、ＰＭＯＳトランジスタＭ０５ｂおよびＮＭＯＳトランジスタＭ０６ａは“ＯＮ”状態となり、本回路は入力信号ＩＮの反転信号を出力ＯＵＴから出力するインバータ回路として機能する。また、待機動作時には、制御信号ＳＬは“Ｈ”＝Ｖｄｄ、ＳＬＢは“Ｌ”＝Ｖｓｓとなり、ＰＭＯＳトランジスタＭ０５ｂとＮＭＯＳトランジスタＭ０６ａとが共に“ＯＦＦ”状態となって本回路は動作しないため、入力信号ＩＮの電位に関わらず、“ＯＦＦ”状態となっている両トランジスタによって第１電源電圧Ｖｄｄから第２電源電圧Ｖｓｓへの貫通パスは生成されず、消費電流を抑えることができる。
【００８７】
なお、近年の微細化プロセスによって、トランジスタの“ＯＦＦ”時のリーク電流の増加によって、待機時の電流消費を増加させてしまうという問題があるが、この問題に関する本発明での解決策については、後述する。
【００８８】
図６は、図１（ａ）に示す第１セルＳ１を用いて、図４に示すパストランジスタ論理ネットワーク部２を実現した例について、そのセルパターンおよび配線パターンを示すレイアウト図である。
【００８９】
このパストランジスタ論理ネットワーク部２は、図１（ａ）に示す第１セルＳ１を一つ用いて、各トランジスタＭ０１〜Ｍ０４の各端子Ｔ１〜Ｔ１２を、上層のメタル配線層と、各端子とメタル配線層とを接続するコンタクトホールとを用いて接続することによって構成されている。
【００９０】
図７は、図１（ｂ）に示す第２セルＳ２を用いて、図４に示すフリップフロップ回路３を実現した例を示す図であり、（ａ）はそのセルパターンおよび配線パターンを示すレイアウト図であり、（ｂ）はその回路図であり、（ｃ）はその動作タイミングを示すタイミングチャートである。
【００９１】
図７（ａ）〜図７（ｃ）において、このフリップフロップ回路３は、図１（ｂ）に示す第２セルＳ２を二つ用いて、各トランジスタＭ０５およびＭ０６の各端子Ｔ１３〜Ｔ２０を、上層のメタル配線層と、各端子Ｔ１３〜Ｔ２０とメタル配線層とを接続するコンタクトホールとを用いて接続することによって構成されている。各セル３ａおよび３ｂはそれぞれ、図５に示すインバータバッファ回路１と同様に、ゲート制御信号入力端子を有するインバータ回路となっている。
【００９２】
ここでは、初段のインバータ回路３ａのゲート制御信号入力端子Ｔ１５にＣＫ信号が入力され、ゲート制御信号入力端子Ｔ１８にＣＫ信号の反転信号であるＣＫＢ信号が入力される。また、次段のインバータ回路３ｂのゲート制御信号入力端子Ｔ１５にＣＫＢ信号が入力され、ゲート制御信号入力端子Ｔ１８にＣＫ信号が入力される。フリップフロップ回路３の入力信号ＩＮは初段のインバータ回路３ａの入力端子Ｔ１４およびＴ１９に入力され、その出力Ｘは次段のインバータ回路３ｂの入力端子Ｔ１４およびＴ１９に入力されており、出力端子Ｔ１６およびＴ１７から出力Ｑが出力される。
【００９３】
このフリップフロップ回路３はダイナミック型であり、図７（ｃ）に示すように、ＣＫ信号が“Ｌ”レベルの期間にインバータ回路３ａが“ＯＮ”状態になり、入力データの反転信号が出力される。このとき、入力信号ＩＮが“Ｌ”レベルであれば、インバータ回路３ａの出力によって、ノードＸに接続されたインバータ回路３ｂを構成するトランジスタＭ０５ａおよびＭ０６ｂのゲート電極Ｔ１４およびＴ１９が“Ｈ”レベルに充電される。次に、ＣＫ信号が“Ｈ”レベルになるときにインバータ回路３ｂが“ＯＮ”状態となり、出力端子Ｑから“Ｌ”信号が出力される。この一連の動作により、本回路はＤＦＦ回路（データ−フリップフロップ回路）として機能する。
【００９４】
上記図７に示すフリップフロップ回路（ＤＦＦ回路）３は、ドレインに近いトランジスタＭ０５ｂおよびＭ０６ａのゲート端子にゲート制御信号が入力されており、これによって、低消費電力が実現される。このことについて、以下に説明する。
【００９５】
図７（ｃ）に示すタイムチャートを用いて説明すると、このフリップフロップ回路３に入力される信号ＩＮは、パイプライン動作している前段のＤＦＦ回路からの出力が、図４に示すように、インバータバッファ回路１ａ〜１ｅおよびパストランジスタ論理ネットワーク部２を通して入力端子に供給される。したがって、前段ＤＦＦからの出力データがクロック信号ＣＫの“Ｈ”レベルへの変化により出力され、各経路を通ってパストランジスタ論理演算が行われた結果、フリップフロップ回路３に入力される信号ＩＮが“Ｈ”レベルまたは“Ｌ”レベルに確定される。信号ＩＮが確定されるまでの間は、各信号の遅延差などによって、不確定な値をとり得ることになり、この不確定な入力信号は、インバータ回路３ａの消費電流を増加させることになる。しかしながら、本実施形態１においては、クロック信号ＣＫが“Ｈ”レベルの期間は、インバータ回路３ａを構成するトランジスタＭ０５ｂとＭ０６ａとが“ＯＦＦ”状態であり、信号ＩＮの遷移期間にはインバータ回路３ａが動作しないため、不要な電流消費を削減することが可能となる。なお、図７はダイナミック型フリップフロップの構成例を示しているが、スタティック型についてもダイナミック型と同様に実現可能である。
【００９６】
以上説明したように、本実施形態１によれば、パストランジスタ論理ネットワーク部２を構成する複数のトランジスタによって構成される第１セルＳ１と、直列接続されたＰＭＯＳトランジスタおよび直列接続されたＮＭＯＳトランジスタによって構成される第２セルＳ２の２種類のセル構造をスタンダードセルとしてライブラリ内に用意し、これらを組み合せることによって、容易に任意の論理回路を実現することが可能である。
【００９７】
また、実際に電流を消費し、リーク電流が発生するのは、パストランジスタ論理ネットワーク部２ではなく、インバータバッファ回路１ａ〜１ｅおよびフリップフロップ回路３のインバータ回路３ａ，３ｂとなる。そこで、本実施形態１においては、電流を消費し、リーク電流を発生する回路ブロックを、直列接続されたトランジスタによって構成される第２セルを用いて作製する。この直列接続されたトランジスタの一方のゲート電極にゲート制御信号を入力して、そのトランジスタを“ＯＮ”、“ＯＦＦ”制御することによって、後述するように、不要な電流消費、リーク電流の発生を抑えることができる。
（実施形態２）
図８（ａ）は、本発明の実施形態２の半導体集積回路の製造方法に用いられる、パストランジスタ論理ネットワークを構成する複数のトランジスタによって構成される第１セルＳ１のセルパターン例を示すパターン図であり、図８（ｂ）は上記第１セルＳ１の構成を説明するための回路図である。
【００９８】
図８（ａ）および図８（ｂ）において、この第１セルＳ１は、二つの（一対の）ＰＭＯＳトランジスタＭＰ１およびＭＰ２と、二つの（一対の）ＮＭＯＳトランジスタＭＮ１およびＭＮ３とによって構成されている。
【００９９】
パストランジスタ論理回路は、ＮＭＯＳトランジスタのみで構成されている場合も多いが、今後増加するであろう低電圧動作を考えると、ＮＭＯＳシングルゲートによる信号振幅の低下が課題となる。このような場合、ＰＭＯＳゲートとＮＭＯＳゲートとを相補的に用いたＣＭＯＳタイプのパストランジスタネットワークを実現する必要がある。
【０１００】
そこで、本実施形態２においては、このような状況に対応するべく、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの対によって構成されるパストランジスタ論理ネットワーク用セルを用意し、本セルを一つまたは複数用いて論理回路を形成する。各ＰＭＯＳトランジスタＭＰ１およびＭＰ２のソース、ドレインおよびゲートが各端子ＴＰ１〜ＴＰ６として設けられ、各ＮＭＯＳトランジスタＭＮ１およびＭＮ２のソース、ドレインおよびゲートが各端子ＴＮ１〜ＴＮ６として設けられている。これらの各端子ＴＰ１〜ＴＰ６，ＴＮ１〜ＴＮ６は、所望するパス論理回路が得られるように、上層のメタル配線層を用いて接続される。
【０１０１】
図９は、図８に示す第１セルＳ１を用いてセレクタ論理回路（論理演算回路）を実現した例を示す図であり、（ａ）はそのセルパターンおよび配線パターンを示すレイアウト図であり、（ｂ）はその回路図であり、（ｃ）は入力信号ＳＥＬ，ＳＥＬＢと出力信号Ｙとの関係を示す表である。
【０１０２】
図９（ａ）〜図９（ｃ）において、このセレクタ論理回路４は、図８に示す第１セルＳ１を一つ用いて、各トランジスタＭＰ１、ＭＰ２、ＭＮ１およびＭＮ２の各端子ＴＰ１〜ＴＰ６およびＴＮ１〜ＴＮ６を、上層のメタル配線層と、各端子とメタル配線層とを接続するコンタクトホールとを用いて接続することによって構成されている。ゲートに信号ＳＥＬが入力されるＰＭＯＳトランジスタＭＰ１とゲート端子に信号ＳＥＬＢが入力されるＮＭＯＳトランジスタＭＮ１とは、それぞれソース同士およびドレイン同士が接続されてトランスファーゲート４ａが構成され、また、ゲートに信号ＳＥＬが入力されるＮＭＯＳトランジスタＭＮ２とゲート端子に信号ＳＥＬＢが入力されるＰＭＯＳトランジスタＭＰ２とは、それぞれソース同士およびドレイン同士が接続されてトランスファーゲート４ｂが構成されている。トランスファーゲート４ａのソースは信号Ａが入力される入力端子Ａに接続され、トランスファーゲート４ｂのソースは信号Ｂが入力される入力端子Ｂに接続され、両トランスファーゲート４ａおよび４ｂのドレインは出力端子Ｙに共通接続されている。
【０１０３】
信号ＳＥＬが“０”で信号ＳＥＬＢが“１”の場合には、トランスファーゲート４ａが“ＯＮ”状態、トランスファーゲート４ｂが“ＯＦＦ”状態となり、出力端子Ｙからは信号Ａが出力される。また、信号ＳＥＬが“１”で信号ＳＥＬＢが“０”の場合には、トランスファーゲート４ａが“ＯＦＦ”状態、トランスファーゲート４ｂが“ＯＮ”状態となり、出力端子Ｙからは信号Ｂが出力される。
【０１０４】
このように、パストランジスタ論理ネットワークを構成する第１セルＳ１をＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの両タイプで構成することにより、ＣＭＯＳタイプのパストランジスタ論理回路にも対応することができる。特に、後述するようなＳＯＩ構造による場合には、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのためのウェルが不要であるため、ＣＭＯＳタイプデバイスを作製する場合に面積が増大するというデメリットを削減することができる。
（実施形態３）
図１０は、本発明の実施形態３の半導体集積回路において、図１（ｂ）に示す第２セルＳ２を用いて、異なるパストランジスタ論理ネットワークを駆動するドライバ回路、パストランジスタ論理ネットワークから出力されるデータを保持するデータ保持回路などを構成するインバータ回路を実現した例を示す図であり、（ａ）はそのセルパターンおよび配線パターンを示すレイアウト図であり、（ｂ）はその回路図である。なお、これは、図５のインバータバッファ回路１とはその接続構成が異なっている。
【０１０５】
図１０（ａ）および図１０（ｂ）において、このインバータ回路５は、第２セルＳ２を構成する各トランジスタＭ０５およびＭ０６の端子Ｔ１３〜Ｔ２０を、上層のメタル配線層と、各端子とメタル配線層とを接続するコンタクトホールとを用いて接続することによって構成されている。
【０１０６】
第２セルＳ２において、直列接続されたＰＭＯＳトランジスタＭ０５のソース端子Ｔ１３は第１電源電圧Ｖｄｄに接続され、ドレインに近いＰＭＯＳトランジスタＭ０５ｂのゲート端子Ｔ１５は入力端子ＩＮに接続される。また、ソースに近いＰＭＯＳトランジスタＭ０５ａのゲート端子Ｔ１４は制御信号ＳＬに接続され、ドレイン端子Ｔ１６は出力端子ＯＵＴに接続される。
【０１０７】
また、直列接続されたＮＭＯＳトランジスタＭ０６のソース端子は第２電源電圧Ｖｓｓ（接地電圧ＧＮＤ）に接続され、ドレインに近いＮＭＯＳトランジスタＭ０６ａのゲート端子Ｔ１８は入力端子ＩＮに接続されている。また、ソースに近いＮＭＯＳトランジスタＭ０６ｂのゲート端子Ｔ１９は制御信号ＳＬＢに接続され、ドレイン端子Ｔ１７は出力端子ＯＵＴに接続されている。
【０１０８】
回路動作時には、制御信号ＳＬは“Ｌ”＝Ｖｓｓ、ＳＬＢは“Ｈ”＝Ｖｄｄに設定されており、ＰＭＯＳトランジスタＭ０５ａおよびＮＭＯＳトランジスタＭ０６ｂは“ＯＮ”状態となり、本回路は入力信号ＩＮの反転信号を出力ＯＵＴから出力するインバータ回路として機能する。また、待機動作時には、制御信号ＳＬは“Ｈ”＝Ｖｄｄ、ＳＬＢは“Ｌ”＝Ｖｓｓとなり、ＰＭＯＳトランジスタＭ０５ａとＮＭＯＳトランジスタＭ０６ｂとが“ＯＦＦ”状態となって本回路は動作しないため、入力信号ＩＮの電位に関わらず、“ＯＦＦ”状態となっている両トランジスタによって第１電源電圧Ｖｄｄから第２電源電圧Ｖｓｓへの貫通パスは生成されず、消費電流を抑えることができる。
【０１０９】
また、本実施形態３では、インバータ回路５は、ソースに近いトランジスタＭ０５ａおよびＭ０６ｂのゲート端子にゲート制御信号が入力されている。このように、ソースに近いトランジスタＭ０５ａおよびＭ０６ｂをゲート制御に用いることにより、動作時には電源（ソース）に近いトランジスタＭ０５ａおよびＭ０６ｂが常に“ＯＮ”状態となり、実際に入力信号ＩＮに応じて動作しているトランジスタＭ０５ｂおよびＭ０６ａのソースは電源電圧ＶｄｄおよびＶｓｓに充電されているため、高速動作を期待することができる。
【０１１０】
上記実施形態１および実施形態３において、直列接続されたトランジスタによって構成された第２セルを用いて、インバータバッファ回路、フリップフロップ回路のインバータ回路などを構成することには、もう一つの利点がある。
【０１１１】
近年、微細加工技術によりトランジスタ“ＯＦＦ”時のリーク電流増加が問題となっている。この問題は、上記実施形態１において図５に示すインバータ回路１および上記実施形態３において図１０に示すインバータ回路５のように、直列接続されたＰＭＯＳトランジスタおよび直列接続されたＮＭＯＳトランジスタからなる第２セルを用い、その一方のゲートをゲート制御信号入力端子として制御信号にてコントロールすることにより、解決することが可能である。このことについて、上記図１０に示すインバータ回路５を一例として、以下に説明する。
【０１１２】
このインバータ回路５において、待機時には、制御信号ＳＬ＝“Ｈ”、ＳＬＢ＝“Ｌ”となり、トランジスタＭ０５ａ、Ｍ０６ｂが“ＯＦＦ”状態となる。このとき、入力信号ＩＮが“Ｌ”レベルの場合を考える。この場合には、インバータ回路５の第１電源電圧Ｖｄｄから第２電源電圧Ｖｓｓ（ＧＮＤ）へのリークパスのうち、トランジスタＭ０５ｂを除く全てのトランジスタＭ０５ａ、Ｍ０６ａおよびＭ０６ｂが“ＯＦＦ”状態となり、リーク電流が削減される。特に、第２電源電圧Ｖｓｓ側のＮＭＯＳ直列トランジスタＭ０６は、両ゲートとも同電位Ｖｓｓにて“ＯＦＦ”状態となっている。このときのリーク電流について、図１１を用いて説明する。
【０１１３】
図１１（ａ）に示す単一トランジスタＭ０６ａおよびＭ０６ｂの特性は、図１１（ｃ）に示すグラフのようになる。近年のトランジスタの微細化、低しきい値化により、リーク電流は増加する傾向にある。単一トランジスタとしてゲート電極にＶｓｓを印加し、ソース電位がＶｓｓである場合、ゲート−ソース電圧Ｖｇｓ＝０であり、ドレイン−ソース間に流れる電流はＩＬとなる。
【０１１４】
また、図１１（ｂ）に示すトランジスタＭ０６ａおよびＭ０６ｂが直列接続されたトランジスタＭ０６においては、直列接続によりソース−ドレイン電圧が分圧される。これによって、図１１（ｂ）に示すように、トランジスタＭ０６ａのソース電位がＶｓｌとなり、基板バイアス効果によりリーク電流が減少してＩＬ１となる。さらに、トランジスタＭ０６ｂが負荷となり、図１１（ｄ）中、Ｒで示す負荷特性を有する。トランジスタＭ０６ａのゲート電位は０であり、ソース電位はＶｓｌになるので、ゲート−ソース電圧Ｖｇｓは−Ｖｓｌとなる。このため、直列接続トランジスタＭ０６に流れるリーク電流は、特性曲線とトランジスタＭ０６ｂの負荷曲線Ｒとの交点で求められる電流値ＩＬ２にまで減少する。よって、直列接続されたトランジスタＭ０６のリーク電流値はＩＬ２となり、単一トランジスタのリーク電流値ＩＬに比べて非常に小さくなる。
【０１１５】
このように、直列接続されたトランジスタによって構成された第２セルを用いて、例えば図１０に示すようなインバータ回路を構成することにより、上記直列接続トランジスタの効果により、リーク電流を大幅に削減することが可能となる。
【０１１６】
一方、入力信号ＩＮが“Ｈ”レベルの場合には、直列接続されたＰＭＯＳトランジスタＭ０５ａおよびＭ０５ｂのゲートが共にＶｄｄとなって“ＯＦＦ”状態となる。このとき、上記ＮＭＯＳトランジスタＭ０６と同様に、直列接続構造によりリーク電流を大幅に削減することができる。このようにして、図１０に示すインバータ回路においては、待機時に、入力信号ＩＮが“Ｈ”レベル、“Ｌ”レベルに関わらず、リーク電流を削減することができる。
【０１１７】
なお、ここでは、図１０に示すように、直列回路のソース側に近いトランジスタのゲートにゲート制御信号が入力され、直列回路のドレイン側に近いトランジスタに入力信号が入力されるインバータ回路５について説明したが、図５に示すように、ドレインに近いトランジスタのゲートにゲート制御信号が入力され、ソースに近いトランジスタに入力信号が入力される上記実施形態１のインバータ回路１についても、同様に、リーク電流を削減することができる。
【０１１８】
以上のように、ゲートが同電位に接続された直列接続トランジスタを用いると、他のトランジスタと同じ低しきい値トランジスタを用いた場合でも、リーク電流を削減することが可能であり、しきい値を複数種類設定するための特別な製造工程が不要となり、低コストにてリーク電流が削減された半導体集積回路を実現することが可能となる。
【０１１９】
さらに、直列接続されたトランジスタに供給されるゲート制御信号の電位を、“Ｈ”側はソースに供給されている第１電源電圧Ｖｄｄより高く、“Ｌ”側はドレインに供給されている第２電源電圧Ｖｓｓよりも低く設定することにより、リーク電流をさらに削減することができる。このことについて、図１０に示すインバータ回路５を一例として、以下に説明することができる。
【０１２０】
このインバータ回路５において、待機時にはＮＭＯＳトランジスタＭ０６ｂのゲートに“Ｌ”レベルのゲート制御信号ＳＬＢが入力されており、このトランジスタＭ０６ｂが“ＯＦＦ”状態となってリーク電流が削減される。ここで、ゲート制御信号ＳＬＢの“Ｌ”レベルはＶｓｓよりも低いＶｓｌに設定されている。このときのソースの電位はＶｓｓであるので、ゲート−ソース電圧ＶｇｓはＶｓｓよりも低いＶｓｓＬの負電圧となり、図１２に示すように、ゲート電圧がＶｓｓである場合に比べて、低いリーク電流ＩＬＬが流れる。
【０１２１】
このように、トランジスタのゲート−ソース電圧Ｖｇｓを負電位とすることにより、リーク電流を削減することが可能となる。ＰＭＯＳトランジスタについても同様に、ソースの電位Ｖｄｄよりも高い電位をゲートに供給することにより、ゲート−ソース電圧Ｖｇｓを負電位としてリーク電流を削減することができる。
【０１２２】
なお、ここでは、図１０に示すように、直列回路のソース側（入力側）に近いトランジスタのゲートにゲート制御信号が入力され、直列回路のドレイン側（出力側）に近いトランジスタに入力信号が入力されるインバータ回路５について説明したが、図５に示すように、そのドレイン側に近いトランジスタのゲートにゲート制御信号が入力され、そのソース側に近いトランジスタに入力信号が入力されるインバータ回路１についても、同様に、リーク電流を削減することができる。
（実施形態４）
本実施形態４は、上記実施形態１および実施形態３において、直列接続されたトランジスタのいずれか一方のトランジスタを他方より高しきい値のトランジスタにて構成することにより、さらにリーク電流を削減することができる場合である。本実施形態４では、この回路構成について、図１３を一例として説明する。
【０１２３】
図１３は、本発明の実施形態４の半導体集積回路において、図１（ｂ）に示す第２セルＳ２を用いて、パストランジスタ論理ネットワークを駆動するドライバ回路、パストランジスタ論理ネットワークから出力されるデータを保持するデータ保持回路などを構成するインバータ回路を実現した例を示す図であり、（ａ）はそのセルパターンおよび配線パターンを示すレイアウト図であり、（ｂ）はその回路図である。このインバータ回路６の動作原理は、図４に示すインバータ回路１と同様である。
【０１２４】
図１３（ａ）において、マスクパターン７はＰＭＯＳトランジスタＭ０５ｂのしきい値を高く設定するための一例であり、マスクパターン８はＮＭＯＳトランジスタＭ０６ａのしきい値を高く設定するための一例である。このインバータ回路６は、ゲート制御信号ＳＬおよびＳＬＢが入力されるトランジスタＭ０５ｂおよびＭ０６ａが高しきい値トランジスタによって構成されている。このため、待機時には、これらのトランジスタＭ０５ｂおよびＭ０６ａが“ＯＦＦ”状態となり、リーク電流が削減される。さらに、トランジスタのオフリーク電流は、しきい値電圧を高くすることにより減少するので、トランジスタＭ０５ｂおよびＭ０６ａとして高しきい値トランジスタを用いることにより、低しきい値トランジスタを用いる場合に比べても、待機時のリーク電流を更に削減することができる。
（実施形態５）
本実施形態５は、上記実施形態１，３および４において、直列接続されたトランジスタの少なくとも何れか一方のトランジスタにボディ電位端子を設け、そのボディ電位端子を介してボディ電位を制御可能としたトランジスタにて構成することにより、さらにリーク電流を削減することができる場合である。本実施形態５では、この回路構成について、図１４を一例として説明する。
【０１２５】
図１４は、本発明の実施形態５の半導体集積回路において、図１（ｂ）に示す第２セルＳ２を用いて、パストランジスタ論理ネットワークを駆動するドライバ回路、パストランジスタ論理ネットワークから出力されるデータを保持するデータ保持回路などを構成するインバータ回路を実現した例を示す図であり、（ａ）はそのセルパターンおよび配線パターンを示すレイアウト図であり、（ｂ）はその回路図である。なお、このインバータ回路９の動作原理は、図１３に示すインバータ回路６と同様である。
【０１２６】
このインバータ回路９は、図１３に示す高しきい値トランジスタＭ０５ｂおよびＭ０６ａにボディ電位端子を設けて、ボディ電位ＶｓｐおよびＶｓｎを制御することによってしきい値電圧をコントロールすることができるようにしたものである。
【０１２７】
通常動作時には、ＳＬ＝“Ｌ”、ＳＬＢ＝“Ｈ”であり、ＰＭＯＳトランジスタＭ０５ｂのボディ電位Ｖｓｐ＝Ｖｄｄ、ＮＭＯＳトランジスタＭ０６ａのボディ電位Ｖｓｎ＝Ｖｓｓであり、トランジスタＭ０５ａおよびＭ０６ｂは通常のしきい値電圧である。よって、このインバータ回路９は通常動作し、ボディ電位制御トランジスタＭ０５ｂおよびＭ０６ｂも、他のトランジスタＭ０５ａおよびＭ０６ｂと同じしきい値電圧で動作する。
【０１２８】
また、待機時には、ＳＬ＝“Ｈ”、ＳＬＢ＝“Ｌ”となり、トランジスタＭ０５ｂおよびＭ０６ａは“ＯＦＦ”状態となる。このとき、各々のボディ電位は、Ｖｓｐ＝Ｖｄｄ＋α（Ｖｄｄよりも高電位）、Ｖｓｎ＝Ｖｓｓ−α（Ｖｓｓよりも低電位）とする。これにより、トランジスタＭ０５ｂおよびＭ０６ａのしきい値電圧は高くなり、その結果、リーク電流が更に削減される。
（実施形態６）
本実施形態６は、上記実施形態１，３および４において、直列接続されたトランジスタの少なくとも何れか一方のトランジスタをゲート電極とボディ電極とを接続したトランジスタにて構成することにより、さらにリーク電流を削減することができる場合である。本実施形態６では、この回路構成について、図１５を一例として説明する。
【０１２９】
図１５は、本発明の実施形態６の半導体集積回路において、図１（ｂ）に示す第２セルＳ２を用いて、パストランジスタ論理ネットワークを駆動するドライバ回路、パストランジスタ論理ネットワークから出力されるデータを保持するデータ保持回路などを構成するインバータ回路を実現した例を示す図であり、（ａ）はそのセルパターンおよび配線パターンを示すレイアウト図であり、（ｂ）はその回路図である。なお、このインバータ回路１０の動作原理は、図１４に示すインバータ回路９と同様である。
【０１３０】
図１５において、このインバータ回路１０は、図１４に示すボディ電位端子が設けられたトランジスタＭ０５ｂおよびＭ０６ａのボディ電極とゲート電極とが互いに接続されている。
【０１３１】
このように、トランジスタのボディとゲートとを接続すると、チャネルが形成される方向にゲートがバイアスされると共に、ボディ領域はソースに対して順バイアスされるため、しきい値電圧が低下する。オフ時のリーク電流を少なくするために高しきい値電圧に設定されたトランジスタにおいて、動作時にはしきい値電圧が低下して飽和電流値が大きくなるため、高速動作を実現することができる。
通常動作時には、ＳＬ＝“Ｌ”、ＳＬＢ＝“Ｈ”であり、トランジスタＭ０５ａおよびＭ０６ｂはしきい値電圧が低下して高速に動作する。また、待機時には、ＳＬ＝“Ｈ”、ＳＬＢ＝“Ｌ”となり、トランジスタＭ０５ｂおよびＭ０６ａは“ＯＦＦ”状態となる。このとき、各トランジスタＭ０５ｂおよびＭ０６ａのしきい値電圧は動作時よりも高くなり、リーク電流を削減するように働く。
【０１３２】
なお、上記実施形態４，５および本実施形態６では、図５に示すように、ドレインに近いトランジスタのゲートにゲート制御信号が入力され、ソースに近いトランジスタに入力信号が入力されるインバータ回路１について説明したが、図１０に示すように、ソースに近いトランジスタのゲートにゲート制御信号が入力され、ドレインに近いトランジスタに入力信号が入力されるインバータ回路５についても、同様に、高しきい値トランジスタ、ボディ電位端子を設けてボディ電位を制御可能としたトランジスタ、ボディ電極とゲート電極とを接続したトランジスタを用いることによって、リーク電流を削減することができる。
（実施形態７）
上記実施形態１の図７では、直列接続されたトランジスタからなる第２セルを用いてダイナミック型のＤＦＦ回路を実現する例を示したが、本実施形態７では、スタティック型回路の一例として、スタティック型のデータラッチ回路を実現する場合について説明する。
【０１３３】
図１６は、本発明の実施形態７の半導体集積回路において、図１（ｂ）に示す第２セルＳ２を用いて、データラッチ回路１１を実現した一例について、そのセルパターンおよび配線パターンを示すレイアウト図であり、図１７は、図１６のデータラッチ回路１１の回路図である。
【０１３４】
図１６および図１７において、このデータラッチ回路１１は、図１（ｂ）に示す第２セルＳ２を三つ用いて、各トランジスタＭ０５およびＭ０６の各端子Ｔ１３〜Ｔ２０を、上層のメタル配線層と、各端子とメタル配線層とを接続するコンタクトホールとを用いて接続することによって構成されている。各セル１１ａ〜１１ｃはそれぞれインバータ回路となっており、帰還インバータ回路１１ｃによってスタティック動作する。
【０１３５】
インバータ回路１１ａはゲート制御信号入力端子Ｔ１５にＣＫＢ信号（ＣＫの反転信号）が入力され、ゲート制御信号入力端子Ｔ１８にＣＫ信号が入力される。また、インバータ回路１１ａの入力端子Ｔ１４およびＴ１９には入力信号ＩＮが入力される。インバータ回路１１ｂは入力端子Ｔ１４、Ｔ１５、Ｔ１８およびＴ１９がインバータ回路１１ａの出力端子Ｔ１６およびＴ１７とインバータ回路１１ｂの出力端子Ｔ１６およびＴ１７とに接続されている。インバータ回路１１ｂの出力端子Ｔ１６およびＴ１７はインバータ回路１１ｃの入力端子Ｔ１４およびＴ１５に接続されると共に、信号出力端子Ｑに接続されている。インバータ回路１１ｃはゲート制御信号入力端子Ｔ１５にＣＫＢ信号が入力され、ゲート制御信号入力端子Ｔ１８にＣＫ信号が入力されている。
【０１３６】
このデータラッチ回路１１において、ＣＫ信号が“Ｈ”レベルでＣＫＢ信号が“Ｌ”レベルのとき、インバータ回路１１ａおよび１１ｂが動作し、インバータ回路１１ｃは“ＯＦＦ”状態である。このとき、入力信号ＩＮはインバータ回路１１ａおよび１１ｂを介して出力端子Ｑから出力される。次に、ＣＫ信号が“Ｌ”レベルでＣＫＢ信号が“Ｈ”レベルになると、入力段のインバータ回路１１ａは“ＯＦＦ”状態となり、後段の帰還インバータ回路１１ｃが“ＯＮ”状態となってデータ保持動作が行われる。
【０１３７】
このとき、“ＯＦＦ”状態となっている初段のインバータ回路１１ａは、図１１を用いて説明したように、直列接続されたトランジスタＭ０５およびＭ０６によってリーク電流が削減される。また、ＣＫ信号およびＣＫＢ信号の振幅をＶｄｄよりも高い電位からＶｓｓよりも低い電位まで広げることによって、図１２を用いて説明したように、リーク電流がさらに削減される。また、インバータ回路１１ａまたは１１ａ，１１ｂを図１３〜図１５に示すような構造とすることによっても、リーク電流がさらに削減される。
【０１３８】
また、インバータ回路１１ｂは、常時動作状態にあるが、直列接続されたトランジスタＭ０５ａ、Ｍ０５ｂ、Ｍ０６ａおよびＭ０６ｂのゲートが共に入力端子となっているため、入力が“Ｌ”レベルの場合には、直列接続されたＮＭＯＳトランジスタＭ０６が“ＯＦＦ”状態となり、図１１を用いて説明したように、リーク電流が削減される。また、入力が“Ｈ”レベルの場合には、直列接続されたＰＭＯＳトランジスタＭ０５が“ＯＦＦ”状態となり、同様にリーク電流が削減される。
【０１３９】
なお、本実施形態７において、帰還インバータ回路１１ｃは、待機時およびデータ保持時に“ＯＮ”状態となり、上述したようなリーク電流削減機能を有していないため、この部分でのリーク電流は存在する。
（実施形態８）
上記実施形態１，３〜７では、直列接続されたトランジスタを有する第２セルＳ２のみを用いてパストランジスタ論理ネットワークを駆動するドライバ回路、パストランジスタ論理ネットワークから出力されたデータを保持するデータ保持回路などを実現する場合を示したが、本発明では、パストランジスタ論理ネットワークを構成する第１セルＳ１も用意されており、これらのセルを用いて、より多様な回路を実現することができる。そこで、本実施形態８では、直列接続されたトランジスタを有する第２セルおよびパストランジスタ論理ネットワークを構成する第１セルを共に用いて、よりリーク電流を削減することができるデータラッチ回路を実現する場合について説明する。
【０１４０】
図１８は、本発明の実施形態８の半導体集積回路において、図８（ａ）に示す第１セルＳ１および図１（ｂ）に示す第２セルＳ２を用いて、データラッチ回路１２を実現した例について、そのセルパターンおよび配線パターンを示すレイアウト図であり、図１９は図１８の半導体集積回路の回路図である。
【０１４１】
このデータラッチ回路１２は、図８（ａ）に示す第１セルＳ１を一つと、図１（ｂ）に示す第２セルＳ２を三つ用いて、第１セルＳ１の各トランジスタＭＰ１、ＭＮ１、ＭＰ２およびＭＮ２の端子ＴＰ１〜ＴＰ６およびＴＮ１〜ＴＮ６と、第２セルＳ２の各トランジスタＭ０５およびＭ０６の端子Ｔ１３〜Ｔ２０とを、上層のメタル配線層と、各端子とメタル配線層とを接続するコンタクトホールとを用いて接続することによって構成されている。各セル１２ａ〜１２ｃはそれぞれインバータ回路となっており、セル１２ｄはトランスファーゲート１２ｄとなっている。このデータラッチ回路１２は、帰還インバータ回路１２ｃによってスタティック動作し、その帰還動作はトランスファーゲート１２ｄによって制御される。
【０１４２】
インバータ回路１２ａはゲート制御信号入力端子Ｔ１５にＣＫＢ信号（ＣＫの反転信号）が入力され、ゲート制御信号入力端子Ｔ１８にＣＫ信号が入力される。また、インバータ回路１２ａの入力端子Ｔ１４およびＴ１９には信号ＩＮが入力される。インバータ回路１２ｂは入力端子Ｔ１４、Ｔ１５、Ｔ１８およびＴ１９がインバータ回路１２ａの出力端子Ｔ１６およびＴ１７とトランスファーゲート１２ｄを介してインバータ回路１２ｂの出力端子Ｔ１６およびＴ１７とに接続されている。インバータ回路１２ｂの出力端子Ｔ１６およびＴ１７はインバータ回路１２ｃの入力端子Ｔ１４、Ｔ１５、Ｔ１８およびＴ１９に接続されると共に、信号出力端子Ｑに接続されている。
【０１４３】
このデータラッチ回路１２において、ＣＫ信号が“Ｈ”レベルでＣＫＢ信号が“Ｌ”レベルのとき、インバータ回路１２ａ〜１２ｃが動作し、トランスファーゲート１２ｄは“ＯＦＦ”状態である。このとき、入力信号ＩＮはインバータ回路１２ａおよび１２ｂを介して出力端子Ｑから出力される。次に、ＣＫ信号が“Ｌ”レベルでＣＫＢ信号が“Ｈ”レベルになると、入力段のインバータ回路１２ａは“ＯＦＦ”状態となり、帰還制御しているトランスファーゲート１２ｄが“ＯＮ”状態となってデータ保持動作が行われる。
【０１４４】
このとき、“ＯＦＦ”状態となっている初段のインバータ回路１２ａは、図１１を用いて説明したように、直列接続されたトランジスタＭ０５およびＭ０６によってリーク電流が削減される。
【０１４５】
また、インバータ回路１２ｂおよび１２ｃは、常時動作状態にあるが、直列接続されたトランジスタＭ０５ａ、Ｍ０５ｂ、Ｍ０６ａおよびＭ０６ｂのゲートが共に入力端子となっている。このため、入力が“Ｌ”レベルの場合には、インバータ回路１２ｂでは直列接続されたＮＭＯＳトランジスタＭ０６が“ＯＦＦ”状態となり、インバータ回路１２ｃでは直列接続されたＰＭＯＳトランジスタＭ０５が“ＯＦＦ”状態となって、図１１を用いて説明したように、リーク電流が削減される。また、入力が“Ｈ”レベルの場合には、インバータ回路１２ｂでは直列接続されたＰＭＯＳトランジスタＭ０５が“ＯＦＦ”状態となり、インバータ回路１２ｃではＮＭＯＳトランジスタＭ０６が“ＯＦＦ”状態となって、同様にリーク電流が削減される。
【０１４６】
さらに、初段のインバータ回路１２ａに入力されるＣＫ信号およびＣＫＢ信号の振幅をＶｄｄよりも高い電位からＶｓｓよりも低い電位まで広げることによって、図１２を用いて説明したように、リーク電流がさらに削減される。さらに、インバータ回路１２ａ〜１２ｃを図１３〜図１５に示すような構造とすることによっても、リーク電流がさらに削減される。
【０１４７】
以上により、本実施形態８によれば、全てのインバータ回路１２ａ〜１２ｃがリーク電流を削減可能となっているため、上記実施形態７において図１７に示すデータラッチ回路１１に比べて、リーク電流をさらに削減することができる。また、帰還動作を制御するトランスファーゲート１２ｄに入力されるＣＫ信号を、上記インバータ回路１２ａと同様に、振幅をＶｄｄよりも高い電位からＶｓｓよりも低い電位まで広げることによって、図１２を用いて説明したように、さらにリーク電流を削減することができる。さらに、トランスファーゲート１２ｄを、高しきい値トランジスタで構成することにより、リーク電流をさらに削減することができる。
（実施形態９）
本実施形態９では、上記実施形態１〜８に示すような回路を用いて、アクティブ状態にある回路ブロックのみ動作させ、非アクティブ状態の回路ブロックは待機状態（停止状態）に制御することによって、半導体集積回路の消費電力を削減する場合について説明する。
【０１４８】
図２０は、本発明の実施形態９の半導体集積回路の製造方法によって作製される半導体集積回路の回路図である。
【０１４９】
図２０において、この半導体集積回路は、入力端子Ｔ２１〜Ｔ２６と、ゲート制御信号入力端子を有するインバータバッファ回路１３ａ〜１３ｆと、パストランジスタ論理回路ブロック１４ａおよび１４ｂと、その出力信号を保持するデータ保持回路１５ａ〜１５ｄと、出力端子Ｔ２７〜Ｔ３０とを備えている。
【０１５０】
インバータバッファ回路１３ａ〜１３ｆは、上記各実施形態１〜８で説明したように、図１（ｂ）に示すような直列接続されたＰＭＯＳトランジスタおよび直列接続されたＮＭＯＳトランジスタを有する第２セルを用いて構成されている。このインバータバッファ回路１３ａ〜１３ｆは、ゲート制御信号入力端子から入力された信号ＳＬおよびＳＬＢによって動作モードと待機モードとが制御され、待機時のリーク電流を削減するようになっている。
【０１５１】
パストランジスタ論理回路ブロック１４ａおよび１４ｂは、上記各実施形態１〜８で説明したように、図１（ａ）に示すような複数のＮＭＯＳトランジスタまたは図８（ａ）に示すようなＮＭＯＳトランジスタとＰＭＯＳトランジスタが対となった第１セルをいくつか用いて、所望の論理演算機能が実現されている。
【０１５２】
データ保持回路１５ａ〜１５ｄは、上記各実施形態で説明したように、図１（ｂ）に示すような直列接続されたＰＭＯＳトランジスタおよび直列接続されたＮＭＯＳトランジスタを有する第２セルを用いて、フリップフロップ回路、ラッチ回路などが構成されている。このデータ保持回路１５ａ〜１５ｄは、信号ＣＫ１およびＣＫ２が停止することにより、リーク電流を削減しつつ、データを保持する機能を有する。
【０１５３】
本実施形態９の半導体集積回路において、全てのパストランジスタ論理回路ブロック１４ａおよび１４ｂが動作している場合には、全ての回路が動作状態となる。
【０１５４】
また、パストランジスタ論理回路ブロック１４ａの論理演算のみが実行され、パストランジスタ論理回路ブロック１４ｂの論理演算は実行されていない状態では、パストランジスタ論理回路ブロック１４ａにのみデータが入力され、パストランジスタ論理回路ブロック１４ａからの出力のみデータ保持動作が行われればよい。
【０１５５】
従って、インバータバッファ回路は、パストランジスタ論理回路ブロック１４ａに信号を供給するインバータバッファ回路１３ａ〜１３ｄが動作状態になるように、制御信号ＳＥＬおよびＳＥＬＢにより制御される。また、パストランジスタ論理回路ブロック１４ａに信号を供給しないインバータバッファ回路１３ｅおよび１３ｆは待機状態になるように、制御信号ＳＥＬおよびＳＥＬＢにより制御される。このとき、待機状態にあるインバータバッファ回路１３ｅおよび１３ｆは、上記各実施形態１〜８で説明したように、リーク電流を削減するように働く。
【０１５６】
また、データ保持回路についても、パストランジスタ論理回路ブロック１４ａからの出力に接続されているデータ保持回路１５ａおよび１５ｂにのみＣＫ信号（ＣＫ１）が入力されて動作し、パストランジスタ論理回路ブロック１４ａからの出力に接続されていないデータ保持回路１５ｃおよび１５ｄのＣＫ信号（ＣＫ２）は停止している。このとき、ＣＫ信号が停止しているデータ保持回路１５ｃおよび１５ｄは、上記各実施形態１〜８で説明したように、ＣＫ信号の停止中はそれまでのデータを保持しつつ、リーク電流を削減するように動作する。
【０１５７】
この場合、パストランジスタ論理回路ブロック１４ｂのみでは電流は消費されない。このように構成することによって、パストランジスタ論理回路ブロック１４ａによる論理演算に必要な回路部分のみが動作し、他の部分は動作せず、リーク電流も削減されるので、無駄な電力を消費せずに消費電力を削減することができる。
【０１５８】
同様に、パストランジスタ論理演算ブロック１４ｂの論理演算機能のみが実行され、パストランジスタ論理演算ブロック１４ａの論理演算機能は実行されていない状態では、パストランジスタ論理回路ブロック１４ｂにのみデータが入力され、パストランジスタ論理回路ブロック１４ｂからの出力のみデータ保持動作が行われればよい。
【０１５９】
従って、インバータバッファ回路は、パストランジスタ論理回路ブロック１４ｂに信号を供給するインバータバッファ回路１３ａ、１３ｂおよび１３ｄ〜１３ｆが動作状態になるように、制御信号ＳＥＬおよびＳＥＬＢにより制御される。また、パストランジスタ論理回路ブロック１４ｂに信号を供給しないインバータバッファ回路１３ｃは待機状態になるように、制御信号ＳＥＬおよびＳＥＬＢにより制御される。このとき、待機状態にあるインバータバッファ回路１３ｃは、上記各実施形態１〜８で説明したように、リーク電流を削減するように働く。
【０１６０】
また、データ保持回路についても、パストランジスタ論理回路ブロック１４ｂからの出力に接続されているデータ保持回路１５ｃおよび１５ｄにのみＣＫ信号（ＣＫ２）が入力されて動作し、パストランジスタ論理回路ブロック１４ｂからの出力に接続されていないデータ保持回路１５ａおよび１５ｂのＣＫ信号（ＣＫ１）は停止している。このとき、ＣＫ信号が停止しているデータ保持回路１５ａおよび１５ｂは、上記各実施形態１〜８で説明したように、ＣＫ信号の停止中はそれまでのデータを保持しつつ、リーク電流を削減するように動作する。
【０１６１】
この場合、パストランジスタ論理回路ブロック１４ａのみでは電流は消費されない。このように構成することによって、パストランジスタ論理回路ブロック１４ｂによる論理演算に必要な回路部分のみが動作し、他の部分は動作せず、リーク電流も削減されるので、無駄な電力を消費せずに消費電力を削減することができる。
【０１６２】
また、回路が待機状態にあるときには、インバータバッファ回路およびデータ保持回路も待機状態（停止状態）となり、消費電流を削減し、かつ、リーク電流も削減することができる。
【０１６３】
このように、パストランジスタ論理ネットワークを構成する複数のトランジスタによって構成される第１セルと、直列接続されたＰＭＯＳトランジスタおよび直列接続されたＮＭＯＳトランジスタによって構成される第２セルとを用いて半導体集積回路を構成することにより、必要な部分のみを動作させ、他の部分ではリーク電流を削減して、低消費電力で無駄な電力消費がない半導体集積回路を容易に実現することができる。
【０１６４】
さらに、回路に入力されるゲート制御信号ＳＥＬ、ＳＥＬＢおよびクロック信号ＣＫ１、ＣＫ２の信号振幅をＶｄｄよりも高い電位からＶｓｓよりも低い電位まで広げることによって、リーク電流をさらに削減することも可能である。
（実施形態１０）
上記実施形態７〜９において、回路に入力されるゲート制御信号ＳＥＬ、ＳＥＬＢおよびクロック信号ＣＫ１、ＣＫ２の信号振幅をＶｄｄよりも高い電位からＶｓｓよりも低い電位まで広げてリーク電流を削減する場合、電源電圧よりも広い振幅を有する信号を駆動するドライバ回路には、拡大された電圧がかかる。このため、今日のように微細化が進んだデバイスにおいては、ソース−ドレイン間の耐圧が問題となることがある。そこで、本実施形態１０では、直列接続されたＰＭＯＳトランジスタおよび直列接続されたＮＭＯＳトランジスタからなる第２セルにおいて、各直列接続トランジスタを構成するトランジスタのゲートを接続したインバータ回路を用いてドライバ回路を実現する例について説明する。
【０１６５】
図２１は、本発明の実施形態１０の半導体集積回路において、図１（ｂ）に示す第２セルＳ２を用いて、ドライバ回路として用いられるインバータ回路１６を実現した例について、そのセルパターンおよび配線パターンを示すレイアウト図であり、図２２は、図２１の半導体集積回路の回路図である。
【０１６６】
図２１および図２２において、このインバータ回路１６は、図１（ｂ）に示す第２セルＳ２を構成する各トランジスタＭ０５およびＭ０６の端子Ｔ１３〜Ｔ２０を、上層のメタル配線層と、各端子とメタル配線層とを接続するコンタクトホールとを用いて接続することによって構成されている。トランジスタＭ０５ａ、Ｍ０５ｂ、Ｍ０６ａおよびＭ０６ｂのゲートは互いに接続されて信号ＩＮが入力されるようになっている。
【０１６７】
このように、各トランジスタの全ゲートを接続することによって、直列接続トランジスタＭ０５およびＭ０６を構成する各トランジスタＭ０５ａ、Ｍ０５ｂ、Ｍ０６ａおよびＭ０６ｂにかかる電圧が分圧される。これによって、実際に各トランジスタＭ０５ａ、Ｍ０５ｂ、Ｍ０６ａおよびＭ０６ｂにかかる電圧が電源電圧より低くなるため、直列接続トランジスタとしてみた場合に耐圧が向上する。このように、本実施形態１０によれば、より高電圧まで信号を印加することができるドライバ回路を容易に実現することができる。
（実施形態１１）
上記各実施形態１〜１０において、トランジスタをＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎＩｎｓｕｌａｔｏｒ）構造とすることにより、より低消費電力な半導体集積回路を実現することができる。本実施形態１１では、このＳＯＩ構造のトランジスタを用いた半導体集積回路について説明する。
【０１６８】
図２２は、ＳＯＩ構造のトランジスタの構成を示す断面図である。
【０１６９】
図２２において、ＳＯＩ構造においては、基板１７と素子とが埋め込み酸化膜１８によって分離されており、トランジスタは埋め込み酸化膜１８上の薄膜Ｓｉに形成されている。トランジスタのチャネルとなるｐ型ボディ領域２１の両側がｎ＋ソース領域２０およびｎ＋ドレイン領域２２となっている。ソース領域２０〜ドレイン領域２２の上にはゲート酸化膜２３が設けられており、その上にボディ領域２１と重畳するようにゲート電極２４が設けられている。
【０１７０】
ＳＯＩ構造においては、ソース領域２０およびドレイン領域２２が酸化膜１９で囲われているため、トランジスタの接合容量が小さく、低消費電力を実現することができる。また、ＳＯＩ構造のトランジスタは、急峻なサブスレッショルド特性を有することから、ソース−ドレイン電圧が小さいときにおいても、バルクＭＯＳデバイスなどに比べて大きな電流が得られ、パストランジスタ論理回路に適している。したがって、ＳＯＩ構造のトランジスタを用いることにより、より低消費電力の半導体集積回路を実現することができる。
【０１７１】
また、ＳＯＩ構造のトランジスタは、急峻なサブスレッショルド特性によってしきい値電圧を小さくすることができるため、低電圧動作の半導体集積回路を実現することができる。また、低電圧動作を実現するためにパストランジスタ論理ゲートをＣＭＯＳ化した場合に、バルク構造に比べて面積、付加容量の増加を非常に小さくすることができるため、回路の小型化を図ることができる。
（実施形態１２）
上記実施形態１では、本発明をスタンダードセル方式に適用した例について説明したが、本発明は、ゲートアレイ方式に適用することも可能である。本実施形態１２では、コンピュータ内の情報処理装置が、ゲートアレイ方式論理回路合成制御用プログラムに基づいて、パストランジスタ論理ネットワークを構成する複数のトランジスタからなる第１セルと、直列接続された二つのＰＭＯＳトランジスタおよび直列接続された二つのＮＭＯＳトランジスタからなる第２セルとを基本セルとして含む複数の基本セル列が配置された基板を用いて、基本セル内の配線パターンおよび基本セル間の配線パターンを決定することによって自動合成した所望の論理回路を製造する場合について説明する。
【０１７２】
ゲートアレイ方式においては、基本ゲートを作製するための複数のトランジスタからなる基本セルが何列も整然と並べられ、金属配線形成工程以前の段階まで製造工程が完了した基板に対して、図３に示すコンピュータシステム４０を用いてトランジスタ間を配線することにより、所望の論理回路が作製される。
【０１７３】
ＲＯＭ４１には、ゲートアレイ方式論理回路合成用制御プログラムと共に、基本セルを構成するトランジスタの配置情報、トランジスタの端子位置情報、基本セルを用いて基本ゲートを作製するための配線情報など、基本セルに関する情報が記憶されており、ＣＰＵ４２は、ＲＯＭ４１から読み出したゲートアレイ方式論理回路合成用制御プログラムに基づいて、基本セルの情報を用いて、基本セル内のトランジスタ間を接続する配線の配線パターンを決定（基本ゲートの配置を決定）すると共に基本ゲート間を接続する配線の配線パターンを決定する。このとき、各配線パターンは、操作部４４から入力された回路仕様や設計制約条件などを満たすと共に、各基本ゲート間の全配線が短く、かつ、単純になるように決定される。このようにして決定された配線パターンを、１層以上の金属配線マスク上に転写し、このマスクを用いて基本セル内のトランジスタ間を接続する配線および基本ゲート間を接続する配線を作製することにより半導体集積回路が製造される。
【０１７４】
図２３は、本実施形態１２の半導体集積回路におけるセル列のパターンを示すレイアウト図である。
【０１７５】
ここでは、半導体チップ３０上には、複数のセル列２６〜３０が配置されている。各セル列２６〜３０は、それぞれ、上記各実施形態で説明したように、図１（ａ）に示すような複数のＮＭＯＳトランジスタまたは図８（ａ）に示すようなＮＭＯＳトランジスタとＰＭＯＳトランジスタとが対となったトランジスタからなるパストランジスタ論理ネットワーク用の第１セルＳ１、および図１（ｂ）に示すような直列接続されたＰＭＯＳトランジスタおよび直列接続されたＮＭＯＳトランジスタからなる第２セルＳ２によって構成されている。
【０１７６】
例えば、セル列２６、２８および３０にはパストランジスタ論理ネットワーク用の第１セルが複数並べられ、セル列２７および２９には直列接続されたトランジスタからなる第２セルが複数並べられている。または、セル列２６〜３０は、それぞれ、パストランジスタ論理ネットワーク用の第１セルと、直列接続されたトランジスタからなる第２セルとがそれぞれ複数並べられている。
【０１７７】
このように、２種の基本セルを任意の構成比にて、半導体チップ３０上に予め配置しておき、これらの基本セルを用いて、下層の配線層にてセル内でトランジスタ間を接続し、上層の配線層にて基本ゲート間の接続を行うことにより、ゲートアレイ方式によって、上記実施形態１〜実施形態１１で説明した論理回路と同様の論理回路が作製される。
【０１７８】
このように、本実施形態１２によれば、ゲートアレイ方式によって本発明の半導体集積回路を実現することができる。
【０１７９】
以上により、上記実施形態１〜１２によれば、スタンダードセル方式またはゲートアレイ方式によって、パストランジスタ論理ネットワークを構成する複数のトランジスタＭ０１〜Ｍ０４からなる第１セルＳ１を用いて論理演算回路を作製し、直列接続されたＰＭＯＳトランジスタＭ０５および直列接続されたＮＭＯＳトランジスタＭ０６からなる第２セルＳ２を用いて論理演算回路を駆動するドライバ回路、論理演算回路からの出力データを保持するデータ保持回路などを作製する。これによって、より小さいセルサイズで、かつ、少ない種類のセルにより複数種類の論理機能を実現し、第２セルは、直列接続されたトランジスタからなり、ソース−ドレイン電圧が分圧されるため、単一のトランジスタに比べてリーク電流を削減することができ、また、従来の電源スイッチを用いないため、動作時に電源スイッチによるＩＲドロップの影響を無くして動作特性を向上させることができる。
【０１８０】
【発明の効果】
以上説明したように、本発明によれば、パストランジスタ論理ネットワークを構成する複数のトランジスタからなる第１セルと、直列接続された二つのＰＭＯＳトランジスタおよび直列接続された二つのＮＭＯＳトランジスタからなる第２セルとの２種類のセル構造をライブラリに用意することによって、スタンダードセル方式によって、低消費電力の半導体集積回路を容易に実現することができる。
【０１８１】
また、本発明によれば、パストランジスタ論理ネットワークを構成する複数のトランジスタからなる第１セルと、直列接続された二つのＰＭＯＳトランジスタおよび直列接続された二つのＮＭＯＳトランジスタからなる第２セルとの２種類のセルを、予め基板上に作製しておき、上層の配線層にて回路接続を行うことにより、ゲートアレイ方式においても、低消費電力の半導体集積回路を容易に実現することができる。
【０１８２】
本発明によれば、第１セルを用いて論理演算回路を構成し、第２セルを用いて論理演算回路を駆動するインバータバッファ回路などのドライバ回路および論理演算回路からの出力データを保持するラッチ回路、フリップフロップ回路などのデータ保持回路を構成することができる。上記第２セルは、直列接続されたトランジスタによって構成されており、単一のトランジスタに比べてリーク電流を削減することができるため、待機時のリーク電流を削減することができる。
【０１８３】
上記第２セルにおいて、直列接続されたＰＭＯＳトランジスタのソースを第１電源電圧Ｖｄｄに接続し、直列接続されたＮＭＯＳトランジスタのソースを第２電源電圧Ｖｓｓ（ＧＮＤ）に接続し、直列回路のソースに近いＰＭＯＳトランジスタのゲートと直列回路のソースに近いＮＭＯＳトランジスタのゲートを接続して入力端子とし、直列回路のドレインに近いＰＭＯＳトランジスタのゲートと直列回路のドレインに近いＮＭＯＳトランジスタのゲートとをそれぞれゲート制御信号入力端子とし、ＰＭＯＳトランジスタのドレインとＮＭＯＳトランジスタのドレインとを接続して出力端子として、バッファ回路、フリップフロップ回路などを構成するインバータ回路を作製することによって、待機時に回路を“ＯＦＦ”状態として無駄な待機電流が流れないようにすることができる。また、直列回路のドレインに近いトランジスタを制御することによって、入力された信号の遷移帰還による電流消費を抑え、低消費電力を実現することができる。
【０１８４】
また、上記第２セルにおいて、直列接続されたＰＭＯＳトランジスタのソースを第１電源電圧Ｖｄｄに接続し、直列接続されたＮＭＯＳトランジスタのソースを第２電源電圧Ｖｓｓ（ＧＮＤ）に接続し、ドレインに近いＰＭＯＳトランジスタのゲートとドレインに近いＮＭＯＳトランジスタのゲートを接続して入力端子とし、ソースに近いＰＭＯＳトランジスタのゲートとソースに近いＮＭＯＳトランジスタのゲートとをそれぞれゲート制御信号入力端子とし、ＰＭＯＳトランジスタのドレインとＮＭＯＳトランジスタのドレインとを接続して出力端子として、バッファ回路、フリップフロップ回路などを構成するインバータ回路を作製することによって、待機時に回路を“ＯＦＦ”状態として無駄な待機電流が流れないようにすることができる。また、ソースに近いトランジスタを制御することによって、入力信号の変化に対してより高速に動作することができる。
【０１８５】
また、ゲート制御信号入力端子に入力されるゲート制御信号は、高電位側をＰＭＯＳトランジスタのソースに接続されている第１電源電圧Ｖｄｄよりも高く設定することにより、ＰＭＯＳトランジスタが“ＯＦＦ”状態のときのリーク電流を削減し、待機時の消費電力を削減することができる。また、低電位側をＮＭＯＳトランジスタのソースに接続されている第２電源電圧Ｖｓｓ（ＧＮＤ）よりも低く設定することにより、ＮＭＯＳトランジスタが“ＯＦＦ”状態のときのリーク電流を削減し、待機時の消費電力を削減することができる。
【０１８６】
また、上記第２セルは、一方のトランジスタを高しきい値トランジスタで構成することにより、低しきい値トランジスタで構成した場合に比べてさらにリーク電流を削減して待機時の消費電力を削減することができる。
【０１８７】
また、上記第２セルは、一方のトランジスタにボディ電位端子を設けてボディ電位を制御可能とし、しきい値電圧を制御することができる。通常動作時にはしきい値電圧を低くするようにボディ電位を制御して高速に動作させ、待機時にはしきい値電圧が高くなるようにボディ電位を制御してリーク電流を削減することによって、待機時の消費電流を削減することができる。
【０１８８】
また、上記第２セルは、一方のトランジスタのゲート電極とボディ電極とを接続することにより、トランジスタが“ＯＮ”状態になるときにはしきい値電圧が低くなるように、トランジスタが“ＯＦＦ”状態になるときにはしきい値電圧が高くなるようにボディ電位が自動的に制御される。これによって、トランジスタが“ＯＮ”状態のときにはしきい値電圧が低くなり、ドライブ能力も高くなって高速動作が可能となる。また、トランジスタが“ＯＦＦ”状態のときにはしきい値電圧が高くなり、リーク電流を削減することが可能となる。
【０１８９】
上記第２セルを用いて構成されるデータ保持回路、ドライバ回路などは、アクティブ状態の回路ブロックのみ動作状態とし、非アクティブ状態の回路ブロックが待機状態（停止状態）となるように制御することができる。これによって、動作（演算）に必要な回路ブロックのみが動作し、他のブロックは動作しないため、そのときのリーク電流に関わる待機電流を削減することができ、無駄な電力を消費せずに低消費電力な半導体集積回路を実現することができる。
【０１９０】
本発明において、トランジスタをＳＯＩ構造とすることにより、ＳＯＩ構造の特性である低しきい値、低接合容量により低消費電力を実現することができる。
【図面の簡単な説明】
【図１】（ａ）は本発明の実施形態１のパストランジスタ論理ネットワークを構成する第１セルのセルパターン例を示すレイアウト図であり、（ｂ）は本発明の実施形態１の直列接続ＰＭＯＳトランジスタおよび直列接続ＮＭＯＳトランジスタからなる第２セルのセルパターン例を示すレイアウト図である。
【図２】（ａ）は本発明の実施形態１の第１セルの回路構成を示す回路図であり、（ｂ）は本発明の実施形態１の第２セルの回路図である。
【図３】本発明の半導体集積回路の製造に用いられるコンピュータシステムの構成を示すブロック図である。
【図４】本発明の実施形態１の半導体集積回路の構成例を示す回路図である。
【図５】（ａ）は本発明の実施形態１のインバータバッファ回路のセルパターンおよび配線パターンを示すレイアウト図であり、（ｂ）はその回路構成を示す回路図である。
【図６】本発明の実施形態１のパストランジスタ論理ネットワーク部のセルパターンおよび配線パターンを示すレイアウト図である。
【図７】（ａ）は本発明の実施形態１のフリップフロップ回路のセルパターンおよび配線パターンを示すレイアウト図であり、（ｂ）はその回路構成を示す回路図であり、（ｃ）はその動作タイミングを示すタイミングチャートである。
【図８】（ａ）は本発明の実施形態２のパストランジスタ論理ネットワークを構成する第１セルのセルパターン例を示すレイアウト図であり、（ｂ）はその回路構成を示す回路図である。
【図９】（ａ）は本発明の実施形態２のセレクタ論理回路のセルパターンおよび配線パターンを示すレイアウト図であり、（ｂ）はその回路構成を示す回路図であり、（ｃ）はその入力信号ＳＥＬ，ＳＥＬＢと出力信号Ｙとの関係を示す表である。
【図１０】（ａ）は本発明の実施形態３のインバータ回路のセルパターンおよび配線パターンを示すレイアウト図であり、（ｂ）はその回路構成を示す回路図である。
【図１１】（ａ）は単一トランジスタの回路図であり、（ｂ）は直列接続トランジスタの回路図であり、（ｃ）は単一トランジスタの特性を示すグラフであり、（ｄ）は直列接続トランジスタの特性を示すグラフである。
【図１２】ゲート制御信号電位を、高電位側はＶｄｄより高く、低電位側Ｖｓｓより低く設定した場合のトランジスタ特性を示すグラフである。
【図１３】（ａ）は本発明の実施形態４のインバータ回路のセルパターンおよび配線パターンを示すレイアウト図であり、（ｂ）はその回路構成を示す回路図である。
【図１４】（ａ）は本発明の実施形態５のインバータ回路のセルパターンおよび配線パターンを示すレイアウト図であり、（ｂ）はその回路構成を示す回路図である。
【図１５】（ａ）は本発明の実施形態６のインバータ回路のセルパターンおよび配線パターンを示すレイアウト図であり、（ｂ）はその回路構成を示す回路図である。
【図１６】本発明の実施形態７のデータラッチ回路のセルパターンおよび配線パターンを示すレイアウト図である。
【図１７】本発明の実施形態７のデータラッチ回路の回路構成を示す回路図である。
【図１８】本発明の実施形態８のデータラッチ回路のセルパターンおよび配線パターンを示すレイアウト図である。
【図１９】本発明の実施形態８のデータラッチ回路の回路構成を示す回路図である。
【図２０】本発明の実施形態９の半導体集積回路の構成を示すブロック図である。
【図２１】（ａ）は本発明の実施形態１０のインバータ回路のセルパターンおよび配線パターンを示すレイアウト図であり、（ｂ）はその回路構成を示す回路図である。
【図２２】本発明の実施形態１１のＳＯＩ構造トランジスタの構成を示す断面図である。
【図２３】本発明の実施形態１２のセル列のパターンを示すレイアウト図である。
【図２４】（ａ）は特許文献１に開示されているセルＰＣ１の形状を示す斜視図であり、（ｂ）はその回路図であり、（ｃ）はそのレイアウト図である。
【図２５】特許文献１に開示されているセルＰＣ１の信号印加例を示す斜視図である。
【図２６】特許文献２に開示されているランダムロジック回路の構成を示すブロック図である。
【図２７】特許文献２に開示されているフリップフロップ回路の回路図である。
【符号の説明】
Ｍ０１〜Ｍ０４ ＮＭＯＳトランジスタ
Ｍ０５ 直列接続ＰＭＯＳトランジスタ
Ｍ０５ａ、Ｍ０５ｂ ＰＭＯＳトランジスタ
Ｍ０６ 直列接続ＮＭＯＳトランジスタ
Ｍ０６ａ、Ｍ０６ｂ ＮＭＯＳトランジスタ
Ｓ１ 第１セル
Ｓ２ 第２セル
Ｔ１〜Ｔ２０ 端子
Ｎ１〜Ｎ７ ノード
ＭＰ１、ＭＰ２ ＰＭＯＳトランジスタ
ＭＮ１、ＭＮ２ ＮＭＯＳトランジスタ
ＴＰ１〜ＴＰ６ ＰＭＯＳトランジスタの端子
ＴＮ１〜ＴＮ６ ＮＭＯＳトランジスタの端子
Ｔ２１〜Ｔ２６ 入力端子
Ｔ２７〜Ｔ３０ 出力端子
１、５、６、９、１０、１１ａ〜１１ｃ、１２ａ〜１２ｃ、１６ インバータ回路
１ａ〜１ｅ、１３ａ〜１３ｆ インバータバッファ回路
２ パストランジスタ論理ネットワーク部
２ａ〜２ｄ ＮＭＯＳトランジスタ
３ フリップフロップ回路
４ セレクタ論理回路
４ａ、４ｂ トランスファーゲート
７ ＰＭＯＳトランジスタのしきい値を高くするためのマスク領域
８ ＮＭＯＳトランジスタのしきい値を高くするためのマスク領域
１１、１２ データラッチ回路
１２ｄ トランスファーゲート
１４ａ、１４ｂ パストランジスタ論理回路ブロック
１５ａ〜１５ｄ データ保持回路
１７ 基板
１８ 埋め込み酸化膜
１９ 酸化膜
２０ ソース領域
２１ ボディ領域
２２ ドレイン領域
２３ ゲート酸化膜
２４ ゲート電極
２５ 半導体チップ
２６〜３０ セル列
４０ コンピュータシステム
４１ ＲＯＭ
４２ ＣＰＵ
４３ ＲＡＭ
４４ 操作部
４５ 表示部
【発明の属する技術分野】
本発明は、例えばＡＮＤゲート、ＯＲゲートおよびＸＯＲゲートなどの各種基本ゲートを組み合わせて大規模論理回路を実現した半導体集積回路およびその製造方法に関する。
【０００２】
【従来の技術】
従来、ＡＳＩＣ（特定用途向け集積回路）、マイクロプロセッサ、ディジタル信号処理回路などのような大規模な論理回路を実現するために、スタンダードセル方式やゲートアレイ方式等といった設計・製造方法が用いられている。これらの手法は、例えばＡＮＤゲート（論理積ゲート）、ＯＲゲート（論理和ゲート）、ＸＯＲゲート（排他的論理和ゲート）などのような基本ゲートを予め用意しておき、これらの基本ゲートを組み合わせることにより大規模論理回路を実現するものである。
【０００３】
例えばゲートアレイ方式では、複数のトランジスタによって構成される基本セルが基板上に複数列配置され、セル内のトランジスタを配線することによって基本論理回路（基本ゲート）が構成される。各セル列間には基本ゲート間を接続するための配線通路（配線チャネル）が設けられており、各基本ゲート間の全配線が短く、かつ、単純になるように、基本ゲートの配置（基本セル内のトランジスタ間の配線パターンによって決定される）と基本ゲート間の配線パターンとがコンピュータによって定められる。
【０００４】
例えばスタンダードセル方式では、基本ゲートおよびそれらを組み合せた少し複雑な論理回路がスタンダードセル（スタンダードセル）として予めライブラリに登録され、これらのスタンダードセルを組み合せて大規模論理回路が構成される。この場合、必要なスタンダードセルが基板上に複数列配置され、各セル間を結ぶ全体の配線長が最も短くなるように、セルの配置、配線パターンおよび配線チャネル（セル列とセル列との間の領域）幅がコンピュータによって定められる。
【０００５】
このようなスタンダードセル方式またはゲートアレイ方式においては、コンピュータで構成されたＣＡＤを用いてセルを組み合わせ、半導体基板上に配置・配線することによって大規模論理集積回路が実現されており、通常、数十種類以上のセルを用意する必要がある。
【０００６】
そこで、従来、より少ない種類のセルを用いて大規模な論理回路を実現させるため、例えば、パストランジスタ回路とバッファ回路とからなるスタンダードセルを用いて、パストランジスタ回路の端子を接続して複数種類の論理ゲートを形成することにより、セルの種類を削減する方法が提案されている（例えば特許文献１）。以下に、この従来技術について説明する。
【０００７】
図２４は、特許文献１に開示されている従来のスタンダードセルの一例を示す図であり、一つのセルＰＣ１のセルライブラリ例を示す。図２４（ａ）はセルＰＣ１の外観形状を示す斜視図であり、（ｂ）はその回路図であり、（ｃ）はそのレイアウト図である。
【０００８】
図２４（ａ）〜図２４（ｃ）に示すように、このセルＰＣ１の外観形状は、幅３５μｍ、長さ１０μｍの四角形状であり、上部に入出力端子１０１〜１０８が形成されている。また、第１動作電位供給線（電源線Ｖｃｃ）と第２動作電位供給線（接地線ＧＮＤ）とが互いに平行に配置され、電源線Ｖｃｃと接地線ＧＮＤとの間に、ＮＭＯＳトランジスタＭ１０１〜Ｍ１０４と、出力インバータＩ１を構成するＰＭＯＳトランジスタＭｐおよびＮＭＯＳトランジスタＭｎと、プルアップＰＭＯＳトランジスタＭｐ’とが配置されている。
【０００９】
ＮＭＯＳトランジスタＭ１０１のゲート電極は入力端子１０１に接続され、ＮＭＯＳトランジスタＭ１０２のゲート電極は入力端子１０２に接続され、ＮＭＯＳトランジスタＭ１０３のゲート電極は入力端子１０３に接続され、ＮＭＯＳトランジスタＭ１０４のゲート電極は入力端子１０４に接続されている。また、ＮＭＯＳトランジスタＭ１０１のソース・ドレイン経路はノードＮ１０２と入力端子１０７との間に接続され、ＮＭＯＳトランジスタＭ１０２のソース・ドレイン経路はノードＮ１０１とノードＮ１０２との間に接続され、ＮＭＯＳトランジスタＭ１０３のソース・ドレイン経路はノードＮ１０１と入力端子１０６との間に接続され、ＮＭＯＳトランジスタＭ１０４のソース・ドレイン経路はノードＮ１０１と入力端子１０５との間に接続されている。出力インバータＩ１は、ＰＭＯＳトランジスタＭｐのソースが電源線Ｖｃｃと接続されると共にＮＭＯＳトランジスタＭｎのソースが接地線ＧＮＤに接続されることにより電源電圧が供給されるようになっている。出力インバータＩ１の入力であるＰＭＯＳトランジスタＭｐおよびＮＭＯＳトランジスタＭｎのゲート電極はノードＮ１０２に接続され、出力インバータＩ１の出力であるＰＭＯＳトランジスタＭｐおよびＮＭＯＳトランジスタＭｎのドレインは出力端子１０８に接続されている。さらに、プルアップＰＭＯＳトランジスタＭｐ’が電源線ＶｃｃとノードＮ１０２との間に挿入され、そのゲート電極は出力端子１０８に接続されている。
【００１０】
このセルＰＣ１において、ＮＭＯＳトランジスタＭ１０１とＭ１０２およびＭ１０３とＭ１０４をそれぞれ対として２分木状に接続された内部回路を用い、この回路接続に対応したマスクパターンレイアウトを予め行っておく。セルＰＣ１には、４つのゲート入力端子１０１〜１０４と出力端子１０８とが設けられている。ＮＭＯＳトランジスタのドレインと接続された入力端子１０５〜１０７は開放状態となっており、これらの入力端子１０５〜１０７に対してセル外部から入力される信号の印加形態を変えることにより、異なった論理出力が得られる。
【００１１】
図２５は、入力端子１０５〜１０７に与えられる信号の印加形態によって、様々な論理機能が得られるということを説明するためのセルＰＣ１の外観形状を示す斜視図である。
【００１２】
図２５において、この信号印加例では、ゲート入力端子１０１〜１０４には、それぞれ信号Ａ、ＡＮ、Ｂ、ＢＮが与えられている。ここで、信号の末尾Ｎは相補信号を表す。入力端子１０５および１０７はＧＮＤに接続され、入力端子１０６には入力端子１０１〜１０５および１０７とは独立した信号Ｃが与えられている。このとき、入力端子１０１＝Ａ、入力端子１０２＝ＡＮ、入力端子１０３＝Ｂ、入力端子１０４＝ＢＮ、入力端子１０５＝０、入力端子１０６＝Ｃ、入力端子１０７＝０であり、出力端子１０８からの出力は、
（１０８）＝（（（１０５）×（１０４）＋（１０６）×（１０３））×（１０２）＋（１０７）×（１０１））×Ｎ
（１０８）＝（（ＡＮ）×Ｂ×Ｃ）×Ｎ
となり、３入力ＮＡＮＤ機能が実現される（Ａは負論理）。同様にして、他の論理演算機能も実現することができる。
【００１３】
このように、上記特許文献１に開示されている従来技術によれば、パストランジスタ回路とバッファ回路（インバータ回路）とを用いて複数種類の論理演算を行うことができるため、少ないセル数で多くの論理回路を実現することができる。
【００１４】
しかしながら、上記特許文献１に開示されている従来技術では、近年の低消費電力化・微細化によって要求される低電圧動作への対応、増加する待機時リーク電流への対応は考慮されていない。
【００１５】
従来、半導体集積回路における待機時リーク電流を削減する方法としては、パイプライン動作しているランダムロジック回路において、フリップフロップ回路にリーク削減回路を備え、かつ、待機時にランダムロジック回路の電源をオフにする方法が提案されている（例えば特許文献２）。以下に、この従来技術について説明する。
【００１６】
図２６は、特許文献２に開示されている従来のランダムロジック回路２００の構成を示すブロック図である。
【００１７】
図２６において、このランダムロジック回路２００は、バッファ回路２０１〜２０６、フリップフロップ回路（Ｆ／Ｆ）２０７〜２１２、２１６〜２２１、２２５〜２３０、２３４〜２３９、およびロジック回路２１３〜２１５、２２２〜２２４、２３１〜２３３を有している。
【００１８】
外部からの入力信号は、バッファ回路２０１〜２０６、フリップフロップ回路（Ｆ／Ｆ）２０７〜２１２、ロジック回路２１３〜２１５、フリップフロップ回路（Ｆ／Ｆ）２１６〜２２１、ロジック回路２２２〜２２４、フリップフロップ回路（Ｆ／Ｆ）２２５〜２３０、ロジック回路２３１〜２３３、フリップフロップ回路（Ｆ／Ｆ）２３４〜２３９の順に処理される。電源ＶＣＣ０はバッファ回路２０１〜２０６、フリップフロップ回路（Ｆ／Ｆ）２０７〜２１２、２１６〜２２１、２２５〜２３０、２３４〜２３９、およびロジック回路２１３〜２１５、２２２〜２２４、２３１〜２３３にそれぞれ接続されており、通常モード時には電源電圧が供給され、待機モード時にはオフ状態となる。また、電源ＶＣＣ１はフリップフロップ回路（Ｆ／Ｆ）２０７〜２１２、２１６〜２２１、２２５〜２３０、２３４〜２３９にそれぞれ接続されており、通常モード時および待機モード時ともに電源が供給される。
【００１９】
図２７は、特許文献２に開示されている従来のフリップフロップ回路（Ｆ／Ｆ）の回路構成を示す回路図である。
【００２０】
図２７において、このフリップフロップ回路は、マスター段がインバータ回路２６１とラッチ回路２６２とによって構成されており、スレーブ段がラッチ回路２６３とインバータ回路２６４とによって構成されており、マスター段のラッチ回路２６２とスレーブ段のラッチ回路２６３とがトランスファーゲート２５０によって分離されている。
【００２１】
マスター段のインバータ回路２６１は、直列接続されたＰＭＯＳトランジスタ２４０および２４１と、直列接続されたＮＭＯＳトランジスタ２４２および２４３とによって構成されている。その後段のマスター段のラッチ回路２６２はＰＭＯＳトランジスタ２４４およびＮＭＯＳトランジスタ２４５によって構成されるインバータ回路２６２ａと、直列接続されたＰＭＯＳトランジスタ２４６、２４７および直列接続されたＮＭＯＳトランジスタ２４８、２４９によって構成されるインバータ回路２６２ｂとによって構成されている。また、スレーブ段のラッチ回路２６３はＰＭＯＳトランジスタ２５１およびＮＭＯＳトランジスタ２５２によって構成されるインバータ回路２６３ａと、直列接続されたＰＭＯＳトランジスタ２５３、２５４および直列接続されたＮＭＯＳトランジスタ２５５、２５６によって構成されるインバータ回路２６３ｂとによって構成されている。その後段のスレーブ段のインバータ回路２６４はＰＭＯＳトランジスタ２５７とＮＭＯＳトランジスタ２５８とによって構成されている。トランスファーゲート２５０はインバータ回路２６２，２６３間に介装され、ＰＭＯＳトランジスタ２５０ａとＮＭＯＳトランジスタ２５０ｂとの並列回路によって構成されている。
【００２２】
このトランスファーゲート２５０は、制御信号ＴＧ２およびＴＧ２Ｂにより制御される。また、マスター段のインバータ回路２６１およびラッチ回路２６２は制御信号ＴＧ１およびＴＧ１Ｂにより制御され、スレーブ段のラッチ回路２６３は制御信号ＴＧ２およびＴＧ２Ｂにより制御される。ここで、信号の末尾Ｂは反転信号を示す。各々の信号レベルは、通常動作時にはＶＣＣレベルまたはＶＳＳレベルである。
【００２３】
レベル変換回路２５９および２６０は、制御信号ＴＧ２およびＴＧ２Ｂの信号レベル（電位）を変化させ、通常動作時にはＶＣＣレベルまたはＶＳＳレベルの制御信号ＴＧ２およびＴＧ２Ｂを出力し、待機モード時にはＶＣＣレベルよりも高い電位またはＶＳＳレベルよりも低い電位の制御信号ＴＧ２およびＴＧ２Ｂを出力する。
【００２４】
このフリップフロップ回路において、通常動作時には、ＶＣＣ０およびＶＣＣ１共に電源電圧が供給され、フリップフロップ動作が行われる。また、待機時にはマスター段のラッチ回路２６２に供給されている電源電圧ＶＣＣ０はオフ状態になり、スレーブ段のラッチ回路２６３には電源電圧ＶＣＣ１が供給されてデータが保持される。このとき、マスター段のラッチ回路２６２とスレーブ段のラッチ回路２６３との間のトランスファーゲート２５０はオフ状態であるが、レベル変換回路２５９および２６０を介して、トランスファーゲート２５０を構成するＰＭＯＳトランジスタ２５０ａおよびＮＭＯＳトランジスタ２５０ｂのゲートにはそれぞれ負電圧が印加され、サブスレッショルドリーク電流が削減される。電源電圧ＶＣＣ１が供給されているデータ保持部（ラッチ回路２６３）のトランジスタは、リーク電流削減のために他の部分のトランジスタよりも高いしきい値のトランジスタによって構成されている。
【００２５】
このようにして、上記特許文献２に開示されている従来技術においては、データ保持のためのフリップフロップ回路を工夫することにより、待機時のリーク電流を削減することができる。
【００２６】
【特許文献１】
特開平７−１３０８５６号公報
【特許文献２】
特開２０００−３３２５９８号公報
【００２７】
【発明が解決しようとする課題】
上述した特許文献１に開示されている従来技術によれば、パストランジスタ回路とバッファ（インバータ）回路とを用いて複数種類の論理演算を行うことができるため、少ないセル数で多くの論理回路を実現することができる。しかしながら、この従来技術では、セルの構造が、パストランジスタ回路を構成する複数のＮＭＯＳトランジスタと、インバータ回路を構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタとからなり、複数種類の論理演算が実現できるとはいうものの、セルサイズが大きくなる。また、近年の低消費電力化・微細化によって要求される低電圧動作への対応、増加する待機時リーク電流への対応は考慮されていない。
【００２８】
また、上述した特許文献２に開示されている従来技術によれば、データ保持のためのフリップフロップ回路を工夫することにより、待機時のリーク電流を削減することができる。しかしながら、この従来技術において、ランダムロジック回路などに供給される電源電圧をオン／オフ制御するためには、電源部に電源スイッチが設けられ、通常、ＭＯＳ回路では、ＭＯＳトランジスタスイッチにより実現される。ところが、ＭＯＳトランジスタスイッチは、そのＯＮ抵抗がある程度の値を有するため、動作時の消費電流によるＩＲドロップ（電圧降下）によってランダムロジック回路の電源電位に変動が発生し、動作特性の劣化を招く。特に、低電圧動作の場合には、この影響が顕著になる。
【００２９】
本発明は、上記従来の問題を解決するもので、より小さいセルサイズで、かつ、少ない種類のセルにより複数種類の論理機能を実現することができ、待機時のリーク電流を削減すると共に、動作時に電源スイッチによるＩＲドロップの影響を無くして動作特性を向上させることができる半導体集積回路およびその製造方法を提供することを目的とする。
【００３０】
【課題を解決するための手段】
本発明の半導体集積回路は、パストランジスタ論理ネットワークを構成する複数のトランジスタからなる第１セルと、直列接続された二つのＰＭＯＳトランジスタおよび直列接続された二つのＮＭＯＳトランジスタからなる第２セルとがスタンダードセル方式またはゲートアレイ方式により組み合わされて各セル内および各セル間で所定の配線が為されて構成されたものであり、そのことにより上記目的が達成される。
【００３１】
また、好ましくは、本発明の半導体集積回路における第１セルが論理演算回路として構成され、第２セルが、論理演算回路を駆動するドライバ回路および論理演算回路から出力されたデータを保持するデータ保持回路の少なくとも何れかの回路として構成されている。
【００３２】
さらに、好ましくは、本発明の半導体集積回路における第１セルは、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの何れかによって構成されている。
【００３３】
さらに、好ましくは、本発明の半導体集積回路における第１セルは、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの両タイプによって構成されている。例えば、第１セルは、一対のＮＭＯＳトランジスタおよび一対のＰＭＯＳトランジスタ、または、ＮＭＯＳトランジスタとＰＭＯＳトランジスタが対になった二対のトランジスタなどで構成されている。
【００３４】
さらに、好ましくは、本発明の半導体集積回路における第１セルは、所定値より高しきい値のトランジスタによって構成されている。
【００３５】
さらに、好ましくは、本発明の半導体集積回路における第２セルとして、直列接続されたＰＭＯＳトランジスタのソース側を第１電源電圧Ｖｄｄに接続し、直列接続されたＮＭＯＳトランジスタのソース側を第２電源電圧Ｖｓｓに接続し、ソース側のＰＭＯＳトランジスタのゲートとソース側のＮＭＯＳトランジスタのゲートとが入力端子に接続され、ドレイン側のＰＭＯＳトランジスタのゲートとドレイン側のＮＭＯＳトランジスタのゲートとがそれぞれ各ゲート制御信号入力端子にそれぞれ接続され、ドレイン側のＰＭＯＳトランジスタのドレインとドレイン側のＮＭＯＳトランジスタのドレインとが出力端子に接続されることによりインバータ回路が構成されている。
【００３６】
さらに、好ましくは、本発明の半導体集積回路における第２セルとして、直列接続されたＰＭＯＳトランジスタのソース側を第１電源電圧Ｖｄｄに接続し、直列接続されたＮＭＯＳトランジスタのソース側を第２電源電圧Ｖｓｓに接続し、ドレイン側のＰＭＯＳトランジスタのゲートとドレイン側のＮＭＯＳトランジスタのゲートが入力端子に接続され、ソース側のＰＭＯＳトランジスタのゲートとソース側のＮＭＯＳトランジスタのゲートとがそれぞれ各ゲート制御信号入力端子にそれぞれ接続され、ドレイン側のＰＭＯＳトランジスタのドレインとドレイン側のＮＭＯＳトランジスタのドレインとが出力端子に接続されることによりインバータ回路が構成されている。
【００３７】
さらに、好ましくは、本発明の半導体集積回路において、各ゲート制御信号入力端子にそれぞれ入力される各ゲート制御信号の電位のうち、高電位側の電位が前記第１電源電圧Ｖｄｄよりも高く設定され、低電位側の電位が前記第２電源電圧Ｖｓｓよりも低く設定されている。
【００３８】
さらに、好ましくは、本発明の半導体集積回路における第２セルにおいて、直列接続されたトランジスタのうち一方が他方よりも高しきい値トランジスタで構成されている。
【００３９】
さらに、好ましくは、本発明の半導体集積回路における第２セルにおいて、直列接続されたトランジスタのうち少なくとも何れか一方のトランジスタにボディ電位端子が設けられ、ボディ電位端子を介してボディ電位を制御可能に構成する。
【００４０】
さらに、好ましくは、本発明の半導体集積回路における第２セルにおいて、直列接続された各トランジスタのうち少なくとも何れか一方のトランジスタのゲート電極にボディ電極が接続されている。
【００４１】
さらに、好ましくは、本発明の半導体集積回路において、第２セルを用いたインバータ回路は、ゲート制御信号入力端子にゲート制御信号としてクロック信号を入力してクロックドゲート回路とする。
【００４２】
さらに、好ましくは、本発明の半導体集積回路において、第２セルを用いたインバータ回路は、ゲート制御信号入力端子にゲート制御信号として待機状態制御信号を入力して、待機時に動作を停止させる機能を有する。
【００４３】
さらに、好ましくは、本発明の半導体集積回路において、第２セルを用いた複数の回路が組み合せられてデータ保持回路を構成している。
【００４４】
さらに、好ましくは、本発明の半導体集積回路において、第２セルを用いた回路は、アクティブ状態の回路ブロックのみ動作状態となり、非アクティブ状態の回路ブロックが待機状態となるように制御されている。
【００４５】
さらに、好ましくは、本発明の半導体集積回路において、ゲート制御信号入力端子に入力されるゲート制御信号を駆動するドライバ回路は、第２セルにおいて、直列接続されたＰＭＯＳトランジスタおよび直列接続されたＮＭＯＳトランジスタの各々のゲートが接続されて構成されている。
【００４６】
さらに、好ましくは、本発明の半導体集積回路における第１セルおよび第２セルは、ＳＯＩ（Ｓｉｌｉｃｏｎｏｎ Ｉｎｓｕｌａｔｏｒ）構造のトランジスタによって構成されている。
【００４７】
本発明の半導体集積回路の製造方法は、コンピュータ内の情報処理装置が、記憶部内のスタンダードセル方式論理回路合成制御用プログラムに基づいて、パストランジスタ論理ネットワークを構成する複数のトランジスタからなる第１セルと、直列接続された二つのＰＭＯＳトランジスタおよび直列接続された二つのＮＭＯＳトランジスタからなる第２セルとがスタンダードセルとして登録されたライブラリを用いて、該スタンダードセルの配置、セル内およびセル間の配線パターンおよび配線チャネル幅を決定することにより自動合成して得られた半導体集積回路を製造するものであり、そのことにより上記目的が達成される。
【００４８】
また、本発明の半導体集積回路の製造方法は、コンピュータ内の情報処理装置が、記憶部内のゲートアレイ方式論理回路合成制御用プログラムに基づいて、パストランジスタ論理ネットワークを構成する複数のトランジスタからなる第１セルと、直列接続された二つのＰＭＯＳトランジスタおよび直列接続された二つのＮＭＯＳトランジスタからなる第２セルとを基本セルとして含む複数の基本セル列が配置された基板を用いて、該基本セル内の配線パターンおよび該基本セル間の配線パターンを決定することにより自動合成して得られた半導体集積回路を製造するものであり、そのことにより上記目的が達成される。
【００４９】
以下に、本発明の作用について説明する。
【００５０】
本発明にあっては、パストランジスタ論理ネットワークを構成する複数のトランジスタからなる第１セルと、直列接続された二つのＰＭＯＳトランジスタおよび直列接続された二つのＮＭＯＳトランジスタからなる第２セルという２種類のセル構造をライブラリに用意することによって、スタンダードセル方式により、任意の論理回路を作製することが可能となる。
【００５１】
また、パストランジスタ論理ネットワークを構成する複数のトランジスタからなる第１セルと、直列接続された二つのＰＭＯＳトランジスタおよび直列接続された二つのＮＭＯＳトランジスタからなる第２セルという２種類のセル構造を、予め基板上に作製しておき、下層の配線層にてセル内のトランジスタを接続し、上層の配線層にてセル間を接続することにより、ゲートアレイ方式によって、任意の論理回路を作製することが可能となる。
【００５２】
いずれの方式によっても、特許文献１に開示されている従来技術に比べてセルの構造が単純であり、セルサイズを小さくすることができる。
【００５３】
例えば、上記第１セルを用いて論理演算回路を作製し、第２セルを用いて論理演算回路を駆動するインバータバッファ回路などのドライバ回路および論理演算回路からの出力データを保持するラッチ回路、フリップフロップ回路などのデータ保持回路を構成することができる。
【００５４】
上記第２セルは、直列接続されたトランジスタによって構成されており、ソース−ドレイン電圧が分圧されるため、低しきい値のトランジスタであっても、単一のトランジスタに比べてリーク電流を削減することができる。よって、第２セルを用いた論理回路により、電源電圧をオン／オフ制御することなく、待機時のリーク電流を削減することが可能となり、特許文献２に開示されている従来技術のように、動作時にランダムロジック回路などに供給される電源電圧を、ＩＲドロップ値の大きい電源スイッチでオン／オフ制御する必要がないため、動作特性の劣化は生じない。
【００５５】
パストランジスタ論理ネットワークを構成する第１セルは、通常、ＮＭＯＳトランジスタによって構成されるが、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの両タイプで第１セルを構成することによって、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを相補的に用いたＣＭＯＳタイプのパストランジスタ論理ネットワークを実現することが可能となる。また、第１セルは、所定値（通常しきい値）より高い高しきい値のトランジスタで構成することによって、高しきい値よりも低い低しきい値のトランジスタで構成した場合に比べてリーク電流を削減することが可能となる。
【００５６】
上記第２セルにおいて、直列接続されたＰＭＯＳトランジスタのソース（直列回路の入力側）を第１電源電圧Ｖｄｄに接続し、直列接続されたＮＭＯＳトランジスタのソース（直列回路の入力側）を第２電源電圧Ｖｓｓ（ＧＮＤ）に接続し、ソース（直列回路の入力側）に近いＰＭＯＳトランジスタのゲートとソース（直列回路の入力側）に近いＮＭＯＳトランジスタのゲートを接続して入力端子とし、ドレイン（直列回路の出力側）に近いＰＭＯＳトランジスタのゲートとドレイン（直列回路の出力側）に近いＮＭＯＳトランジスタのゲートとをそれぞれゲート制御信号入力端子とし、ＰＭＯＳトランジスタのドレイン（直列回路の出力側）とＮＭＯＳトランジスタのドレイン（直列回路の出力側）とを接続して出力端子として、バッファ回路、フリップフロップ回路などを構成するインバータ回路によって、待機時に回路を“ＯＦＦ”状態として無駄な待機電流が流れないようにすることができる。また、ドレイン（直列回路の出力側）に近いトランジスタを制御することによって、入力された信号の遷移帰還による電流消費を抑え、低消費電力を実現することができる。
【００５７】
また、上記第２セルにおいて、直列接続されたＰＭＯＳトランジスタのソース（直列回路の入力側）を第１電源電圧Ｖｄｄに接続し、直列接続されたＮＭＯＳトランジスタのソース（直列回路の入力側）を第２電源電圧Ｖｓｓ（ＧＮＤ）に接続し、そのドレイン（直列回路の出力側）に近いＰＭＯＳトランジスタのゲートとそのドレイン（直列回路の出力側）に近いＮＭＯＳトランジスタのゲートを接続して入力端子とし、そのソース（直列回路の入力側）に近いＰＭＯＳトランジスタのゲートとそのソース（直列回路の入力側）に近いＮＭＯＳトランジスタのゲートとをそれぞれゲート制御信号入力端子とし、ＰＭＯＳトランジスタのドレイン（直列回路の出力側）とＮＭＯＳトランジスタのドレイン（直列回路の出力側）とを接続して出力端子として、バッファ回路、フリップフロップ回路などを構成するインバータ回路によって、待機時に回路を“ＯＦＦ”状態として無駄な待機電流が流れないようにすることができる。また、ソース（直列回路の入力側）に近いトランジスタを制御することによって、入力信号の変化に対してより高速に動作させることが可能となる。
【００５８】
ゲート制御信号入力端子に入力されるゲート制御信号は、高電位側をＰＭＯＳトランジスタのソースに接続されている第１電源電圧Ｖｄｄよりも高く設定することにより、ＰＭＯＳトランジスタが“ＯＦＦ”状態のときのリーク電流を削減し、待機時の消費電力を削減することができる。また、低電位側をＮＭＯＳトランジスタのソースに接続されている第２電源電圧Ｖｓｓ（ＧＮＤ）よりも低く設定することにより、ＮＭＯＳトランジスタが“ＯＦＦ”状態のときのリーク電流を削減し、待機時の消費電力を削減することができる。
【００５９】
また、上記第２セルは、一方のトランジスタを高しきい値トランジスタで構成することにより、それよりも低い低しきい値のトランジスタで構成した場合に比べてさらにリーク電流を削減して待機時の消費電力を削減することができる。また、一方のトランジスタにボディ電位端子を設けてボディ電位を制御可能とし、しきい値電圧を制御することができる。通常動作時にはしきい値電圧を低くするようにボディ電位を制御して高速に動作させ、待機時にはしきい値電圧が高くなるようにボディ電位を制御してリーク電流を削減することによって、待機時の消費電流を削減することができる。
【００６０】
また、一方のトランジスタのゲート電極とボディ電極とを接続することにより、トランジスタが“ＯＮ”状態になるときにはしきい値電圧が低くなるように、トランジスタが“ＯＦＦ”状態になるときにはしきい値電圧が高くなるようにボディ電位が自動的に制御される。これによって、トランジスタが“ＯＮ”状態のときにはしきい値電圧が低くなり、ドライブ能力も高くなって高速動作が可能となる。また、トランジスタが“ＯＦＦ”状態のときにはしきい値電圧が高くなり、リーク電流を削減することが可能となる。
【００６１】
上記第２セルを用いたインバータ回路において、ゲート制御信号入力端子にゲート制御信号としてクロック信号を入力することによって、クロックドゲート回路を構成することができる。また、ゲート制御信号入力端子にゲート制御信号として待機状態制御信号を入力することによって、待機時に動作を停止する機能を有する回路を構成することができる。また、データ保持回路、ドライバ回路などを、アクティブ状態の回路ブロックのみ動作状態とし、非アクティブ状態の回路ブロックが待機状態（停止状態）となるように制御することができる。これによって、動作（演算）に必要な回路ブロックのみが動作し、他のブロックは動作しないため、そのときのリーク電流に関わる待機電流を削減することができ、無駄な電力を消費せずに低消費電力な半導体集積回路を実現することができる。
【００６２】
また、待機状態制御信号を駆動するドライバ回路は、第２セルにおいて、直列接続されたＰＭＯＳトランジスタおよび直列接続されたＮＭＯＳトランジスタの各々のゲートを接続してインバータ回路を構成することによって実現することができる。直列接続されたトランジスタのそれぞれのソース−ドレイン電圧は、電圧が分圧されて電源電圧よりも低くなり、耐圧が向上されるため、容易に高電圧を印加できる回路を実現することができる。
【００６３】
第１セルおよび第２セルを構成するトランジスタはＳＯＩ構造とすることにより、接合容量が小さくなり、低消費電力を実現することができる。また、ＳＯＩ構造では、急峻なサブスレッショルド特性が得られることから、ソース−ドレイン電圧が小さいときでも、バルクＭＯＳデバイスに比べて大きな電流が得られ、バスネットワーク論理回路に適している。また、パスネットワーク論理回路をＣＭＯＳ回路によって構成する場合でも、バルクＭＯＳデバイスに比べて面積、付加容量の増加を抑制することができる。
【００６４】
【発明の実施の形態】
以下に、本発明の半導体集積回路の各実施形態１〜１２について、図面を参照しながら説明する。
（実施形態１）
本実施形態１では、コンピュータ内の情報処理装置が、スタンダードセル方式論理回路合成制御用プログラムに基づいて、パストランジスタ論理ネットワークを構成する複数のトランジスタからなる第１セルと、直列接続された二つのＰＭＯＳトランジスタおよび直列接続された二つのＮＭＯＳトランジスタからなる第２セルとがスタンダードセルとして登録されたライブラリを用いて、スタンダードセルの配置、セル内およびセル間の配線パターンおよび配線チャネル幅を決定することによって所望の論理回路を自動合成・製造した半導体集積回路の場合について説明する。
【００６５】
図１（ａ）は、本発明の実施形態１の半導体集積回路の製造に用いられるパストランジスタ論理ネットワークを構成する複数のトランジスタによって構成される第１セルＳ１のセルパターン例を示すレイアウト図であり、図２（ａ）は上記第１セルＳ１の回路図である。
【００６６】
図１（ａ）および図２（ａ）において、この第１セルＳ１は、四つのＮＭＯＳトランジスタＭ０１１〜Ｍ０４によって構成されており、各ＮＭＯＳトランジスタＭ０１〜Ｍ０４のソース、ドレインおよびゲートが各端子Ｔ１〜Ｔ１２として設けられている。これらの各端子Ｔ１〜Ｔ１２はそれぞれ、所望するパス論理回路が得られるように、上層のメタル配線層を用いて接続される。
【００６７】
図１（ｂ）は、本発明の実施形態１の半導体集積回路の製造に用いられる直列接続された二つのＰＭＯＳトランジスタと直列接続された二つのＮＭＯＳトランジスタとによって構成される第２セルＳ２のセルパターン例を示すレイアウト図であり、図２（ｂ）は上記第２セルＳ２の回路図である。
【００６８】
図１（ｂ）および図２（ｂ）において、この第２セルＳ２は、ＰＭＯＳトランジスタＭ０５ａおよびＭ０５ｂが直列接続されたＰＭＯＳトランジスタＭ０５と、ＮＭＯＳトランジスタＭ０６ａおよびＭ０６ｂが直列接続されたＮＭＯＳトランジスタＭ０６とによって構成されており、直列接続されたトランジスタＭ０５およびＭ０６のそれぞれのソース、ドレインおよび各トランジスタＭ０５ａ、Ｍ０５ｂ、Ｍ０６ａおよびＭ０６ｂのそれぞれのゲートが端子Ｔ１３〜Ｔ２０として設けられている。これらの端子Ｔ１３〜Ｔ２０は、パス論理回路を駆動するドライバ回路であるバッファ用のインバータ回路、パス論理回路の出力データを保持するデータ保持回路であるＤＦＦ回路を構成するための回路など、所望の回路が得られるように接続される。
【００６９】
以上のようにして、本実施形態１の半導体集積回路は、コンピュータ内の情報処理装置にて、スタンダードセル方式論理回路合成用制御プログラムに基づいてセルの配置・配線処理を行うことによって、自動設計・製造することができる。
【００７０】
図３は、本発明の半導体集積回路の製造に用いられるコンピュータシステムの構成を示すブロック図である。
【００７１】
このコンピュータシステム２０は、論理回路合成用制御プログラムが記憶されるＲＯＭ４１と、ＲＯＭ４１から読み出された論理回路合成用制御プログラムに基づいて所望の論理回路を自動合成するＣＰＵ４２（制御部）と、ＣＰＵ４２によってワークメモリとして用いられるＲＡＭ４３と、操作者が回路仕様や設計制約条件などを入力するための操作部４４と、操作入力画面などの各種画面が表示される表示部４５とを備えている。
【００７２】
スタンダードセル方式においては、基本ゲートおよび複数の基本ゲートを組み合せた少し複雑な論理回路をスタンダードセルとしてセルライブラリに登録しておき、上記コンピュータシステム４０を用いてスタンダードセルを組み合せることにより、所望の論理回路が自動合成される。
【００７３】
ＲＯＭ４１には、スタンダードセル方式論理回路合成用制御プログラムが記憶されていると共に、スタンダードセルの入出力端子位置情報、動作速度情報、スタンダードセルを構成するトランジスタの配置情報などがセルライブラリ（ＲＯＭ４１の一部）に登録されている。
【００７４】
本実施形態１では、図１においてトランジスタＭ０１〜Ｍ０４の各端子Ｔ１〜Ｔ１２間を配線した第１セルＳ１、および図２においてトランジスタＭ０５およびＭ０６の各端子Ｔ１３〜Ｔ２０間を配線した第２セルＳ２がスタンダードセルとしてセルライブラリに登録されている。
【００７５】
図３に示すＣＰＵ４２は、ＲＯＭ４１から読み出したスタンダードセル方式論理回路合成用制御プログラムに基づいて、セルライブラリ内の各種情報を用いて、各スタンダードセルの配置、各セル内および各セル間を接続する配線の配線パターンおよび配線チャネル幅（セル列間の間隔）を決定する。このとき、各セルの配置、各セル内および各セル間の配線および配線チャネル幅は、操作部４４から入力された回路仕様や設計制約条件などを満たすと共に、各セル内および各セル間の全配線が短くなるように決定される。このようにして決定されたセルの配置パターンおよび配線パターンを、製造用マスク上に転写し、このマスクを用いて各セル内および各セル間を接続する配線を作製することにより、半導体集積回路が製造される。
【００７６】
図４は、上記第１セルＳ１を用いて論理演算回路を構成し、第２セルＳ２を用いてパストランジスタ論理ネットワークを駆動するドライバ回路、データを保持するデータ保持回路などを構成した半導体集積回路の構成例を示す回路図である。
【００７７】
図４において、この半導体集積回路は、パストランジスタ論理ネットワークを駆動するドライバ回路であるインバータバッファ回路１ａ〜１ｅと、パストランジスタ論理ネットワーク回路２と、このパストランジスタ論理ネットワーク回路２からの出力データが記憶保持されるデータ保持回路としてのフリップフロップ回路３とを有している。
【００７８】
インバータバッファ回路１ａ〜１ｅはそれぞれ、図１（ｂ）に示す第２セルＳ２を用いて作製され、パストランジスタ論理ネットワーク回路部２は、図１（ａ）に示す第１セルＳ１を用いて作製されている。また、フリップフロップ回路３は、図１（ｂ）に示す第２セルＳ２を複数用いて作製されている。
【００７９】
パストランジスタ論理ネットワーク回路部２は、四つのＮＭＯＳトランジスタ２ａ〜２ｄによって構成されており、ＮＭＯＳトランジスタ２ａのゲートはノードＮ１に接続され、ソース−ドレイン経路はノードＮ２とノードＮ７との間に接続されている。また、ＮＭＯＳトランジスタ２ｂのゲートはノードＮ３に接続され、ソースはノードＮ２に接続され、ドレインはＮＭＯＳトランジスタ２ｃ，２ｄの直列接続部に接続されている。また、ＮＭＯＳトランジスタ２ｃのゲートはノードＮ６に接続され、ソースはＮＭＯＳトランジスタ２ｂ，２ｄの並列接続部に接続され、ドレインはノードＮ７に接続されている。また、ＮＭＯＳトランジスタ２ｄのゲートはノードＮ５に接続され、ソースはノードＮ４に接続され、ドレインはＮＭＯＳトランジスタ２ｂ，２ｃの直列接続部に接続されている。
【００８０】
ノードＮ１はインバータバッファ回路１ａを介して信号Ａが入力される入力端子Ａと接続されており、ノードＮ２は接地電圧ＧＮＤ（Ｖｓｓ）と接続されており、ノードＮ３はインバータバッファ回路１ｂを介して信号Ｂが入力される入力端子Ｂと接続されており、ノードＮ４はインバータバッファ回路１ｃを介して信号ＣＢが入力される入力端子ＣＢと接続されており、ノードＮ５はインバータバッファ回路１ｄを介して信号ＢＢが入力される入力端子ＢＢと接続されており、ノードＮ６はインバータバッファ回路１ｅを介して信号ＡＢが入力される入力端子ＡＢと接続されている。なお、信号の末尾の「Ｂ」は、反転信号を示している。また、ノードＮ７は、フリップフロップ回路３のデータ入力端子と接続されており、フリップフロップ回路３のクロック入力端子にはクロック信号ＣＫが入力されるようになっており、出力端子Ｙからは論理演算結果が出力されるようになっている。
【００８１】
この回路によって、
Ｙ＝Ａ×Ｂ×Ｃ
で表される論理式の演算が実現される。
【００８２】
図５は、図１（ｂ）に示す第２セルＳ２を用いて、図４に示す各インバータバッファ回路１ａ〜１ｅを実現した例を示す図であり、（ａ）はそのセルパターンおよび配線パターンを示すレイアウト図であり、（ｂ）はその回路構成を示す回路図である。
【００８３】
図５（ａ）および図５（ｂ）において、このインバータバッファ回路１は、第２セルＳ２を構成する各トランジスタＭ０５およびＭ０６の各端子Ｔ１３〜Ｔ２０を、上層のメタル配線層と、各端子とメタル配線層とを接続するコンタクトホールとを用いて接続することによって構成されている。
【００８４】
第２セルＳ２において、直列接続されたＰＭＯＳトランジスタＭ０５のソース端子Ｔ１３は第１電源電圧Ｖｄｄに接続され、ソースに近いＰＭＯＳトランジスタＭ０５ａのゲート端子Ｔ１４は入力端子ＩＮに接続される。また、ドレインに近いＰＭＯＳトランジスタＭ０５ｂのゲート端子Ｔ１５は制御信号ＳＬに接続され、ドレイン端子Ｔ１６は出力端子ＯＵＴに接続される。
【００８５】
また、直列接続されたＮＭＯＳトランジスタＭ０６のソース端子は第２電源電圧Ｖｓｓ（接地電圧ＧＮＤ）に接続され、ソースに近いＮＭＯＳトランジスタＭ０６ｂのゲート端子Ｔ１９は入力端子ＩＮに接続される。また、ドレインに近いＮＭＯＳトランジスタＭ０６ａのゲート端子Ｔ１８は制御信号ＳＬＢに接続され、ドレイン端子Ｔ１７は出力端子ＯＵＴに接続される。
【００８６】
回路動作時には、制御信号ＳＬは“Ｌ”＝Ｖｓｓ、ＳＬＢは“Ｈ”＝Ｖｄｄに設定されており、ＰＭＯＳトランジスタＭ０５ｂおよびＮＭＯＳトランジスタＭ０６ａは“ＯＮ”状態となり、本回路は入力信号ＩＮの反転信号を出力ＯＵＴから出力するインバータ回路として機能する。また、待機動作時には、制御信号ＳＬは“Ｈ”＝Ｖｄｄ、ＳＬＢは“Ｌ”＝Ｖｓｓとなり、ＰＭＯＳトランジスタＭ０５ｂとＮＭＯＳトランジスタＭ０６ａとが共に“ＯＦＦ”状態となって本回路は動作しないため、入力信号ＩＮの電位に関わらず、“ＯＦＦ”状態となっている両トランジスタによって第１電源電圧Ｖｄｄから第２電源電圧Ｖｓｓへの貫通パスは生成されず、消費電流を抑えることができる。
【００８７】
なお、近年の微細化プロセスによって、トランジスタの“ＯＦＦ”時のリーク電流の増加によって、待機時の電流消費を増加させてしまうという問題があるが、この問題に関する本発明での解決策については、後述する。
【００８８】
図６は、図１（ａ）に示す第１セルＳ１を用いて、図４に示すパストランジスタ論理ネットワーク部２を実現した例について、そのセルパターンおよび配線パターンを示すレイアウト図である。
【００８９】
このパストランジスタ論理ネットワーク部２は、図１（ａ）に示す第１セルＳ１を一つ用いて、各トランジスタＭ０１〜Ｍ０４の各端子Ｔ１〜Ｔ１２を、上層のメタル配線層と、各端子とメタル配線層とを接続するコンタクトホールとを用いて接続することによって構成されている。
【００９０】
図７は、図１（ｂ）に示す第２セルＳ２を用いて、図４に示すフリップフロップ回路３を実現した例を示す図であり、（ａ）はそのセルパターンおよび配線パターンを示すレイアウト図であり、（ｂ）はその回路図であり、（ｃ）はその動作タイミングを示すタイミングチャートである。
【００９１】
図７（ａ）〜図７（ｃ）において、このフリップフロップ回路３は、図１（ｂ）に示す第２セルＳ２を二つ用いて、各トランジスタＭ０５およびＭ０６の各端子Ｔ１３〜Ｔ２０を、上層のメタル配線層と、各端子Ｔ１３〜Ｔ２０とメタル配線層とを接続するコンタクトホールとを用いて接続することによって構成されている。各セル３ａおよび３ｂはそれぞれ、図５に示すインバータバッファ回路１と同様に、ゲート制御信号入力端子を有するインバータ回路となっている。
【００９２】
ここでは、初段のインバータ回路３ａのゲート制御信号入力端子Ｔ１５にＣＫ信号が入力され、ゲート制御信号入力端子Ｔ１８にＣＫ信号の反転信号であるＣＫＢ信号が入力される。また、次段のインバータ回路３ｂのゲート制御信号入力端子Ｔ１５にＣＫＢ信号が入力され、ゲート制御信号入力端子Ｔ１８にＣＫ信号が入力される。フリップフロップ回路３の入力信号ＩＮは初段のインバータ回路３ａの入力端子Ｔ１４およびＴ１９に入力され、その出力Ｘは次段のインバータ回路３ｂの入力端子Ｔ１４およびＴ１９に入力されており、出力端子Ｔ１６およびＴ１７から出力Ｑが出力される。
【００９３】
このフリップフロップ回路３はダイナミック型であり、図７（ｃ）に示すように、ＣＫ信号が“Ｌ”レベルの期間にインバータ回路３ａが“ＯＮ”状態になり、入力データの反転信号が出力される。このとき、入力信号ＩＮが“Ｌ”レベルであれば、インバータ回路３ａの出力によって、ノードＸに接続されたインバータ回路３ｂを構成するトランジスタＭ０５ａおよびＭ０６ｂのゲート電極Ｔ１４およびＴ１９が“Ｈ”レベルに充電される。次に、ＣＫ信号が“Ｈ”レベルになるときにインバータ回路３ｂが“ＯＮ”状態となり、出力端子Ｑから“Ｌ”信号が出力される。この一連の動作により、本回路はＤＦＦ回路（データ−フリップフロップ回路）として機能する。
【００９４】
上記図７に示すフリップフロップ回路（ＤＦＦ回路）３は、ドレインに近いトランジスタＭ０５ｂおよびＭ０６ａのゲート端子にゲート制御信号が入力されており、これによって、低消費電力が実現される。このことについて、以下に説明する。
【００９５】
図７（ｃ）に示すタイムチャートを用いて説明すると、このフリップフロップ回路３に入力される信号ＩＮは、パイプライン動作している前段のＤＦＦ回路からの出力が、図４に示すように、インバータバッファ回路１ａ〜１ｅおよびパストランジスタ論理ネットワーク部２を通して入力端子に供給される。したがって、前段ＤＦＦからの出力データがクロック信号ＣＫの“Ｈ”レベルへの変化により出力され、各経路を通ってパストランジスタ論理演算が行われた結果、フリップフロップ回路３に入力される信号ＩＮが“Ｈ”レベルまたは“Ｌ”レベルに確定される。信号ＩＮが確定されるまでの間は、各信号の遅延差などによって、不確定な値をとり得ることになり、この不確定な入力信号は、インバータ回路３ａの消費電流を増加させることになる。しかしながら、本実施形態１においては、クロック信号ＣＫが“Ｈ”レベルの期間は、インバータ回路３ａを構成するトランジスタＭ０５ｂとＭ０６ａとが“ＯＦＦ”状態であり、信号ＩＮの遷移期間にはインバータ回路３ａが動作しないため、不要な電流消費を削減することが可能となる。なお、図７はダイナミック型フリップフロップの構成例を示しているが、スタティック型についてもダイナミック型と同様に実現可能である。
【００９６】
以上説明したように、本実施形態１によれば、パストランジスタ論理ネットワーク部２を構成する複数のトランジスタによって構成される第１セルＳ１と、直列接続されたＰＭＯＳトランジスタおよび直列接続されたＮＭＯＳトランジスタによって構成される第２セルＳ２の２種類のセル構造をスタンダードセルとしてライブラリ内に用意し、これらを組み合せることによって、容易に任意の論理回路を実現することが可能である。
【００９７】
また、実際に電流を消費し、リーク電流が発生するのは、パストランジスタ論理ネットワーク部２ではなく、インバータバッファ回路１ａ〜１ｅおよびフリップフロップ回路３のインバータ回路３ａ，３ｂとなる。そこで、本実施形態１においては、電流を消費し、リーク電流を発生する回路ブロックを、直列接続されたトランジスタによって構成される第２セルを用いて作製する。この直列接続されたトランジスタの一方のゲート電極にゲート制御信号を入力して、そのトランジスタを“ＯＮ”、“ＯＦＦ”制御することによって、後述するように、不要な電流消費、リーク電流の発生を抑えることができる。
（実施形態２）
図８（ａ）は、本発明の実施形態２の半導体集積回路の製造方法に用いられる、パストランジスタ論理ネットワークを構成する複数のトランジスタによって構成される第１セルＳ１のセルパターン例を示すパターン図であり、図８（ｂ）は上記第１セルＳ１の構成を説明するための回路図である。
【００９８】
図８（ａ）および図８（ｂ）において、この第１セルＳ１は、二つの（一対の）ＰＭＯＳトランジスタＭＰ１およびＭＰ２と、二つの（一対の）ＮＭＯＳトランジスタＭＮ１およびＭＮ３とによって構成されている。
【００９９】
パストランジスタ論理回路は、ＮＭＯＳトランジスタのみで構成されている場合も多いが、今後増加するであろう低電圧動作を考えると、ＮＭＯＳシングルゲートによる信号振幅の低下が課題となる。このような場合、ＰＭＯＳゲートとＮＭＯＳゲートとを相補的に用いたＣＭＯＳタイプのパストランジスタネットワークを実現する必要がある。
【０１００】
そこで、本実施形態２においては、このような状況に対応するべく、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの対によって構成されるパストランジスタ論理ネットワーク用セルを用意し、本セルを一つまたは複数用いて論理回路を形成する。各ＰＭＯＳトランジスタＭＰ１およびＭＰ２のソース、ドレインおよびゲートが各端子ＴＰ１〜ＴＰ６として設けられ、各ＮＭＯＳトランジスタＭＮ１およびＭＮ２のソース、ドレインおよびゲートが各端子ＴＮ１〜ＴＮ６として設けられている。これらの各端子ＴＰ１〜ＴＰ６，ＴＮ１〜ＴＮ６は、所望するパス論理回路が得られるように、上層のメタル配線層を用いて接続される。
【０１０１】
図９は、図８に示す第１セルＳ１を用いてセレクタ論理回路（論理演算回路）を実現した例を示す図であり、（ａ）はそのセルパターンおよび配線パターンを示すレイアウト図であり、（ｂ）はその回路図であり、（ｃ）は入力信号ＳＥＬ，ＳＥＬＢと出力信号Ｙとの関係を示す表である。
【０１０２】
図９（ａ）〜図９（ｃ）において、このセレクタ論理回路４は、図８に示す第１セルＳ１を一つ用いて、各トランジスタＭＰ１、ＭＰ２、ＭＮ１およびＭＮ２の各端子ＴＰ１〜ＴＰ６およびＴＮ１〜ＴＮ６を、上層のメタル配線層と、各端子とメタル配線層とを接続するコンタクトホールとを用いて接続することによって構成されている。ゲートに信号ＳＥＬが入力されるＰＭＯＳトランジスタＭＰ１とゲート端子に信号ＳＥＬＢが入力されるＮＭＯＳトランジスタＭＮ１とは、それぞれソース同士およびドレイン同士が接続されてトランスファーゲート４ａが構成され、また、ゲートに信号ＳＥＬが入力されるＮＭＯＳトランジスタＭＮ２とゲート端子に信号ＳＥＬＢが入力されるＰＭＯＳトランジスタＭＰ２とは、それぞれソース同士およびドレイン同士が接続されてトランスファーゲート４ｂが構成されている。トランスファーゲート４ａのソースは信号Ａが入力される入力端子Ａに接続され、トランスファーゲート４ｂのソースは信号Ｂが入力される入力端子Ｂに接続され、両トランスファーゲート４ａおよび４ｂのドレインは出力端子Ｙに共通接続されている。
【０１０３】
信号ＳＥＬが“０”で信号ＳＥＬＢが“１”の場合には、トランスファーゲート４ａが“ＯＮ”状態、トランスファーゲート４ｂが“ＯＦＦ”状態となり、出力端子Ｙからは信号Ａが出力される。また、信号ＳＥＬが“１”で信号ＳＥＬＢが“０”の場合には、トランスファーゲート４ａが“ＯＦＦ”状態、トランスファーゲート４ｂが“ＯＮ”状態となり、出力端子Ｙからは信号Ｂが出力される。
【０１０４】
このように、パストランジスタ論理ネットワークを構成する第１セルＳ１をＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの両タイプで構成することにより、ＣＭＯＳタイプのパストランジスタ論理回路にも対応することができる。特に、後述するようなＳＯＩ構造による場合には、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのためのウェルが不要であるため、ＣＭＯＳタイプデバイスを作製する場合に面積が増大するというデメリットを削減することができる。
（実施形態３）
図１０は、本発明の実施形態３の半導体集積回路において、図１（ｂ）に示す第２セルＳ２を用いて、異なるパストランジスタ論理ネットワークを駆動するドライバ回路、パストランジスタ論理ネットワークから出力されるデータを保持するデータ保持回路などを構成するインバータ回路を実現した例を示す図であり、（ａ）はそのセルパターンおよび配線パターンを示すレイアウト図であり、（ｂ）はその回路図である。なお、これは、図５のインバータバッファ回路１とはその接続構成が異なっている。
【０１０５】
図１０（ａ）および図１０（ｂ）において、このインバータ回路５は、第２セルＳ２を構成する各トランジスタＭ０５およびＭ０６の端子Ｔ１３〜Ｔ２０を、上層のメタル配線層と、各端子とメタル配線層とを接続するコンタクトホールとを用いて接続することによって構成されている。
【０１０６】
第２セルＳ２において、直列接続されたＰＭＯＳトランジスタＭ０５のソース端子Ｔ１３は第１電源電圧Ｖｄｄに接続され、ドレインに近いＰＭＯＳトランジスタＭ０５ｂのゲート端子Ｔ１５は入力端子ＩＮに接続される。また、ソースに近いＰＭＯＳトランジスタＭ０５ａのゲート端子Ｔ１４は制御信号ＳＬに接続され、ドレイン端子Ｔ１６は出力端子ＯＵＴに接続される。
【０１０７】
また、直列接続されたＮＭＯＳトランジスタＭ０６のソース端子は第２電源電圧Ｖｓｓ（接地電圧ＧＮＤ）に接続され、ドレインに近いＮＭＯＳトランジスタＭ０６ａのゲート端子Ｔ１８は入力端子ＩＮに接続されている。また、ソースに近いＮＭＯＳトランジスタＭ０６ｂのゲート端子Ｔ１９は制御信号ＳＬＢに接続され、ドレイン端子Ｔ１７は出力端子ＯＵＴに接続されている。
【０１０８】
回路動作時には、制御信号ＳＬは“Ｌ”＝Ｖｓｓ、ＳＬＢは“Ｈ”＝Ｖｄｄに設定されており、ＰＭＯＳトランジスタＭ０５ａおよびＮＭＯＳトランジスタＭ０６ｂは“ＯＮ”状態となり、本回路は入力信号ＩＮの反転信号を出力ＯＵＴから出力するインバータ回路として機能する。また、待機動作時には、制御信号ＳＬは“Ｈ”＝Ｖｄｄ、ＳＬＢは“Ｌ”＝Ｖｓｓとなり、ＰＭＯＳトランジスタＭ０５ａとＮＭＯＳトランジスタＭ０６ｂとが“ＯＦＦ”状態となって本回路は動作しないため、入力信号ＩＮの電位に関わらず、“ＯＦＦ”状態となっている両トランジスタによって第１電源電圧Ｖｄｄから第２電源電圧Ｖｓｓへの貫通パスは生成されず、消費電流を抑えることができる。
【０１０９】
また、本実施形態３では、インバータ回路５は、ソースに近いトランジスタＭ０５ａおよびＭ０６ｂのゲート端子にゲート制御信号が入力されている。このように、ソースに近いトランジスタＭ０５ａおよびＭ０６ｂをゲート制御に用いることにより、動作時には電源（ソース）に近いトランジスタＭ０５ａおよびＭ０６ｂが常に“ＯＮ”状態となり、実際に入力信号ＩＮに応じて動作しているトランジスタＭ０５ｂおよびＭ０６ａのソースは電源電圧ＶｄｄおよびＶｓｓに充電されているため、高速動作を期待することができる。
【０１１０】
上記実施形態１および実施形態３において、直列接続されたトランジスタによって構成された第２セルを用いて、インバータバッファ回路、フリップフロップ回路のインバータ回路などを構成することには、もう一つの利点がある。
【０１１１】
近年、微細加工技術によりトランジスタ“ＯＦＦ”時のリーク電流増加が問題となっている。この問題は、上記実施形態１において図５に示すインバータ回路１および上記実施形態３において図１０に示すインバータ回路５のように、直列接続されたＰＭＯＳトランジスタおよび直列接続されたＮＭＯＳトランジスタからなる第２セルを用い、その一方のゲートをゲート制御信号入力端子として制御信号にてコントロールすることにより、解決することが可能である。このことについて、上記図１０に示すインバータ回路５を一例として、以下に説明する。
【０１１２】
このインバータ回路５において、待機時には、制御信号ＳＬ＝“Ｈ”、ＳＬＢ＝“Ｌ”となり、トランジスタＭ０５ａ、Ｍ０６ｂが“ＯＦＦ”状態となる。このとき、入力信号ＩＮが“Ｌ”レベルの場合を考える。この場合には、インバータ回路５の第１電源電圧Ｖｄｄから第２電源電圧Ｖｓｓ（ＧＮＤ）へのリークパスのうち、トランジスタＭ０５ｂを除く全てのトランジスタＭ０５ａ、Ｍ０６ａおよびＭ０６ｂが“ＯＦＦ”状態となり、リーク電流が削減される。特に、第２電源電圧Ｖｓｓ側のＮＭＯＳ直列トランジスタＭ０６は、両ゲートとも同電位Ｖｓｓにて“ＯＦＦ”状態となっている。このときのリーク電流について、図１１を用いて説明する。
【０１１３】
図１１（ａ）に示す単一トランジスタＭ０６ａおよびＭ０６ｂの特性は、図１１（ｃ）に示すグラフのようになる。近年のトランジスタの微細化、低しきい値化により、リーク電流は増加する傾向にある。単一トランジスタとしてゲート電極にＶｓｓを印加し、ソース電位がＶｓｓである場合、ゲート−ソース電圧Ｖｇｓ＝０であり、ドレイン−ソース間に流れる電流はＩＬとなる。
【０１１４】
また、図１１（ｂ）に示すトランジスタＭ０６ａおよびＭ０６ｂが直列接続されたトランジスタＭ０６においては、直列接続によりソース−ドレイン電圧が分圧される。これによって、図１１（ｂ）に示すように、トランジスタＭ０６ａのソース電位がＶｓｌとなり、基板バイアス効果によりリーク電流が減少してＩＬ１となる。さらに、トランジスタＭ０６ｂが負荷となり、図１１（ｄ）中、Ｒで示す負荷特性を有する。トランジスタＭ０６ａのゲート電位は０であり、ソース電位はＶｓｌになるので、ゲート−ソース電圧Ｖｇｓは−Ｖｓｌとなる。このため、直列接続トランジスタＭ０６に流れるリーク電流は、特性曲線とトランジスタＭ０６ｂの負荷曲線Ｒとの交点で求められる電流値ＩＬ２にまで減少する。よって、直列接続されたトランジスタＭ０６のリーク電流値はＩＬ２となり、単一トランジスタのリーク電流値ＩＬに比べて非常に小さくなる。
【０１１５】
このように、直列接続されたトランジスタによって構成された第２セルを用いて、例えば図１０に示すようなインバータ回路を構成することにより、上記直列接続トランジスタの効果により、リーク電流を大幅に削減することが可能となる。
【０１１６】
一方、入力信号ＩＮが“Ｈ”レベルの場合には、直列接続されたＰＭＯＳトランジスタＭ０５ａおよびＭ０５ｂのゲートが共にＶｄｄとなって“ＯＦＦ”状態となる。このとき、上記ＮＭＯＳトランジスタＭ０６と同様に、直列接続構造によりリーク電流を大幅に削減することができる。このようにして、図１０に示すインバータ回路においては、待機時に、入力信号ＩＮが“Ｈ”レベル、“Ｌ”レベルに関わらず、リーク電流を削減することができる。
【０１１７】
なお、ここでは、図１０に示すように、直列回路のソース側に近いトランジスタのゲートにゲート制御信号が入力され、直列回路のドレイン側に近いトランジスタに入力信号が入力されるインバータ回路５について説明したが、図５に示すように、ドレインに近いトランジスタのゲートにゲート制御信号が入力され、ソースに近いトランジスタに入力信号が入力される上記実施形態１のインバータ回路１についても、同様に、リーク電流を削減することができる。
【０１１８】
以上のように、ゲートが同電位に接続された直列接続トランジスタを用いると、他のトランジスタと同じ低しきい値トランジスタを用いた場合でも、リーク電流を削減することが可能であり、しきい値を複数種類設定するための特別な製造工程が不要となり、低コストにてリーク電流が削減された半導体集積回路を実現することが可能となる。
【０１１９】
さらに、直列接続されたトランジスタに供給されるゲート制御信号の電位を、“Ｈ”側はソースに供給されている第１電源電圧Ｖｄｄより高く、“Ｌ”側はドレインに供給されている第２電源電圧Ｖｓｓよりも低く設定することにより、リーク電流をさらに削減することができる。このことについて、図１０に示すインバータ回路５を一例として、以下に説明することができる。
【０１２０】
このインバータ回路５において、待機時にはＮＭＯＳトランジスタＭ０６ｂのゲートに“Ｌ”レベルのゲート制御信号ＳＬＢが入力されており、このトランジスタＭ０６ｂが“ＯＦＦ”状態となってリーク電流が削減される。ここで、ゲート制御信号ＳＬＢの“Ｌ”レベルはＶｓｓよりも低いＶｓｌに設定されている。このときのソースの電位はＶｓｓであるので、ゲート−ソース電圧ＶｇｓはＶｓｓよりも低いＶｓｓＬの負電圧となり、図１２に示すように、ゲート電圧がＶｓｓである場合に比べて、低いリーク電流ＩＬＬが流れる。
【０１２１】
このように、トランジスタのゲート−ソース電圧Ｖｇｓを負電位とすることにより、リーク電流を削減することが可能となる。ＰＭＯＳトランジスタについても同様に、ソースの電位Ｖｄｄよりも高い電位をゲートに供給することにより、ゲート−ソース電圧Ｖｇｓを負電位としてリーク電流を削減することができる。
【０１２２】
なお、ここでは、図１０に示すように、直列回路のソース側（入力側）に近いトランジスタのゲートにゲート制御信号が入力され、直列回路のドレイン側（出力側）に近いトランジスタに入力信号が入力されるインバータ回路５について説明したが、図５に示すように、そのドレイン側に近いトランジスタのゲートにゲート制御信号が入力され、そのソース側に近いトランジスタに入力信号が入力されるインバータ回路１についても、同様に、リーク電流を削減することができる。
（実施形態４）
本実施形態４は、上記実施形態１および実施形態３において、直列接続されたトランジスタのいずれか一方のトランジスタを他方より高しきい値のトランジスタにて構成することにより、さらにリーク電流を削減することができる場合である。本実施形態４では、この回路構成について、図１３を一例として説明する。
【０１２３】
図１３は、本発明の実施形態４の半導体集積回路において、図１（ｂ）に示す第２セルＳ２を用いて、パストランジスタ論理ネットワークを駆動するドライバ回路、パストランジスタ論理ネットワークから出力されるデータを保持するデータ保持回路などを構成するインバータ回路を実現した例を示す図であり、（ａ）はそのセルパターンおよび配線パターンを示すレイアウト図であり、（ｂ）はその回路図である。このインバータ回路６の動作原理は、図４に示すインバータ回路１と同様である。
【０１２４】
図１３（ａ）において、マスクパターン７はＰＭＯＳトランジスタＭ０５ｂのしきい値を高く設定するための一例であり、マスクパターン８はＮＭＯＳトランジスタＭ０６ａのしきい値を高く設定するための一例である。このインバータ回路６は、ゲート制御信号ＳＬおよびＳＬＢが入力されるトランジスタＭ０５ｂおよびＭ０６ａが高しきい値トランジスタによって構成されている。このため、待機時には、これらのトランジスタＭ０５ｂおよびＭ０６ａが“ＯＦＦ”状態となり、リーク電流が削減される。さらに、トランジスタのオフリーク電流は、しきい値電圧を高くすることにより減少するので、トランジスタＭ０５ｂおよびＭ０６ａとして高しきい値トランジスタを用いることにより、低しきい値トランジスタを用いる場合に比べても、待機時のリーク電流を更に削減することができる。
（実施形態５）
本実施形態５は、上記実施形態１，３および４において、直列接続されたトランジスタの少なくとも何れか一方のトランジスタにボディ電位端子を設け、そのボディ電位端子を介してボディ電位を制御可能としたトランジスタにて構成することにより、さらにリーク電流を削減することができる場合である。本実施形態５では、この回路構成について、図１４を一例として説明する。
【０１２５】
図１４は、本発明の実施形態５の半導体集積回路において、図１（ｂ）に示す第２セルＳ２を用いて、パストランジスタ論理ネットワークを駆動するドライバ回路、パストランジスタ論理ネットワークから出力されるデータを保持するデータ保持回路などを構成するインバータ回路を実現した例を示す図であり、（ａ）はそのセルパターンおよび配線パターンを示すレイアウト図であり、（ｂ）はその回路図である。なお、このインバータ回路９の動作原理は、図１３に示すインバータ回路６と同様である。
【０１２６】
このインバータ回路９は、図１３に示す高しきい値トランジスタＭ０５ｂおよびＭ０６ａにボディ電位端子を設けて、ボディ電位ＶｓｐおよびＶｓｎを制御することによってしきい値電圧をコントロールすることができるようにしたものである。
【０１２７】
通常動作時には、ＳＬ＝“Ｌ”、ＳＬＢ＝“Ｈ”であり、ＰＭＯＳトランジスタＭ０５ｂのボディ電位Ｖｓｐ＝Ｖｄｄ、ＮＭＯＳトランジスタＭ０６ａのボディ電位Ｖｓｎ＝Ｖｓｓであり、トランジスタＭ０５ａおよびＭ０６ｂは通常のしきい値電圧である。よって、このインバータ回路９は通常動作し、ボディ電位制御トランジスタＭ０５ｂおよびＭ０６ｂも、他のトランジスタＭ０５ａおよびＭ０６ｂと同じしきい値電圧で動作する。
【０１２８】
また、待機時には、ＳＬ＝“Ｈ”、ＳＬＢ＝“Ｌ”となり、トランジスタＭ０５ｂおよびＭ０６ａは“ＯＦＦ”状態となる。このとき、各々のボディ電位は、Ｖｓｐ＝Ｖｄｄ＋α（Ｖｄｄよりも高電位）、Ｖｓｎ＝Ｖｓｓ−α（Ｖｓｓよりも低電位）とする。これにより、トランジスタＭ０５ｂおよびＭ０６ａのしきい値電圧は高くなり、その結果、リーク電流が更に削減される。
（実施形態６）
本実施形態６は、上記実施形態１，３および４において、直列接続されたトランジスタの少なくとも何れか一方のトランジスタをゲート電極とボディ電極とを接続したトランジスタにて構成することにより、さらにリーク電流を削減することができる場合である。本実施形態６では、この回路構成について、図１５を一例として説明する。
【０１２９】
図１５は、本発明の実施形態６の半導体集積回路において、図１（ｂ）に示す第２セルＳ２を用いて、パストランジスタ論理ネットワークを駆動するドライバ回路、パストランジスタ論理ネットワークから出力されるデータを保持するデータ保持回路などを構成するインバータ回路を実現した例を示す図であり、（ａ）はそのセルパターンおよび配線パターンを示すレイアウト図であり、（ｂ）はその回路図である。なお、このインバータ回路１０の動作原理は、図１４に示すインバータ回路９と同様である。
【０１３０】
図１５において、このインバータ回路１０は、図１４に示すボディ電位端子が設けられたトランジスタＭ０５ｂおよびＭ０６ａのボディ電極とゲート電極とが互いに接続されている。
【０１３１】
このように、トランジスタのボディとゲートとを接続すると、チャネルが形成される方向にゲートがバイアスされると共に、ボディ領域はソースに対して順バイアスされるため、しきい値電圧が低下する。オフ時のリーク電流を少なくするために高しきい値電圧に設定されたトランジスタにおいて、動作時にはしきい値電圧が低下して飽和電流値が大きくなるため、高速動作を実現することができる。
通常動作時には、ＳＬ＝“Ｌ”、ＳＬＢ＝“Ｈ”であり、トランジスタＭ０５ａおよびＭ０６ｂはしきい値電圧が低下して高速に動作する。また、待機時には、ＳＬ＝“Ｈ”、ＳＬＢ＝“Ｌ”となり、トランジスタＭ０５ｂおよびＭ０６ａは“ＯＦＦ”状態となる。このとき、各トランジスタＭ０５ｂおよびＭ０６ａのしきい値電圧は動作時よりも高くなり、リーク電流を削減するように働く。
【０１３２】
なお、上記実施形態４，５および本実施形態６では、図５に示すように、ドレインに近いトランジスタのゲートにゲート制御信号が入力され、ソースに近いトランジスタに入力信号が入力されるインバータ回路１について説明したが、図１０に示すように、ソースに近いトランジスタのゲートにゲート制御信号が入力され、ドレインに近いトランジスタに入力信号が入力されるインバータ回路５についても、同様に、高しきい値トランジスタ、ボディ電位端子を設けてボディ電位を制御可能としたトランジスタ、ボディ電極とゲート電極とを接続したトランジスタを用いることによって、リーク電流を削減することができる。
（実施形態７）
上記実施形態１の図７では、直列接続されたトランジスタからなる第２セルを用いてダイナミック型のＤＦＦ回路を実現する例を示したが、本実施形態７では、スタティック型回路の一例として、スタティック型のデータラッチ回路を実現する場合について説明する。
【０１３３】
図１６は、本発明の実施形態７の半導体集積回路において、図１（ｂ）に示す第２セルＳ２を用いて、データラッチ回路１１を実現した一例について、そのセルパターンおよび配線パターンを示すレイアウト図であり、図１７は、図１６のデータラッチ回路１１の回路図である。
【０１３４】
図１６および図１７において、このデータラッチ回路１１は、図１（ｂ）に示す第２セルＳ２を三つ用いて、各トランジスタＭ０５およびＭ０６の各端子Ｔ１３〜Ｔ２０を、上層のメタル配線層と、各端子とメタル配線層とを接続するコンタクトホールとを用いて接続することによって構成されている。各セル１１ａ〜１１ｃはそれぞれインバータ回路となっており、帰還インバータ回路１１ｃによってスタティック動作する。
【０１３５】
インバータ回路１１ａはゲート制御信号入力端子Ｔ１５にＣＫＢ信号（ＣＫの反転信号）が入力され、ゲート制御信号入力端子Ｔ１８にＣＫ信号が入力される。また、インバータ回路１１ａの入力端子Ｔ１４およびＴ１９には入力信号ＩＮが入力される。インバータ回路１１ｂは入力端子Ｔ１４、Ｔ１５、Ｔ１８およびＴ１９がインバータ回路１１ａの出力端子Ｔ１６およびＴ１７とインバータ回路１１ｂの出力端子Ｔ１６およびＴ１７とに接続されている。インバータ回路１１ｂの出力端子Ｔ１６およびＴ１７はインバータ回路１１ｃの入力端子Ｔ１４およびＴ１５に接続されると共に、信号出力端子Ｑに接続されている。インバータ回路１１ｃはゲート制御信号入力端子Ｔ１５にＣＫＢ信号が入力され、ゲート制御信号入力端子Ｔ１８にＣＫ信号が入力されている。
【０１３６】
このデータラッチ回路１１において、ＣＫ信号が“Ｈ”レベルでＣＫＢ信号が“Ｌ”レベルのとき、インバータ回路１１ａおよび１１ｂが動作し、インバータ回路１１ｃは“ＯＦＦ”状態である。このとき、入力信号ＩＮはインバータ回路１１ａおよび１１ｂを介して出力端子Ｑから出力される。次に、ＣＫ信号が“Ｌ”レベルでＣＫＢ信号が“Ｈ”レベルになると、入力段のインバータ回路１１ａは“ＯＦＦ”状態となり、後段の帰還インバータ回路１１ｃが“ＯＮ”状態となってデータ保持動作が行われる。
【０１３７】
このとき、“ＯＦＦ”状態となっている初段のインバータ回路１１ａは、図１１を用いて説明したように、直列接続されたトランジスタＭ０５およびＭ０６によってリーク電流が削減される。また、ＣＫ信号およびＣＫＢ信号の振幅をＶｄｄよりも高い電位からＶｓｓよりも低い電位まで広げることによって、図１２を用いて説明したように、リーク電流がさらに削減される。また、インバータ回路１１ａまたは１１ａ，１１ｂを図１３〜図１５に示すような構造とすることによっても、リーク電流がさらに削減される。
【０１３８】
また、インバータ回路１１ｂは、常時動作状態にあるが、直列接続されたトランジスタＭ０５ａ、Ｍ０５ｂ、Ｍ０６ａおよびＭ０６ｂのゲートが共に入力端子となっているため、入力が“Ｌ”レベルの場合には、直列接続されたＮＭＯＳトランジスタＭ０６が“ＯＦＦ”状態となり、図１１を用いて説明したように、リーク電流が削減される。また、入力が“Ｈ”レベルの場合には、直列接続されたＰＭＯＳトランジスタＭ０５が“ＯＦＦ”状態となり、同様にリーク電流が削減される。
【０１３９】
なお、本実施形態７において、帰還インバータ回路１１ｃは、待機時およびデータ保持時に“ＯＮ”状態となり、上述したようなリーク電流削減機能を有していないため、この部分でのリーク電流は存在する。
（実施形態８）
上記実施形態１，３〜７では、直列接続されたトランジスタを有する第２セルＳ２のみを用いてパストランジスタ論理ネットワークを駆動するドライバ回路、パストランジスタ論理ネットワークから出力されたデータを保持するデータ保持回路などを実現する場合を示したが、本発明では、パストランジスタ論理ネットワークを構成する第１セルＳ１も用意されており、これらのセルを用いて、より多様な回路を実現することができる。そこで、本実施形態８では、直列接続されたトランジスタを有する第２セルおよびパストランジスタ論理ネットワークを構成する第１セルを共に用いて、よりリーク電流を削減することができるデータラッチ回路を実現する場合について説明する。
【０１４０】
図１８は、本発明の実施形態８の半導体集積回路において、図８（ａ）に示す第１セルＳ１および図１（ｂ）に示す第２セルＳ２を用いて、データラッチ回路１２を実現した例について、そのセルパターンおよび配線パターンを示すレイアウト図であり、図１９は図１８の半導体集積回路の回路図である。
【０１４１】
このデータラッチ回路１２は、図８（ａ）に示す第１セルＳ１を一つと、図１（ｂ）に示す第２セルＳ２を三つ用いて、第１セルＳ１の各トランジスタＭＰ１、ＭＮ１、ＭＰ２およびＭＮ２の端子ＴＰ１〜ＴＰ６およびＴＮ１〜ＴＮ６と、第２セルＳ２の各トランジスタＭ０５およびＭ０６の端子Ｔ１３〜Ｔ２０とを、上層のメタル配線層と、各端子とメタル配線層とを接続するコンタクトホールとを用いて接続することによって構成されている。各セル１２ａ〜１２ｃはそれぞれインバータ回路となっており、セル１２ｄはトランスファーゲート１２ｄとなっている。このデータラッチ回路１２は、帰還インバータ回路１２ｃによってスタティック動作し、その帰還動作はトランスファーゲート１２ｄによって制御される。
【０１４２】
インバータ回路１２ａはゲート制御信号入力端子Ｔ１５にＣＫＢ信号（ＣＫの反転信号）が入力され、ゲート制御信号入力端子Ｔ１８にＣＫ信号が入力される。また、インバータ回路１２ａの入力端子Ｔ１４およびＴ１９には信号ＩＮが入力される。インバータ回路１２ｂは入力端子Ｔ１４、Ｔ１５、Ｔ１８およびＴ１９がインバータ回路１２ａの出力端子Ｔ１６およびＴ１７とトランスファーゲート１２ｄを介してインバータ回路１２ｂの出力端子Ｔ１６およびＴ１７とに接続されている。インバータ回路１２ｂの出力端子Ｔ１６およびＴ１７はインバータ回路１２ｃの入力端子Ｔ１４、Ｔ１５、Ｔ１８およびＴ１９に接続されると共に、信号出力端子Ｑに接続されている。
【０１４３】
このデータラッチ回路１２において、ＣＫ信号が“Ｈ”レベルでＣＫＢ信号が“Ｌ”レベルのとき、インバータ回路１２ａ〜１２ｃが動作し、トランスファーゲート１２ｄは“ＯＦＦ”状態である。このとき、入力信号ＩＮはインバータ回路１２ａおよび１２ｂを介して出力端子Ｑから出力される。次に、ＣＫ信号が“Ｌ”レベルでＣＫＢ信号が“Ｈ”レベルになると、入力段のインバータ回路１２ａは“ＯＦＦ”状態となり、帰還制御しているトランスファーゲート１２ｄが“ＯＮ”状態となってデータ保持動作が行われる。
【０１４４】
このとき、“ＯＦＦ”状態となっている初段のインバータ回路１２ａは、図１１を用いて説明したように、直列接続されたトランジスタＭ０５およびＭ０６によってリーク電流が削減される。
【０１４５】
また、インバータ回路１２ｂおよび１２ｃは、常時動作状態にあるが、直列接続されたトランジスタＭ０５ａ、Ｍ０５ｂ、Ｍ０６ａおよびＭ０６ｂのゲートが共に入力端子となっている。このため、入力が“Ｌ”レベルの場合には、インバータ回路１２ｂでは直列接続されたＮＭＯＳトランジスタＭ０６が“ＯＦＦ”状態となり、インバータ回路１２ｃでは直列接続されたＰＭＯＳトランジスタＭ０５が“ＯＦＦ”状態となって、図１１を用いて説明したように、リーク電流が削減される。また、入力が“Ｈ”レベルの場合には、インバータ回路１２ｂでは直列接続されたＰＭＯＳトランジスタＭ０５が“ＯＦＦ”状態となり、インバータ回路１２ｃではＮＭＯＳトランジスタＭ０６が“ＯＦＦ”状態となって、同様にリーク電流が削減される。
【０１４６】
さらに、初段のインバータ回路１２ａに入力されるＣＫ信号およびＣＫＢ信号の振幅をＶｄｄよりも高い電位からＶｓｓよりも低い電位まで広げることによって、図１２を用いて説明したように、リーク電流がさらに削減される。さらに、インバータ回路１２ａ〜１２ｃを図１３〜図１５に示すような構造とすることによっても、リーク電流がさらに削減される。
【０１４７】
以上により、本実施形態８によれば、全てのインバータ回路１２ａ〜１２ｃがリーク電流を削減可能となっているため、上記実施形態７において図１７に示すデータラッチ回路１１に比べて、リーク電流をさらに削減することができる。また、帰還動作を制御するトランスファーゲート１２ｄに入力されるＣＫ信号を、上記インバータ回路１２ａと同様に、振幅をＶｄｄよりも高い電位からＶｓｓよりも低い電位まで広げることによって、図１２を用いて説明したように、さらにリーク電流を削減することができる。さらに、トランスファーゲート１２ｄを、高しきい値トランジスタで構成することにより、リーク電流をさらに削減することができる。
（実施形態９）
本実施形態９では、上記実施形態１〜８に示すような回路を用いて、アクティブ状態にある回路ブロックのみ動作させ、非アクティブ状態の回路ブロックは待機状態（停止状態）に制御することによって、半導体集積回路の消費電力を削減する場合について説明する。
【０１４８】
図２０は、本発明の実施形態９の半導体集積回路の製造方法によって作製される半導体集積回路の回路図である。
【０１４９】
図２０において、この半導体集積回路は、入力端子Ｔ２１〜Ｔ２６と、ゲート制御信号入力端子を有するインバータバッファ回路１３ａ〜１３ｆと、パストランジスタ論理回路ブロック１４ａおよび１４ｂと、その出力信号を保持するデータ保持回路１５ａ〜１５ｄと、出力端子Ｔ２７〜Ｔ３０とを備えている。
【０１５０】
インバータバッファ回路１３ａ〜１３ｆは、上記各実施形態１〜８で説明したように、図１（ｂ）に示すような直列接続されたＰＭＯＳトランジスタおよび直列接続されたＮＭＯＳトランジスタを有する第２セルを用いて構成されている。このインバータバッファ回路１３ａ〜１３ｆは、ゲート制御信号入力端子から入力された信号ＳＬおよびＳＬＢによって動作モードと待機モードとが制御され、待機時のリーク電流を削減するようになっている。
【０１５１】
パストランジスタ論理回路ブロック１４ａおよび１４ｂは、上記各実施形態１〜８で説明したように、図１（ａ）に示すような複数のＮＭＯＳトランジスタまたは図８（ａ）に示すようなＮＭＯＳトランジスタとＰＭＯＳトランジスタが対となった第１セルをいくつか用いて、所望の論理演算機能が実現されている。
【０１５２】
データ保持回路１５ａ〜１５ｄは、上記各実施形態で説明したように、図１（ｂ）に示すような直列接続されたＰＭＯＳトランジスタおよび直列接続されたＮＭＯＳトランジスタを有する第２セルを用いて、フリップフロップ回路、ラッチ回路などが構成されている。このデータ保持回路１５ａ〜１５ｄは、信号ＣＫ１およびＣＫ２が停止することにより、リーク電流を削減しつつ、データを保持する機能を有する。
【０１５３】
本実施形態９の半導体集積回路において、全てのパストランジスタ論理回路ブロック１４ａおよび１４ｂが動作している場合には、全ての回路が動作状態となる。
【０１５４】
また、パストランジスタ論理回路ブロック１４ａの論理演算のみが実行され、パストランジスタ論理回路ブロック１４ｂの論理演算は実行されていない状態では、パストランジスタ論理回路ブロック１４ａにのみデータが入力され、パストランジスタ論理回路ブロック１４ａからの出力のみデータ保持動作が行われればよい。
【０１５５】
従って、インバータバッファ回路は、パストランジスタ論理回路ブロック１４ａに信号を供給するインバータバッファ回路１３ａ〜１３ｄが動作状態になるように、制御信号ＳＥＬおよびＳＥＬＢにより制御される。また、パストランジスタ論理回路ブロック１４ａに信号を供給しないインバータバッファ回路１３ｅおよび１３ｆは待機状態になるように、制御信号ＳＥＬおよびＳＥＬＢにより制御される。このとき、待機状態にあるインバータバッファ回路１３ｅおよび１３ｆは、上記各実施形態１〜８で説明したように、リーク電流を削減するように働く。
【０１５６】
また、データ保持回路についても、パストランジスタ論理回路ブロック１４ａからの出力に接続されているデータ保持回路１５ａおよび１５ｂにのみＣＫ信号（ＣＫ１）が入力されて動作し、パストランジスタ論理回路ブロック１４ａからの出力に接続されていないデータ保持回路１５ｃおよび１５ｄのＣＫ信号（ＣＫ２）は停止している。このとき、ＣＫ信号が停止しているデータ保持回路１５ｃおよび１５ｄは、上記各実施形態１〜８で説明したように、ＣＫ信号の停止中はそれまでのデータを保持しつつ、リーク電流を削減するように動作する。
【０１５７】
この場合、パストランジスタ論理回路ブロック１４ｂのみでは電流は消費されない。このように構成することによって、パストランジスタ論理回路ブロック１４ａによる論理演算に必要な回路部分のみが動作し、他の部分は動作せず、リーク電流も削減されるので、無駄な電力を消費せずに消費電力を削減することができる。
【０１５８】
同様に、パストランジスタ論理演算ブロック１４ｂの論理演算機能のみが実行され、パストランジスタ論理演算ブロック１４ａの論理演算機能は実行されていない状態では、パストランジスタ論理回路ブロック１４ｂにのみデータが入力され、パストランジスタ論理回路ブロック１４ｂからの出力のみデータ保持動作が行われればよい。
【０１５９】
従って、インバータバッファ回路は、パストランジスタ論理回路ブロック１４ｂに信号を供給するインバータバッファ回路１３ａ、１３ｂおよび１３ｄ〜１３ｆが動作状態になるように、制御信号ＳＥＬおよびＳＥＬＢにより制御される。また、パストランジスタ論理回路ブロック１４ｂに信号を供給しないインバータバッファ回路１３ｃは待機状態になるように、制御信号ＳＥＬおよびＳＥＬＢにより制御される。このとき、待機状態にあるインバータバッファ回路１３ｃは、上記各実施形態１〜８で説明したように、リーク電流を削減するように働く。
【０１６０】
また、データ保持回路についても、パストランジスタ論理回路ブロック１４ｂからの出力に接続されているデータ保持回路１５ｃおよび１５ｄにのみＣＫ信号（ＣＫ２）が入力されて動作し、パストランジスタ論理回路ブロック１４ｂからの出力に接続されていないデータ保持回路１５ａおよび１５ｂのＣＫ信号（ＣＫ１）は停止している。このとき、ＣＫ信号が停止しているデータ保持回路１５ａおよび１５ｂは、上記各実施形態１〜８で説明したように、ＣＫ信号の停止中はそれまでのデータを保持しつつ、リーク電流を削減するように動作する。
【０１６１】
この場合、パストランジスタ論理回路ブロック１４ａのみでは電流は消費されない。このように構成することによって、パストランジスタ論理回路ブロック１４ｂによる論理演算に必要な回路部分のみが動作し、他の部分は動作せず、リーク電流も削減されるので、無駄な電力を消費せずに消費電力を削減することができる。
【０１６２】
また、回路が待機状態にあるときには、インバータバッファ回路およびデータ保持回路も待機状態（停止状態）となり、消費電流を削減し、かつ、リーク電流も削減することができる。
【０１６３】
このように、パストランジスタ論理ネットワークを構成する複数のトランジスタによって構成される第１セルと、直列接続されたＰＭＯＳトランジスタおよび直列接続されたＮＭＯＳトランジスタによって構成される第２セルとを用いて半導体集積回路を構成することにより、必要な部分のみを動作させ、他の部分ではリーク電流を削減して、低消費電力で無駄な電力消費がない半導体集積回路を容易に実現することができる。
【０１６４】
さらに、回路に入力されるゲート制御信号ＳＥＬ、ＳＥＬＢおよびクロック信号ＣＫ１、ＣＫ２の信号振幅をＶｄｄよりも高い電位からＶｓｓよりも低い電位まで広げることによって、リーク電流をさらに削減することも可能である。
（実施形態１０）
上記実施形態７〜９において、回路に入力されるゲート制御信号ＳＥＬ、ＳＥＬＢおよびクロック信号ＣＫ１、ＣＫ２の信号振幅をＶｄｄよりも高い電位からＶｓｓよりも低い電位まで広げてリーク電流を削減する場合、電源電圧よりも広い振幅を有する信号を駆動するドライバ回路には、拡大された電圧がかかる。このため、今日のように微細化が進んだデバイスにおいては、ソース−ドレイン間の耐圧が問題となることがある。そこで、本実施形態１０では、直列接続されたＰＭＯＳトランジスタおよび直列接続されたＮＭＯＳトランジスタからなる第２セルにおいて、各直列接続トランジスタを構成するトランジスタのゲートを接続したインバータ回路を用いてドライバ回路を実現する例について説明する。
【０１６５】
図２１は、本発明の実施形態１０の半導体集積回路において、図１（ｂ）に示す第２セルＳ２を用いて、ドライバ回路として用いられるインバータ回路１６を実現した例について、そのセルパターンおよび配線パターンを示すレイアウト図であり、図２２は、図２１の半導体集積回路の回路図である。
【０１６６】
図２１および図２２において、このインバータ回路１６は、図１（ｂ）に示す第２セルＳ２を構成する各トランジスタＭ０５およびＭ０６の端子Ｔ１３〜Ｔ２０を、上層のメタル配線層と、各端子とメタル配線層とを接続するコンタクトホールとを用いて接続することによって構成されている。トランジスタＭ０５ａ、Ｍ０５ｂ、Ｍ０６ａおよびＭ０６ｂのゲートは互いに接続されて信号ＩＮが入力されるようになっている。
【０１６７】
このように、各トランジスタの全ゲートを接続することによって、直列接続トランジスタＭ０５およびＭ０６を構成する各トランジスタＭ０５ａ、Ｍ０５ｂ、Ｍ０６ａおよびＭ０６ｂにかかる電圧が分圧される。これによって、実際に各トランジスタＭ０５ａ、Ｍ０５ｂ、Ｍ０６ａおよびＭ０６ｂにかかる電圧が電源電圧より低くなるため、直列接続トランジスタとしてみた場合に耐圧が向上する。このように、本実施形態１０によれば、より高電圧まで信号を印加することができるドライバ回路を容易に実現することができる。
（実施形態１１）
上記各実施形態１〜１０において、トランジスタをＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎＩｎｓｕｌａｔｏｒ）構造とすることにより、より低消費電力な半導体集積回路を実現することができる。本実施形態１１では、このＳＯＩ構造のトランジスタを用いた半導体集積回路について説明する。
【０１６８】
図２２は、ＳＯＩ構造のトランジスタの構成を示す断面図である。
【０１６９】
図２２において、ＳＯＩ構造においては、基板１７と素子とが埋め込み酸化膜１８によって分離されており、トランジスタは埋め込み酸化膜１８上の薄膜Ｓｉに形成されている。トランジスタのチャネルとなるｐ型ボディ領域２１の両側がｎ＋ソース領域２０およびｎ＋ドレイン領域２２となっている。ソース領域２０〜ドレイン領域２２の上にはゲート酸化膜２３が設けられており、その上にボディ領域２１と重畳するようにゲート電極２４が設けられている。
【０１７０】
ＳＯＩ構造においては、ソース領域２０およびドレイン領域２２が酸化膜１９で囲われているため、トランジスタの接合容量が小さく、低消費電力を実現することができる。また、ＳＯＩ構造のトランジスタは、急峻なサブスレッショルド特性を有することから、ソース−ドレイン電圧が小さいときにおいても、バルクＭＯＳデバイスなどに比べて大きな電流が得られ、パストランジスタ論理回路に適している。したがって、ＳＯＩ構造のトランジスタを用いることにより、より低消費電力の半導体集積回路を実現することができる。
【０１７１】
また、ＳＯＩ構造のトランジスタは、急峻なサブスレッショルド特性によってしきい値電圧を小さくすることができるため、低電圧動作の半導体集積回路を実現することができる。また、低電圧動作を実現するためにパストランジスタ論理ゲートをＣＭＯＳ化した場合に、バルク構造に比べて面積、付加容量の増加を非常に小さくすることができるため、回路の小型化を図ることができる。
（実施形態１２）
上記実施形態１では、本発明をスタンダードセル方式に適用した例について説明したが、本発明は、ゲートアレイ方式に適用することも可能である。本実施形態１２では、コンピュータ内の情報処理装置が、ゲートアレイ方式論理回路合成制御用プログラムに基づいて、パストランジスタ論理ネットワークを構成する複数のトランジスタからなる第１セルと、直列接続された二つのＰＭＯＳトランジスタおよび直列接続された二つのＮＭＯＳトランジスタからなる第２セルとを基本セルとして含む複数の基本セル列が配置された基板を用いて、基本セル内の配線パターンおよび基本セル間の配線パターンを決定することによって自動合成した所望の論理回路を製造する場合について説明する。
【０１７２】
ゲートアレイ方式においては、基本ゲートを作製するための複数のトランジスタからなる基本セルが何列も整然と並べられ、金属配線形成工程以前の段階まで製造工程が完了した基板に対して、図３に示すコンピュータシステム４０を用いてトランジスタ間を配線することにより、所望の論理回路が作製される。
【０１７３】
ＲＯＭ４１には、ゲートアレイ方式論理回路合成用制御プログラムと共に、基本セルを構成するトランジスタの配置情報、トランジスタの端子位置情報、基本セルを用いて基本ゲートを作製するための配線情報など、基本セルに関する情報が記憶されており、ＣＰＵ４２は、ＲＯＭ４１から読み出したゲートアレイ方式論理回路合成用制御プログラムに基づいて、基本セルの情報を用いて、基本セル内のトランジスタ間を接続する配線の配線パターンを決定（基本ゲートの配置を決定）すると共に基本ゲート間を接続する配線の配線パターンを決定する。このとき、各配線パターンは、操作部４４から入力された回路仕様や設計制約条件などを満たすと共に、各基本ゲート間の全配線が短く、かつ、単純になるように決定される。このようにして決定された配線パターンを、１層以上の金属配線マスク上に転写し、このマスクを用いて基本セル内のトランジスタ間を接続する配線および基本ゲート間を接続する配線を作製することにより半導体集積回路が製造される。
【０１７４】
図２３は、本実施形態１２の半導体集積回路におけるセル列のパターンを示すレイアウト図である。
【０１７５】
ここでは、半導体チップ３０上には、複数のセル列２６〜３０が配置されている。各セル列２６〜３０は、それぞれ、上記各実施形態で説明したように、図１（ａ）に示すような複数のＮＭＯＳトランジスタまたは図８（ａ）に示すようなＮＭＯＳトランジスタとＰＭＯＳトランジスタとが対となったトランジスタからなるパストランジスタ論理ネットワーク用の第１セルＳ１、および図１（ｂ）に示すような直列接続されたＰＭＯＳトランジスタおよび直列接続されたＮＭＯＳトランジスタからなる第２セルＳ２によって構成されている。
【０１７６】
例えば、セル列２６、２８および３０にはパストランジスタ論理ネットワーク用の第１セルが複数並べられ、セル列２７および２９には直列接続されたトランジスタからなる第２セルが複数並べられている。または、セル列２６〜３０は、それぞれ、パストランジスタ論理ネットワーク用の第１セルと、直列接続されたトランジスタからなる第２セルとがそれぞれ複数並べられている。
【０１７７】
このように、２種の基本セルを任意の構成比にて、半導体チップ３０上に予め配置しておき、これらの基本セルを用いて、下層の配線層にてセル内でトランジスタ間を接続し、上層の配線層にて基本ゲート間の接続を行うことにより、ゲートアレイ方式によって、上記実施形態１〜実施形態１１で説明した論理回路と同様の論理回路が作製される。
【０１７８】
このように、本実施形態１２によれば、ゲートアレイ方式によって本発明の半導体集積回路を実現することができる。
【０１７９】
以上により、上記実施形態１〜１２によれば、スタンダードセル方式またはゲートアレイ方式によって、パストランジスタ論理ネットワークを構成する複数のトランジスタＭ０１〜Ｍ０４からなる第１セルＳ１を用いて論理演算回路を作製し、直列接続されたＰＭＯＳトランジスタＭ０５および直列接続されたＮＭＯＳトランジスタＭ０６からなる第２セルＳ２を用いて論理演算回路を駆動するドライバ回路、論理演算回路からの出力データを保持するデータ保持回路などを作製する。これによって、より小さいセルサイズで、かつ、少ない種類のセルにより複数種類の論理機能を実現し、第２セルは、直列接続されたトランジスタからなり、ソース−ドレイン電圧が分圧されるため、単一のトランジスタに比べてリーク電流を削減することができ、また、従来の電源スイッチを用いないため、動作時に電源スイッチによるＩＲドロップの影響を無くして動作特性を向上させることができる。
【０１８０】
【発明の効果】
以上説明したように、本発明によれば、パストランジスタ論理ネットワークを構成する複数のトランジスタからなる第１セルと、直列接続された二つのＰＭＯＳトランジスタおよび直列接続された二つのＮＭＯＳトランジスタからなる第２セルとの２種類のセル構造をライブラリに用意することによって、スタンダードセル方式によって、低消費電力の半導体集積回路を容易に実現することができる。
【０１８１】
また、本発明によれば、パストランジスタ論理ネットワークを構成する複数のトランジスタからなる第１セルと、直列接続された二つのＰＭＯＳトランジスタおよび直列接続された二つのＮＭＯＳトランジスタからなる第２セルとの２種類のセルを、予め基板上に作製しておき、上層の配線層にて回路接続を行うことにより、ゲートアレイ方式においても、低消費電力の半導体集積回路を容易に実現することができる。
【０１８２】
本発明によれば、第１セルを用いて論理演算回路を構成し、第２セルを用いて論理演算回路を駆動するインバータバッファ回路などのドライバ回路および論理演算回路からの出力データを保持するラッチ回路、フリップフロップ回路などのデータ保持回路を構成することができる。上記第２セルは、直列接続されたトランジスタによって構成されており、単一のトランジスタに比べてリーク電流を削減することができるため、待機時のリーク電流を削減することができる。
【０１８３】
上記第２セルにおいて、直列接続されたＰＭＯＳトランジスタのソースを第１電源電圧Ｖｄｄに接続し、直列接続されたＮＭＯＳトランジスタのソースを第２電源電圧Ｖｓｓ（ＧＮＤ）に接続し、直列回路のソースに近いＰＭＯＳトランジスタのゲートと直列回路のソースに近いＮＭＯＳトランジスタのゲートを接続して入力端子とし、直列回路のドレインに近いＰＭＯＳトランジスタのゲートと直列回路のドレインに近いＮＭＯＳトランジスタのゲートとをそれぞれゲート制御信号入力端子とし、ＰＭＯＳトランジスタのドレインとＮＭＯＳトランジスタのドレインとを接続して出力端子として、バッファ回路、フリップフロップ回路などを構成するインバータ回路を作製することによって、待機時に回路を“ＯＦＦ”状態として無駄な待機電流が流れないようにすることができる。また、直列回路のドレインに近いトランジスタを制御することによって、入力された信号の遷移帰還による電流消費を抑え、低消費電力を実現することができる。
【０１８４】
また、上記第２セルにおいて、直列接続されたＰＭＯＳトランジスタのソースを第１電源電圧Ｖｄｄに接続し、直列接続されたＮＭＯＳトランジスタのソースを第２電源電圧Ｖｓｓ（ＧＮＤ）に接続し、ドレインに近いＰＭＯＳトランジスタのゲートとドレインに近いＮＭＯＳトランジスタのゲートを接続して入力端子とし、ソースに近いＰＭＯＳトランジスタのゲートとソースに近いＮＭＯＳトランジスタのゲートとをそれぞれゲート制御信号入力端子とし、ＰＭＯＳトランジスタのドレインとＮＭＯＳトランジスタのドレインとを接続して出力端子として、バッファ回路、フリップフロップ回路などを構成するインバータ回路を作製することによって、待機時に回路を“ＯＦＦ”状態として無駄な待機電流が流れないようにすることができる。また、ソースに近いトランジスタを制御することによって、入力信号の変化に対してより高速に動作することができる。
【０１８５】
また、ゲート制御信号入力端子に入力されるゲート制御信号は、高電位側をＰＭＯＳトランジスタのソースに接続されている第１電源電圧Ｖｄｄよりも高く設定することにより、ＰＭＯＳトランジスタが“ＯＦＦ”状態のときのリーク電流を削減し、待機時の消費電力を削減することができる。また、低電位側をＮＭＯＳトランジスタのソースに接続されている第２電源電圧Ｖｓｓ（ＧＮＤ）よりも低く設定することにより、ＮＭＯＳトランジスタが“ＯＦＦ”状態のときのリーク電流を削減し、待機時の消費電力を削減することができる。
【０１８６】
また、上記第２セルは、一方のトランジスタを高しきい値トランジスタで構成することにより、低しきい値トランジスタで構成した場合に比べてさらにリーク電流を削減して待機時の消費電力を削減することができる。
【０１８７】
また、上記第２セルは、一方のトランジスタにボディ電位端子を設けてボディ電位を制御可能とし、しきい値電圧を制御することができる。通常動作時にはしきい値電圧を低くするようにボディ電位を制御して高速に動作させ、待機時にはしきい値電圧が高くなるようにボディ電位を制御してリーク電流を削減することによって、待機時の消費電流を削減することができる。
【０１８８】
また、上記第２セルは、一方のトランジスタのゲート電極とボディ電極とを接続することにより、トランジスタが“ＯＮ”状態になるときにはしきい値電圧が低くなるように、トランジスタが“ＯＦＦ”状態になるときにはしきい値電圧が高くなるようにボディ電位が自動的に制御される。これによって、トランジスタが“ＯＮ”状態のときにはしきい値電圧が低くなり、ドライブ能力も高くなって高速動作が可能となる。また、トランジスタが“ＯＦＦ”状態のときにはしきい値電圧が高くなり、リーク電流を削減することが可能となる。
【０１８９】
上記第２セルを用いて構成されるデータ保持回路、ドライバ回路などは、アクティブ状態の回路ブロックのみ動作状態とし、非アクティブ状態の回路ブロックが待機状態（停止状態）となるように制御することができる。これによって、動作（演算）に必要な回路ブロックのみが動作し、他のブロックは動作しないため、そのときのリーク電流に関わる待機電流を削減することができ、無駄な電力を消費せずに低消費電力な半導体集積回路を実現することができる。
【０１９０】
本発明において、トランジスタをＳＯＩ構造とすることにより、ＳＯＩ構造の特性である低しきい値、低接合容量により低消費電力を実現することができる。
【図面の簡単な説明】
【図１】（ａ）は本発明の実施形態１のパストランジスタ論理ネットワークを構成する第１セルのセルパターン例を示すレイアウト図であり、（ｂ）は本発明の実施形態１の直列接続ＰＭＯＳトランジスタおよび直列接続ＮＭＯＳトランジスタからなる第２セルのセルパターン例を示すレイアウト図である。
【図２】（ａ）は本発明の実施形態１の第１セルの回路構成を示す回路図であり、（ｂ）は本発明の実施形態１の第２セルの回路図である。
【図３】本発明の半導体集積回路の製造に用いられるコンピュータシステムの構成を示すブロック図である。
【図４】本発明の実施形態１の半導体集積回路の構成例を示す回路図である。
【図５】（ａ）は本発明の実施形態１のインバータバッファ回路のセルパターンおよび配線パターンを示すレイアウト図であり、（ｂ）はその回路構成を示す回路図である。
【図６】本発明の実施形態１のパストランジスタ論理ネットワーク部のセルパターンおよび配線パターンを示すレイアウト図である。
【図７】（ａ）は本発明の実施形態１のフリップフロップ回路のセルパターンおよび配線パターンを示すレイアウト図であり、（ｂ）はその回路構成を示す回路図であり、（ｃ）はその動作タイミングを示すタイミングチャートである。
【図８】（ａ）は本発明の実施形態２のパストランジスタ論理ネットワークを構成する第１セルのセルパターン例を示すレイアウト図であり、（ｂ）はその回路構成を示す回路図である。
【図９】（ａ）は本発明の実施形態２のセレクタ論理回路のセルパターンおよび配線パターンを示すレイアウト図であり、（ｂ）はその回路構成を示す回路図であり、（ｃ）はその入力信号ＳＥＬ，ＳＥＬＢと出力信号Ｙとの関係を示す表である。
【図１０】（ａ）は本発明の実施形態３のインバータ回路のセルパターンおよび配線パターンを示すレイアウト図であり、（ｂ）はその回路構成を示す回路図である。
【図１１】（ａ）は単一トランジスタの回路図であり、（ｂ）は直列接続トランジスタの回路図であり、（ｃ）は単一トランジスタの特性を示すグラフであり、（ｄ）は直列接続トランジスタの特性を示すグラフである。
【図１２】ゲート制御信号電位を、高電位側はＶｄｄより高く、低電位側Ｖｓｓより低く設定した場合のトランジスタ特性を示すグラフである。
【図１３】（ａ）は本発明の実施形態４のインバータ回路のセルパターンおよび配線パターンを示すレイアウト図であり、（ｂ）はその回路構成を示す回路図である。
【図１４】（ａ）は本発明の実施形態５のインバータ回路のセルパターンおよび配線パターンを示すレイアウト図であり、（ｂ）はその回路構成を示す回路図である。
【図１５】（ａ）は本発明の実施形態６のインバータ回路のセルパターンおよび配線パターンを示すレイアウト図であり、（ｂ）はその回路構成を示す回路図である。
【図１６】本発明の実施形態７のデータラッチ回路のセルパターンおよび配線パターンを示すレイアウト図である。
【図１７】本発明の実施形態７のデータラッチ回路の回路構成を示す回路図である。
【図１８】本発明の実施形態８のデータラッチ回路のセルパターンおよび配線パターンを示すレイアウト図である。
【図１９】本発明の実施形態８のデータラッチ回路の回路構成を示す回路図である。
【図２０】本発明の実施形態９の半導体集積回路の構成を示すブロック図である。
【図２１】（ａ）は本発明の実施形態１０のインバータ回路のセルパターンおよび配線パターンを示すレイアウト図であり、（ｂ）はその回路構成を示す回路図である。
【図２２】本発明の実施形態１１のＳＯＩ構造トランジスタの構成を示す断面図である。
【図２３】本発明の実施形態１２のセル列のパターンを示すレイアウト図である。
【図２４】（ａ）は特許文献１に開示されているセルＰＣ１の形状を示す斜視図であり、（ｂ）はその回路図であり、（ｃ）はそのレイアウト図である。
【図２５】特許文献１に開示されているセルＰＣ１の信号印加例を示す斜視図である。
【図２６】特許文献２に開示されているランダムロジック回路の構成を示すブロック図である。
【図２７】特許文献２に開示されているフリップフロップ回路の回路図である。
【符号の説明】
Ｍ０１〜Ｍ０４ ＮＭＯＳトランジスタ
Ｍ０５ 直列接続ＰＭＯＳトランジスタ
Ｍ０５ａ、Ｍ０５ｂ ＰＭＯＳトランジスタ
Ｍ０６ 直列接続ＮＭＯＳトランジスタ
Ｍ０６ａ、Ｍ０６ｂ ＮＭＯＳトランジスタ
Ｓ１ 第１セル
Ｓ２ 第２セル
Ｔ１〜Ｔ２０ 端子
Ｎ１〜Ｎ７ ノード
ＭＰ１、ＭＰ２ ＰＭＯＳトランジスタ
ＭＮ１、ＭＮ２ ＮＭＯＳトランジスタ
ＴＰ１〜ＴＰ６ ＰＭＯＳトランジスタの端子
ＴＮ１〜ＴＮ６ ＮＭＯＳトランジスタの端子
Ｔ２１〜Ｔ２６ 入力端子
Ｔ２７〜Ｔ３０ 出力端子
１、５、６、９、１０、１１ａ〜１１ｃ、１２ａ〜１２ｃ、１６ インバータ回路
１ａ〜１ｅ、１３ａ〜１３ｆ インバータバッファ回路
２ パストランジスタ論理ネットワーク部
２ａ〜２ｄ ＮＭＯＳトランジスタ
３ フリップフロップ回路
４ セレクタ論理回路
４ａ、４ｂ トランスファーゲート
７ ＰＭＯＳトランジスタのしきい値を高くするためのマスク領域
８ ＮＭＯＳトランジスタのしきい値を高くするためのマスク領域
１１、１２ データラッチ回路
１２ｄ トランスファーゲート
１４ａ、１４ｂ パストランジスタ論理回路ブロック
１５ａ〜１５ｄ データ保持回路
１７ 基板
１８ 埋め込み酸化膜
１９ 酸化膜
２０ ソース領域
２１ ボディ領域
２２ ドレイン領域
２３ ゲート酸化膜
２４ ゲート電極
２５ 半導体チップ
２６〜３０ セル列
４０ コンピュータシステム
４１ ＲＯＭ
４２ ＣＰＵ
４３ ＲＡＭ
４４ 操作部
４５ 表示部
Claims (19)
- パストランジスタ論理ネットワークを構成する複数のトランジスタからなる第１セルと、直列接続された二つのＰＭＯＳトランジスタおよび直列接続された二つのＮＭＯＳトランジスタからなる第２セルとがスタンダードセル方式またはゲートアレイ方式により組み合わされて各セル内および各セル間で所定の配線が為されて構成された半導体集積回路。
- 前記第１セルが論理演算回路として構成され、
前記第２セルが、該論理演算回路を駆動するドライバ回路および該論理演算回路から出力されたデータを保持するデータ保持回路の少なくとも何れかの回路として構成された請求項１記載の半導体集積回路。 - 前記第１セルは、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの何れかによって構成されている請求項１または２記載の半導体集積回路。
- 前記第１セルは、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの両タイプによって構成されている請求項１または２記載の半導体集積回路。
- 前記第１セルは、所定値より高しきい値のトランジスタによって構成されている請求項１〜４の何れかに記載の半導体集積回路。
- 前記第２セルとして、前記直列接続されたＰＭＯＳトランジスタのソース側を第１電源電圧Ｖｄｄに接続し、前記直列接続されたＮＭＯＳトランジスタのソース側を第２電源電圧Ｖｓｓに接続し、該ソース側のＰＭＯＳトランジスタのゲートと該ソース側のＮＭＯＳトランジスタのゲートとが入力端子に接続され、ドレイン側のＰＭＯＳトランジスタのゲートとドレイン側のＮＭＯＳトランジスタのゲートとがそれぞれ各ゲート制御信号入力端子にそれぞれ接続され、該ドレイン側のＰＭＯＳトランジスタのドレインと該ドレイン側のＮＭＯＳトランジスタのドレインとが出力端子に接続されることによりインバータ回路が構成されている請求項１または２記載の半導体集積回路。
- 前記第２セルとして、前記直列接続されたＰＭＯＳトランジスタのソース側を第１電源電圧Ｖｄｄに接続し、前記直列接続されたＮＭＯＳトランジスタのソース側を第２電源電圧Ｖｓｓに接続し、ドレイン側のＰＭＯＳトランジスタのゲートとドレイン側のＮＭＯＳトランジスタのゲートが入力端子に接続され、該ソース側のＰＭＯＳトランジスタのゲートと該ソース側のＮＭＯＳトランジスタのゲートとがそれぞれ各ゲート制御信号入力端子にそれぞれ接続され、該ドレイン側のＰＭＯＳトランジスタのドレインと該ドレイン側のＮＭＯＳトランジスタのドレインとが出力端子に接続されることによりインバータ回路が構成されている請求項１または２記載の半導体集積回路。
- 前記各ゲート制御信号入力端子にそれぞれ入力される各ゲート制御信号の電位のうち、高電位側の電位が前記第１電源電圧Ｖｄｄよりも高く設定され、低電位側の電位が前記第２電源電圧Ｖｓｓよりも低く設定されている請求項６または７記載の半導体集積回路。
- 前記第２セルにおいて、前記直列接続されたトランジスタのうち一方が他方よりも高しきい値トランジスタで構成されている請求項６または７記載の半導体集積回路。
- 前記第２セルにおいて、前記直列接続されたトランジスタのうち少なくとも何れか一方のトランジスタにボディ電位端子が設けられ、該ボディ電位端子を介してボディ電位を制御可能に構成した請求項６または７記載の半導体集積回路。
- 前記第２セルにおいて、前記直列接続された各トランジスタのうち少なくとも何れか一方のトランジスタのゲート電極にボディ電極が接続されている請求項６または７記載の半導体集積回路。
- 前記第２セルを用いたインバータ回路は、前記ゲート制御信号入力端子にゲート制御信号としてクロック信号を入力してクロックドゲート回路とする請求項６〜１１の何れかに記載の半導体集積回路。
- 前記第２セルを用いたインバータ回路は、前記ゲート制御信号入力端子にゲート制御信号として待機状態制御信号を入力して、待機時に動作を停止させる機能を有する請求項６〜１１の何れかに記載の半導体集積回路。
- 前記第２セルを用いた複数の回路が組み合せられてデータ保持回路を構成している請求項１２または１３記載の半導体集積回路。
- 前記第２セルを用いた回路は、アクティブ状態の回路ブロックのみ動作状態となり、非アクティブ状態の回路ブロックが待機状態となるように制御されている請求項８〜１４の何れかに記載の半導体集積回路。
- 前記ゲート制御信号入力端子に入力されるゲート制御信号を駆動するドライバ回路は、該第２セルにおいて、直列接続されたＰＭＯＳトランジスタおよび直列接続されたＮＭＯＳトランジスタの各々のゲートが接続されて構成されている請求項８記載の半導体集積回路。
- 前記第１セルおよび第２セルは、ＳＯＩ（Ｓｉｌｉｃｏｎｏｎ Ｉｎｓｕｌａｔｏｒ）構造のトランジスタによって構成されている請求項１〜１６の何れかに記載の半導体集積回路。
- コンピュータ内の情報処理装置が、記憶部内のスタンダードセル方式論理回路合成制御用プログラムに基づいて、パストランジスタ論理ネットワークを構成する複数のトランジスタからなる第１セルと、直列接続された二つのＰＭＯＳトランジスタおよび直列接続された二つのＮＭＯＳトランジスタからなる第２セルとがスタンダードセルとして登録されたライブラリを用いて、該スタンダードセルの配置、セル内およびセル間の配線パターンおよび配線チャネル幅を決定することにより自動合成して得られた半導体集積回路を製造する半導体集積回路の製造方法。
- コンピュータ内の情報処理装置が、記憶部内のゲートアレイ方式論理回路合成制御用プログラムに基づいて、パストランジスタ論理ネットワークを構成する複数のトランジスタからなる第１セルと、直列接続された二つのＰＭＯＳトランジスタおよび直列接続された二つのＮＭＯＳトランジスタからなる第２セルとを基本セルとして含む複数の基本セル列が配置された基板を用いて、該基本セル内の配線パターンおよび該基本セル間の配線パターンを決定することにより自動合成して得られた半導体集積回路を製造する半導体集積回路の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002341507A JP4412893B2 (ja) | 2002-11-25 | 2002-11-25 | 半導体集積回路およびその製造方法 |
| US10/720,764 US20040140483A1 (en) | 2002-11-25 | 2003-11-25 | Semiconductor integrated circuit and fabrication method for same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002341507A JP4412893B2 (ja) | 2002-11-25 | 2002-11-25 | 半導体集積回路およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004179268A true JP2004179268A (ja) | 2004-06-24 |
| JP4412893B2 JP4412893B2 (ja) | 2010-02-10 |
Family
ID=32703848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002341507A Expired - Fee Related JP4412893B2 (ja) | 2002-11-25 | 2002-11-25 | 半導体集積回路およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20040140483A1 (ja) |
| JP (1) | JP4412893B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006128499A (ja) * | 2004-10-29 | 2006-05-18 | Fujitsu Ltd | 半導体装置 |
| JP2010183087A (ja) * | 2010-02-22 | 2010-08-19 | Mitsubishi Heavy Ind Ltd | 半導体回路 |
| JP2013085272A (ja) * | 2012-12-10 | 2013-05-09 | Mitsubishi Heavy Ind Ltd | 半導体回路 |
| CN112218513A (zh) * | 2020-10-13 | 2021-01-12 | Oppo广东移动通信有限公司 | 一种芯片、天线模组以及终端 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2868205B1 (fr) * | 2004-03-29 | 2006-05-26 | Soisic Sa | Procede de reduction du bruit de phase d'un circuit soi de type maitre-esclave |
| US20090072313A1 (en) * | 2007-09-19 | 2009-03-19 | International Business Machines Corporation | Hardened transistors in soi devices |
| US7888959B2 (en) * | 2007-09-19 | 2011-02-15 | International Business Machines Corporation | Apparatus and method for hardening latches in SOI CMOS devices |
| US20090167394A1 (en) * | 2007-12-31 | 2009-07-02 | Texas Instruments Incorporated | Integrated circuits having devices in adjacent standard cells coupled by the gate electrode layer |
| US8890256B2 (en) * | 2009-03-20 | 2014-11-18 | International Business Machines Corporation | Structure for heavy ion tolerant device, method of manufacturing the same and structure thereof |
| US8222090B2 (en) * | 2009-08-04 | 2012-07-17 | Fairchild Semiconductor Corporation | Modular die and mask for semiconductor processing |
| US9496268B2 (en) | 2009-12-02 | 2016-11-15 | Altera Corporation | Integrated circuits with asymmetric and stacked transistors |
| US8482963B1 (en) * | 2009-12-02 | 2013-07-09 | Altera Corporation | Integrated circuits with asymmetric and stacked transistors |
| US8638594B1 (en) | 2009-12-02 | 2014-01-28 | Altera Corporation | Integrated circuits with asymmetric transistors |
| JP6001893B2 (ja) * | 2012-03-23 | 2016-10-05 | ローム株式会社 | セルベースｉｃ、セルベースｉｃのレイアウトシステムおよびレイアウト方法 |
| US9053773B2 (en) | 2012-12-26 | 2015-06-09 | Qualcomm Incorporated | Method and apparatus for clock power saving in multiport latch arrays |
| US20150109025A1 (en) * | 2013-10-18 | 2015-04-23 | Qualcomm Incorporated | Area saving in latch arrays |
| US9293450B2 (en) * | 2014-07-22 | 2016-03-22 | Freescale Semiconductor, Inc. | Synthesis of complex cells |
| US9811625B2 (en) * | 2015-04-28 | 2017-11-07 | Arm Limited | Computer-implemented method and computer program for generating a layout of a circuit block of an integrated circuit |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2684365B2 (ja) * | 1987-04-24 | 1997-12-03 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH0778068A (ja) * | 1993-06-30 | 1995-03-20 | Mitsubishi Denki Eng Kk | 半導体集積回路 |
| JP3110422B2 (ja) * | 1998-06-18 | 2000-11-20 | エイ・アイ・エル株式会社 | 論理ゲートセル |
| JP2000332598A (ja) * | 1999-05-17 | 2000-11-30 | Mitsubishi Electric Corp | ランダムロジック回路 |
| US6898613B1 (en) * | 1999-08-26 | 2005-05-24 | Stmicroelectronics, Inc. | Arithmetic circuits for use with the residue number system |
| JP3696501B2 (ja) * | 2000-12-08 | 2005-09-21 | シャープ株式会社 | 半導体集積回路 |
| US6735113B2 (en) * | 2002-10-15 | 2004-05-11 | T-Ram, Inc. | Circuit and method for implementing a write operation with TCCT-based memory cells |
| US6794916B1 (en) * | 2003-05-30 | 2004-09-21 | International Business Machines Corporation | Double edge-triggered flip-flops |
-
2002
- 2002-11-25 JP JP2002341507A patent/JP4412893B2/ja not_active Expired - Fee Related
-
2003
- 2003-11-25 US US10/720,764 patent/US20040140483A1/en not_active Abandoned
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006128499A (ja) * | 2004-10-29 | 2006-05-18 | Fujitsu Ltd | 半導体装置 |
| JP2010183087A (ja) * | 2010-02-22 | 2010-08-19 | Mitsubishi Heavy Ind Ltd | 半導体回路 |
| JP2013085272A (ja) * | 2012-12-10 | 2013-05-09 | Mitsubishi Heavy Ind Ltd | 半導体回路 |
| CN112218513A (zh) * | 2020-10-13 | 2021-01-12 | Oppo广东移动通信有限公司 | 一种芯片、天线模组以及终端 |
| CN112218513B (zh) * | 2020-10-13 | 2023-08-22 | Oppo广东移动通信有限公司 | 一种芯片、天线模组以及终端 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4412893B2 (ja) | 2010-02-10 |
| US20040140483A1 (en) | 2004-07-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4637512B2 (ja) | 半導体集積回路装置 | |
| JP4412893B2 (ja) | 半導体集積回路およびその製造方法 | |
| KR100592864B1 (ko) | 반도체 집적 회로 장치 | |
| US6208170B1 (en) | Semiconductor integrated circuit having a sleep mode with low power and small area | |
| US20020186581A1 (en) | Semiconductor memory device with memory cells operated by boosted voltage | |
| JPH10261946A (ja) | 半導体集積回路 | |
| JP2004186666A (ja) | 半導体集積回路装置 | |
| US20090179667A1 (en) | Reconfigurable logic circuit | |
| JP2011054980A (ja) | 半導体集積回路装置 | |
| JP2006253589A (ja) | 半導体集積回路 | |
| JP2004079694A (ja) | スタンダードセル | |
| JP3216925B2 (ja) | 半導体集積回路 | |
| JP2001244804A (ja) | レベルコンバータ回路 | |
| US20070109703A1 (en) | Semiconductor integrated circuit apparatus, electronic apparatus and method of manufacturing semiconductor integrated circuit apparatus | |
| JP4562456B2 (ja) | 半導体集積回路 | |
| JP3551926B2 (ja) | バッファ回路 | |
| JP3567160B2 (ja) | 半導体集積回路 | |
| JPH06326593A (ja) | 半導体集積回路装置 | |
| JP2000082951A (ja) | 半導体集積回路 | |
| JPH1197984A (ja) | ラッチ回路 | |
| JP2005109179A (ja) | 高速低消費電力論理装置 | |
| JP3195146B2 (ja) | 半導体集積回路 | |
| JP2011155351A (ja) | 半導体装置 | |
| KR100914553B1 (ko) | 반도체 집적회로 | |
| JPH11214983A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050615 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080508 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090331 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090529 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090805 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090914 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091117 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091117 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121127 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121127 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131127 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |