JP3195146B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3195146B2 JP3195146B2 JP31174193A JP31174193A JP3195146B2 JP 3195146 B2 JP3195146 B2 JP 3195146B2 JP 31174193 A JP31174193 A JP 31174193A JP 31174193 A JP31174193 A JP 31174193A JP 3195146 B2 JP3195146 B2 JP 3195146B2
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- circuit
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に係わ
り、特にＣＭＯＳ回路を用いた半導体集積回路に関す
る。
り、特にＣＭＯＳ回路を用いた半導体集積回路に関す
る。
【０００２】
【従来の技術】近年、各種汎用ＬＳＩの高集積化，バッ
テリ駆動のために、低消費電力化と共に電源Ｖccの低電
圧化が進められている。各世代毎に動作の内部電源Ｖcc
は低下する方向にある。具体的には１Ｇ，４Ｇビットの
ＤＲＡＭでは、Ｖccが１．５〜１．０Ｖにまで低下す
る。また、電池駆動（バッテリ駆動）用ＬＳＩにおいて
も、Ｖccとして１．５Ｖ〜０．８Ｖ動作が要望されてい
る。
テリ駆動のために、低消費電力化と共に電源Ｖccの低電
圧化が進められている。各世代毎に動作の内部電源Ｖcc
は低下する方向にある。具体的には１Ｇ，４Ｇビットの
ＤＲＡＭでは、Ｖccが１．５〜１．０Ｖにまで低下す
る。また、電池駆動（バッテリ駆動）用ＬＳＩにおいて
も、Ｖccとして１．５Ｖ〜０．８Ｖ動作が要望されてい
る。
【０００３】しかしながら、ＬＳＩにおいてはＭＯＳト
ランジスタのしきい値電圧Ｖt が存在し、Ｖt 付近にＶ
ccが近づくと急激に動作スピード（ゲート遅延時間）が
低下してしまう問題がある。これを防止するために、し
きい値電圧Ｖt を小さくしてしまうと、スタンドバイ電
流が急激に増加する問題を招く。
ランジスタのしきい値電圧Ｖt が存在し、Ｖt 付近にＶ
ccが近づくと急激に動作スピード（ゲート遅延時間）が
低下してしまう問題がある。これを防止するために、し
きい値電圧Ｖt を小さくしてしまうと、スタンドバイ電
流が急激に増加する問題を招く。
【０００４】図１２に従来例として、メモリ内にある一
部の回路を示す。これは３段のインバータの例であり、
（ａ）は等価回路、（ｂ）は具体的回路構成を示してい
る。スタンドバイ時には、ノードＮ1 とＮ3 が“Ｌ”レ
ベルとなり、ノードＮ2 とＮ4 が“Ｈ”レベルとなる。
このとき、前２段のインバータを見ると、トランジスタ
Ｑ1 とＱ4 を通してリーク電流Ｉleakが流れる。同様に
メモリ全体にこの状態が存在し、トランジスタのしきい
値を下げるとリーク電流が大幅に増加する。
部の回路を示す。これは３段のインバータの例であり、
（ａ）は等価回路、（ｂ）は具体的回路構成を示してい
る。スタンドバイ時には、ノードＮ1 とＮ3 が“Ｌ”レ
ベルとなり、ノードＮ2 とＮ4 が“Ｈ”レベルとなる。
このとき、前２段のインバータを見ると、トランジスタ
Ｑ1 とＱ4 を通してリーク電流Ｉleakが流れる。同様に
メモリ全体にこの状態が存在し、トランジスタのしきい
値を下げるとリーク電流が大幅に増加する。
【０００５】これに対して本発明者らは、スタンドバイ
時リークが発生するＯＦＦしているトランジスタのしき
い値をＯＮしているものより高くするか、ＯＦＦしてい
るトランジスタの電源電位をＶccは下げ、Ｖssは上げる
ことにより、スタンドバイ時のリーク電流を減らしアク
ティブ時は高速動作させる方式を提案した（特願平５−
３０１１号）。これは、メモリＬＳＩはスタンドバイ時
にほとんどの内部回路ノード電位が“Ｈ”，“Ｌ”，
“１／２Ｖcc”等に決まっており、スタンドバイ時にト
ランジスタのＯＮ，ＯＦＦが決まっていることを利用し
たものである。
時リークが発生するＯＦＦしているトランジスタのしき
い値をＯＮしているものより高くするか、ＯＦＦしてい
るトランジスタの電源電位をＶccは下げ、Ｖssは上げる
ことにより、スタンドバイ時のリーク電流を減らしアク
ティブ時は高速動作させる方式を提案した（特願平５−
３０１１号）。これは、メモリＬＳＩはスタンドバイ時
にほとんどの内部回路ノード電位が“Ｈ”，“Ｌ”，
“１／２Ｖcc”等に決まっており、スタンドバイ時にト
ランジスタのＯＮ，ＯＦＦが決まっていることを利用し
たものである。
【０００６】しかしながら、この方式においても、スタ
ンドバイ時に内部ノードの値、即ち“Ｈ”，“Ｌ”が決
まっていないメモリ以外の汎用ＬＳＩに適用することは
困難であった。
ンドバイ時に内部ノードの値、即ち“Ｈ”，“Ｌ”が決
まっていないメモリ以外の汎用ＬＳＩに適用することは
困難であった。
【０００７】
【発明が解決しようとする課題】このように従来の半導
体集積回路においては、ＬＳＩの内部電源Ｖccを低電圧
化した場合、Ｖccがトランジスタのしきい値Ｖt に近付
いて動作速度が遅くなる問題があり、またしきい値Ｖt
を下げるとスタンドバイ電流が増大するという問題があ
った。
体集積回路においては、ＬＳＩの内部電源Ｖccを低電圧
化した場合、Ｖccがトランジスタのしきい値Ｖt に近付
いて動作速度が遅くなる問題があり、またしきい値Ｖt
を下げるとスタンドバイ電流が増大するという問題があ
った。
【０００８】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、ＬＳＩ内部のノードの
“Ｈ”，“Ｌ”の値に拘りなく、内部電源を低電圧化し
た場合にも高速動作を保ち、且つスタンドバイ電流を低
く抑えることのできる半導体集積回路を提供することに
ある。
ので、その目的とするところは、ＬＳＩ内部のノードの
“Ｈ”，“Ｌ”の値に拘りなく、内部電源を低電圧化し
た場合にも高速動作を保ち、且つスタンドバイ電流を低
く抑えることのできる半導体集積回路を提供することに
ある。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。即ち、本
発明（請求項１）は、ｐＭＯＳトランジスタの１個以上
の組み合わせとｎＭＯＳトランジスタの１個以上の組み
合わせとを直列接続し、この接続ノードを出力とする第
１及び第２のＣＭＯＳ回路を組とし、このＣＭＯＳ回路
組をｎ段（ｎ≧２）配置して論理回路を構成した半導体
集積回路であって、第ｉ段目（ｉ＜ｎ）の第１のＣＭＯ
Ｓ回路の出力は次段の第１及び第２のＣＭＯＳ回路の各
ｐＭＯＳトランジスタのゲートに入力され、第ｉ段目の
第２のＣＭＯＳ回路の出力は次段の第１及び第２のＣＭ
ＯＳ回路の各ｎＭＯＳトランジスタのゲートに入力され
ることを特徴とする。
に本発明は、次のような構成を採用している。即ち、本
発明（請求項１）は、ｐＭＯＳトランジスタの１個以上
の組み合わせとｎＭＯＳトランジスタの１個以上の組み
合わせとを直列接続し、この接続ノードを出力とする第
１及び第２のＣＭＯＳ回路を組とし、このＣＭＯＳ回路
組をｎ段（ｎ≧２）配置して論理回路を構成した半導体
集積回路であって、第ｉ段目（ｉ＜ｎ）の第１のＣＭＯ
Ｓ回路の出力は次段の第１及び第２のＣＭＯＳ回路の各
ｐＭＯＳトランジスタのゲートに入力され、第ｉ段目の
第２のＣＭＯＳ回路の出力は次段の第１及び第２のＣＭ
ＯＳ回路の各ｎＭＯＳトランジスタのゲートに入力され
ることを特徴とする。
【００１０】また、本発明（請求項２）は、ｐＭＯＳト
ランジスタの１個以上の組み合わせとｎＭＯＳトランジ
スタの１個以上の組み合わせとを直列接続し、この接続
ノードを出力とし、ｐＭＯＳトランジスタの１個以上の
組み合わせの一端を第１のＶccとし、ｎＭＯＳトランジ
スタの１個以上の組み合わせの一端を第１のＶssとする
第１のＣＭＯＳ回路と、第１のＣＭＯＳ回路と同様の等
価回路を持ち、ｐＭＯＳトランジスタの１個以上の組み
合わせの一端を第２のＶccとし、ｎＭＯＳトランジスタ
の１個以上の組み合わせの一端を第２のＶssとする第２
のＣＭＯＳ回路とを組とし、このＣＭＯＳ回路組をｎ段
（ｎ≧２）配置して論理回路を構成した半導体集積回路
であって、第ｉ段目（ｉ＜ｎ）の第１のＣＭＯＳ回路の
出力は次段の第１及び第２のＣＭＯＳ回路の各ｐＭＯＳ
トランジスタのゲートに入力され、第ｉ段目の第２のＣ
ＭＯＳ回路の出力は次段の第１及び第２のＣＭＯＳ回路
の各ｎＭＯＳトランジスタのゲートに入力され、スタン
ドバイ時には、第１のＶssの電位が第２のＶssの電位よ
りも上げられ、第２のＶccの電位が第１のＶccの電位よ
りも下げられることを特徴とする。
ランジスタの１個以上の組み合わせとｎＭＯＳトランジ
スタの１個以上の組み合わせとを直列接続し、この接続
ノードを出力とし、ｐＭＯＳトランジスタの１個以上の
組み合わせの一端を第１のＶccとし、ｎＭＯＳトランジ
スタの１個以上の組み合わせの一端を第１のＶssとする
第１のＣＭＯＳ回路と、第１のＣＭＯＳ回路と同様の等
価回路を持ち、ｐＭＯＳトランジスタの１個以上の組み
合わせの一端を第２のＶccとし、ｎＭＯＳトランジスタ
の１個以上の組み合わせの一端を第２のＶssとする第２
のＣＭＯＳ回路とを組とし、このＣＭＯＳ回路組をｎ段
（ｎ≧２）配置して論理回路を構成した半導体集積回路
であって、第ｉ段目（ｉ＜ｎ）の第１のＣＭＯＳ回路の
出力は次段の第１及び第２のＣＭＯＳ回路の各ｐＭＯＳ
トランジスタのゲートに入力され、第ｉ段目の第２のＣ
ＭＯＳ回路の出力は次段の第１及び第２のＣＭＯＳ回路
の各ｎＭＯＳトランジスタのゲートに入力され、スタン
ドバイ時には、第１のＶssの電位が第２のＶssの電位よ
りも上げられ、第２のＶccの電位が第１のＶccの電位よ
りも下げられることを特徴とする。
【００１１】また、本発明（請求項３）は、ｐＭＯＳト
ランジスタの１個以上の組み合わせとｎＭＯＳトランジ
スタの１個以上の組み合わせとを直列接続し、この接続
ノードを出力とし、ｐＭＯＳトランジスタの１個以上の
組み合わせの一端を第１のＶccとし、ｎＭＯＳトランジ
スタの１個以上の組み合わせの一端を第１のＶssとする
第１のＣＭＯＳ回路と、第１のＣＭＯＳ回路と同様の等
価回路を持ち、ｐＭＯＳトランジスタの１個以上の組み
合わせの一端を第２のＶccとし、ｎＭＯＳトランジスタ
の１個以上の組み合わせの一端を第２のＶssとする第２
のＣＭＯＳ回路とを組とし、このＣＭＯＳ回路組をｎ段
（ｎ≧２）配置して論理回路を構成した半導体集積回路
であって、第ｉ段目（ｉ＜ｎ）の第１のＣＭＯＳ回路の
出力は次段の第１及び第２のＣＭＯＳ回路の各ｐＭＯＳ
トランジスタのゲートに入力され、第ｉ段目の第２のＣ
ＭＯＳ回路の出力は次段の第１及び第２のＣＭＯＳ回路
の各ｎＭＯＳトランジスタのゲートに入力され、かつ第
１のＶssと第２のＶccが接続されていることを特徴とす
る。
ランジスタの１個以上の組み合わせとｎＭＯＳトランジ
スタの１個以上の組み合わせとを直列接続し、この接続
ノードを出力とし、ｐＭＯＳトランジスタの１個以上の
組み合わせの一端を第１のＶccとし、ｎＭＯＳトランジ
スタの１個以上の組み合わせの一端を第１のＶssとする
第１のＣＭＯＳ回路と、第１のＣＭＯＳ回路と同様の等
価回路を持ち、ｐＭＯＳトランジスタの１個以上の組み
合わせの一端を第２のＶccとし、ｎＭＯＳトランジスタ
の１個以上の組み合わせの一端を第２のＶssとする第２
のＣＭＯＳ回路とを組とし、このＣＭＯＳ回路組をｎ段
（ｎ≧２）配置して論理回路を構成した半導体集積回路
であって、第ｉ段目（ｉ＜ｎ）の第１のＣＭＯＳ回路の
出力は次段の第１及び第２のＣＭＯＳ回路の各ｐＭＯＳ
トランジスタのゲートに入力され、第ｉ段目の第２のＣ
ＭＯＳ回路の出力は次段の第１及び第２のＣＭＯＳ回路
の各ｎＭＯＳトランジスタのゲートに入力され、かつ第
１のＶssと第２のＶccが接続されていることを特徴とす
る。
【００１２】ここで、本発明の望ましい実施態様として
は、次のものが上げられる。 (1) 出力の立上りでは第２のＣＭＯＳ回路の方が第１の
ＣＭＯＳ回路より速く動作し、出力の立下がりでは第１
のＣＭＯＳ回路の方が第２のＣＭＯＳ回路より速く動作
すること。 (2) 第１及び第２のＣＭＯＳ回路の組の第１段目におい
ては、第１のＣＭＯＳ回路における各トランジスタのゲ
ート入力と第２のＣＭＯＳ回路における各トランジスタ
のゲート入力とは共通であること。 (3) 第１及び第２のＣＭＯＳ回路の組の第ｎ段目の次
に、ｐＭＯＳトランジスタとｎＭＯＳトランジスタを直
列接続した第３のＣＭＯＳ回路が設けられ、第ｎ段目の
第１のＣＭＯＳ回路の出力は第３のＣＭＯＳ回路のｐＭ
ＯＳトランジスタのゲートに入力され、第ｎ段目の第２
のＣＭＯＳ回路の出力は第３のＣＭＯＳ回路のｎＭＯＳ
トランジスタのゲートに入力されること。 (4) 第１のＣＭＯＳ回路におけるｐＭＯＳトランジスタ
の等価駆動能力がｎＭＯＳトランジスタの等価駆動能力
より低く、第２のＣＭＯＳ回路におけるｐＭＯＳトラン
ジスタの等価駆動能力がｎＭＯＳトランジスタの等価駆
動能力より高いこと。 (5) 第１のＣＭＯＳ回路の全トランジスタのチャネル幅
が第２のＣＭＯＳ回路の全トランジスタのチャネル幅よ
り大きいこと。 (6) 第１と第２のＣＭＯＳ回路の組を３段以上組合せた
回路を含むこと。 (7) ＣＭＯＳ回路を構成する各トランジスタとして、Ｓ
ＯＩ（silicon on Insulator）構造のトランジスタを用
いること。 (8) 請求項２において、第２のＣＭＯＳ回路のｐＭＯＳ
トランジスタのしきい値電圧は第１のＣＭＯＳ回路のｐ
ＭＯＳトランジスタのそれよりも低く（マイナスの値が
小さい）、第１のＣＭＯＳ回路のｎＭＯＳトランジスタ
のしきい値電圧は第２のＣＭＯＳ回路のｎＭＯＳトラン
ジスタのそれよりも低い（プラスの値が小さい）こと。 (9) 請求項２において、第１のＶssはトランジスタを介
して第２のＶssにつながり、第２のＶccはトランジスタ
を介して第１のＶccにつながること。
は、次のものが上げられる。 (1) 出力の立上りでは第２のＣＭＯＳ回路の方が第１の
ＣＭＯＳ回路より速く動作し、出力の立下がりでは第１
のＣＭＯＳ回路の方が第２のＣＭＯＳ回路より速く動作
すること。 (2) 第１及び第２のＣＭＯＳ回路の組の第１段目におい
ては、第１のＣＭＯＳ回路における各トランジスタのゲ
ート入力と第２のＣＭＯＳ回路における各トランジスタ
のゲート入力とは共通であること。 (3) 第１及び第２のＣＭＯＳ回路の組の第ｎ段目の次
に、ｐＭＯＳトランジスタとｎＭＯＳトランジスタを直
列接続した第３のＣＭＯＳ回路が設けられ、第ｎ段目の
第１のＣＭＯＳ回路の出力は第３のＣＭＯＳ回路のｐＭ
ＯＳトランジスタのゲートに入力され、第ｎ段目の第２
のＣＭＯＳ回路の出力は第３のＣＭＯＳ回路のｎＭＯＳ
トランジスタのゲートに入力されること。 (4) 第１のＣＭＯＳ回路におけるｐＭＯＳトランジスタ
の等価駆動能力がｎＭＯＳトランジスタの等価駆動能力
より低く、第２のＣＭＯＳ回路におけるｐＭＯＳトラン
ジスタの等価駆動能力がｎＭＯＳトランジスタの等価駆
動能力より高いこと。 (5) 第１のＣＭＯＳ回路の全トランジスタのチャネル幅
が第２のＣＭＯＳ回路の全トランジスタのチャネル幅よ
り大きいこと。 (6) 第１と第２のＣＭＯＳ回路の組を３段以上組合せた
回路を含むこと。 (7) ＣＭＯＳ回路を構成する各トランジスタとして、Ｓ
ＯＩ（silicon on Insulator）構造のトランジスタを用
いること。 (8) 請求項２において、第２のＣＭＯＳ回路のｐＭＯＳ
トランジスタのしきい値電圧は第１のＣＭＯＳ回路のｐ
ＭＯＳトランジスタのそれよりも低く（マイナスの値が
小さい）、第１のＣＭＯＳ回路のｎＭＯＳトランジスタ
のしきい値電圧は第２のＣＭＯＳ回路のｎＭＯＳトラン
ジスタのそれよりも低い（プラスの値が小さい）こと。 (9) 請求項２において、第１のＶssはトランジスタを介
して第２のＶssにつながり、第２のＶccはトランジスタ
を介して第１のＶccにつながること。
【００１３】
【作用】本発明（請求項１〜３）によれば、ｐＭＯＳト
ランジスタの入力とｎＭＯＳトランジスタの入力の信号
が分かれているため、入力が“Ｌ”から“Ｈ”レベルに
変移する場合、ｎＭＯＳトランジスタはＯＦＦからＯＮ
に変移するため、ＯＦＦ時からゲート電位がおよそしき
い値電圧に上がるまでゲートチャネル下の空乏層が拡が
り、反転領域に達するまでゲート容量は小さい。これに
対してｐＭＯＳトランジスタはＯＮからＯＦＦに変移す
るまで、入力信号が立ち上がり始めの、即ちゲート反転
している間のゲート容量が大きい。
ランジスタの入力とｎＭＯＳトランジスタの入力の信号
が分かれているため、入力が“Ｌ”から“Ｈ”レベルに
変移する場合、ｎＭＯＳトランジスタはＯＦＦからＯＮ
に変移するため、ＯＦＦ時からゲート電位がおよそしき
い値電圧に上がるまでゲートチャネル下の空乏層が拡が
り、反転領域に達するまでゲート容量は小さい。これに
対してｐＭＯＳトランジスタはＯＮからＯＦＦに変移す
るまで、入力信号が立ち上がり始めの、即ちゲート反転
している間のゲート容量が大きい。
【００１４】結果としてｎＭＯＳトランジスタの入力の
方がｐＭＯＳトランジスタの入力の信号より立ち上がり
は速い。よって、低電圧時、Ｖccがしきい値に近く、し
きい値電圧依存性がスピードに対して大きい低電圧時に
は、ｎＭＯＳトランジスタがｐＭＯＳトランジスタ動作
より前もって動作するため、ｎＭＯＳトランジスタの入
力の０ＶからＶｔ（しきい値電圧）までの無駄な時間を
低減することができ、結果としてスピードが向上する。
方がｐＭＯＳトランジスタの入力の信号より立ち上がり
は速い。よって、低電圧時、Ｖccがしきい値に近く、し
きい値電圧依存性がスピードに対して大きい低電圧時に
は、ｎＭＯＳトランジスタがｐＭＯＳトランジスタ動作
より前もって動作するため、ｎＭＯＳトランジスタの入
力の０ＶからＶｔ（しきい値電圧）までの無駄な時間を
低減することができ、結果としてスピードが向上する。
【００１５】また、入力がＶcc−Ｖt からＶccに達する
までは、ｎＭＯＳトランジスタは反転機能でゲート容量
は大きく、ｐＭＯＳトランジスタは空乏状態になり、ｐ
ＭＯＳトランジスタの方が立ち上がりは早くなり、慣通
電流を抑える方向に働き、それぞれのゲート電圧はＶcc
にはほとんど同時に達するようになる。
までは、ｎＭＯＳトランジスタは反転機能でゲート容量
は大きく、ｐＭＯＳトランジスタは空乏状態になり、ｐ
ＭＯＳトランジスタの方が立ち上がりは早くなり、慣通
電流を抑える方向に働き、それぞれのゲート電圧はＶcc
にはほとんど同時に達するようになる。
【００１６】逆に、入力が“Ｈ”から“Ｌ”レベルに下
がる場合、ＶccからＶcc−Ｖt まではｐＭＯＳ容量小，
ｎＭＯＳ容量大となり、Ｖt からＶssまではｎＭＯＳ容
量小，ｐＭＯＳ容量大となるために、入力が下がる時は
ｐＭＯＳトランジスタの方の入力は始め早く、ｎＭＯＳ
トランジスタの入力より下がり、Ｖssに近づくと下がる
スピードは逆になる。
がる場合、ＶccからＶcc−Ｖt まではｐＭＯＳ容量小，
ｎＭＯＳ容量大となり、Ｖt からＶssまではｎＭＯＳ容
量小，ｐＭＯＳ容量大となるために、入力が下がる時は
ｐＭＯＳトランジスタの方の入力は始め早く、ｎＭＯＳ
トランジスタの入力より下がり、Ｖssに近づくと下がる
スピードは逆になる。
【００１７】よってｐＭＯＳがＯＦＦからＯＮし始める
時間は減り、結果としてスピードは向上する。また、第
１のＣＭＯＳ回路におけるｐＭＯＳトランジスタの等価
駆動能力がｎＭＯＳトランジスタの等価駆動能力より低
く、第２のＣＭＯＳ回路におけるｐＭＯＳトランジスタ
の等価駆動能力がｎＭＯＳトランジスタの等価駆動能力
より高くなるように設定することにより、容量の差以上
にＯＦＦからＯＮする側のスピードは、ＯＦＦからＯＮ
する側のｎＭＯＳ又はｐＭＯＳより早くなり、スピード
はさらに改善する。さらに、空乏時と反転時の容量差が
大きいほど効果があるため、ＳＯＩ構造のトランジスタ
を用いることが有効である。
時間は減り、結果としてスピードは向上する。また、第
１のＣＭＯＳ回路におけるｐＭＯＳトランジスタの等価
駆動能力がｎＭＯＳトランジスタの等価駆動能力より低
く、第２のＣＭＯＳ回路におけるｐＭＯＳトランジスタ
の等価駆動能力がｎＭＯＳトランジスタの等価駆動能力
より高くなるように設定することにより、容量の差以上
にＯＦＦからＯＮする側のスピードは、ＯＦＦからＯＮ
する側のｎＭＯＳ又はｐＭＯＳより早くなり、スピード
はさらに改善する。さらに、空乏時と反転時の容量差が
大きいほど効果があるため、ＳＯＩ構造のトランジスタ
を用いることが有効である。
【００１８】また、請求項２のように、ｐＭＯＳトラン
ジスタを駆動する側のＣＭＯＳ回路のＶssとｎＭＯＳト
ランジスタを駆動する側のＣＭＯＳ回路のＶccをスタン
ドバイ時に上げ（下げ）すると、ｐＭＯＳ駆動する側の
ＣＭＯＳ回路内のｎＭＯＳトランジスタとｎＭＯＳ駆動
する側のＣＭＯＳ回路内のｐＭＯＳトランジスタのう
ち、ＯＦＦしているトランジスタは、ゲート・ソース電
圧差がトランジスタがＯＦＦする方向に進む。これは、
回路内のノードの値に依存しない。よって、スタンドバ
イ時にＶss（Ｖcc）を上げ（下げ）することにより、リ
ーク源となるこれらＯＦＦしているトランジスタのリー
クを大幅に低減できる。
ジスタを駆動する側のＣＭＯＳ回路のＶssとｎＭＯＳト
ランジスタを駆動する側のＣＭＯＳ回路のＶccをスタン
ドバイ時に上げ（下げ）すると、ｐＭＯＳ駆動する側の
ＣＭＯＳ回路内のｎＭＯＳトランジスタとｎＭＯＳ駆動
する側のＣＭＯＳ回路内のｐＭＯＳトランジスタのう
ち、ＯＦＦしているトランジスタは、ゲート・ソース電
圧差がトランジスタがＯＦＦする方向に進む。これは、
回路内のノードの値に依存しない。よって、スタンドバ
イ時にＶss（Ｖcc）を上げ（下げ）することにより、リ
ーク源となるこれらＯＦＦしているトランジスタのリー
クを大幅に低減できる。
【００１９】さらに、ｐＭＯＳ駆動側のｎＭＯＳトラン
ジスタとｐＭＯＳ駆動側のｐＭＯＳトランジスタのしき
い値電圧を他より下げて高速化をはかり、スタンドバイ
時にはｐＭＯＳ駆動側のＶssを上げｎＭＯＳ駆動側のＶ
ccを下げることにより、高速化とスタンドバイ時のリー
クの減少の両立がはかれる。
ジスタとｐＭＯＳ駆動側のｐＭＯＳトランジスタのしき
い値電圧を他より下げて高速化をはかり、スタンドバイ
時にはｐＭＯＳ駆動側のＶssを上げｎＭＯＳ駆動側のＶ
ccを下げることにより、高速化とスタンドバイ時のリー
クの減少の両立がはかれる。
【００２０】また、ｐＭＯＳ側とｎＭＯＳ側に回路を分
けることを利用して、ｐＭＯＳ側のＶssとｎＭＯＳ側の
Ｖccを接続し動作させることにより、外部電圧が各世代
一定で下げられず、トランジスタの微細化で信頼性を高
めるため内部電源を下げる必要がある時、上記ｐＭＯ
Ｓ，ｎＭＯＳ側のＣＭＯＳ回路は同様に動作することを
利用して、内部降圧で無駄な電力を消費せずに内部降圧
できる。
けることを利用して、ｐＭＯＳ側のＶssとｎＭＯＳ側の
Ｖccを接続し動作させることにより、外部電圧が各世代
一定で下げられず、トランジスタの微細化で信頼性を高
めるため内部電源を下げる必要がある時、上記ｐＭＯ
Ｓ，ｎＭＯＳ側のＣＭＯＳ回路は同様に動作することを
利用して、内部降圧で無駄な電力を消費せずに内部降圧
できる。
【００２１】
【実施例】以下、図面を参照して、本発明の実施例を説
明する。図１は、本発明の第１の実施例に係わる半導体
集積回路を示す回路構成図である。これは、４段のＣＭ
ＯＳインバータを構成した例である。
明する。図１は、本発明の第１の実施例に係わる半導体
集積回路を示す回路構成図である。これは、４段のＣＭ
ＯＳインバータを構成した例である。
【００２２】従来のインバータは、ｎＭＯＳトランジス
タとｐＭＯＳトランジスタの各１個から構成するが、本
実施例では１つのインバータを２分割し、例えばＱp11,
Ｑn11 で構成する第１のインバータ（第１のＣＭＯＳ回
路）１とＱp13,Ｑn13 で構成する第２のインバータ（第
２のＣＭＯＳ回路）２に分ける。但し、Ｑp11,Ｑn11,Ｑ
p13,Ｑn13 のトータルのディメンジョンは、従来と同じ
になるようにでき、トータルのディメンジョン数は増加
させずに済む。この分割を２段目（Ｑp21,Ｑn21,Ｑp23,
Ｑn23 ）と３段目（Ｑp31,Ｑn31,Ｑp33,Ｑn33 ）と同様
に分けていく。但し、４段目はＱp4とＱn4の従来と同様
のインバータ構成とする。
タとｐＭＯＳトランジスタの各１個から構成するが、本
実施例では１つのインバータを２分割し、例えばＱp11,
Ｑn11 で構成する第１のインバータ（第１のＣＭＯＳ回
路）１とＱp13,Ｑn13 で構成する第２のインバータ（第
２のＣＭＯＳ回路）２に分ける。但し、Ｑp11,Ｑn11,Ｑ
p13,Ｑn13 のトータルのディメンジョンは、従来と同じ
になるようにでき、トータルのディメンジョン数は増加
させずに済む。この分割を２段目（Ｑp21,Ｑn21,Ｑp23,
Ｑn23 ）と３段目（Ｑp31,Ｑn31,Ｑp33,Ｑn33 ）と同様
に分けていく。但し、４段目はＱp4とＱn4の従来と同様
のインバータ構成とする。
【００２３】次に、１段目のＱp11,Ｑn11 とＱp13,Ｑn1
3 の１組のうち第１のインバータ１の方の出力Ｐ1 は次
段の組のｐＭＯＳ側のみ入力し、第２のインバータ２の
方の出力Ｎ1 は次段の同じ組のｎＭＯＳ側にのみ入力
し、これを繰り返して論理回路を構成する。
3 の１組のうち第１のインバータ１の方の出力Ｐ1 は次
段の組のｐＭＯＳ側のみ入力し、第２のインバータ２の
方の出力Ｎ1 は次段の同じ組のｎＭＯＳ側にのみ入力
し、これを繰り返して論理回路を構成する。
【００２４】本実施例は、このように各信号線を入力，
出力共にｐＭＯＳ側用とｎＭＯＳ側用の２本に分けて構
成する。但し、初段の１段目は１つの信号に対して１本
にすることができるし、最終段の４段目は、通常のロジ
ックで受けて（但し、入力は２種類だが）１つの信号に
対して１本の信号線に戻すこともできる。
出力共にｐＭＯＳ側用とｎＭＯＳ側用の２本に分けて構
成する。但し、初段の１段目は１つの信号に対して１本
にすることができるし、最終段の４段目は、通常のロジ
ックで受けて（但し、入力は２種類だが）１つの信号に
対して１本の信号線に戻すこともできる。
【００２５】このように組を作って論理回路群を構成し
て、論理回路群内は各信号２本を用いるし、群の入，出
力は１本に戻すことができ、本実施例と従来の方式を組
合せてもよい。
て、論理回路群内は各信号２本を用いるし、群の入，出
力は１本に戻すことができ、本実施例と従来の方式を組
合せてもよい。
【００２６】従来に比べ素子数は倍になるが、組内のト
ータルのチャネル幅は従来と同じにできる。なぜなら、
例えばＰ1 とＮ1 ，Ｐ2 とＮ2 ，Ｐ3 とＮ3 を接続する
と従来のＣＭＯＳインバータになるので、従来のチャネ
ル幅を単に分けているからである。
ータルのチャネル幅は従来と同じにできる。なぜなら、
例えばＰ1 とＮ1 ，Ｐ2 とＮ2 ，Ｐ3 とＮ3 を接続する
と従来のＣＭＯＳインバータになるので、従来のチャネ
ル幅を単に分けているからである。
【００２７】こうした場合の効果であるが、例えばノー
ドＰ1 とＮ1 に注目して見ると、ｐＭＯＳの入力Ｐ1 と
ｎＭＯＳの入力Ｎ1 の信号が分かれているため、入力が
“Ｌ”から“Ｈ”レベルに変移する場合、入力のｎＭＯ
ＳはＯＦＦからＯＮに変移するため、ＯＦＦ時からゲー
ト電位がおよそしきい値電圧に上がるまでゲートチャネ
ル下の空乏層が拡がり、反転領域に達するまでゲート容
量は小さい。図３はこの様子を示しておりゲート・ソー
ス電圧が０ＶからＶt まで容量は小さい。これに対し
て、ｐＭＯＳはＯＮからＯＦＦまで変移するまで、入力
信号が立ち上がり始めの、即ちゲート反転している間の
ゲート容量が大きい。
ドＰ1 とＮ1 に注目して見ると、ｐＭＯＳの入力Ｐ1 と
ｎＭＯＳの入力Ｎ1 の信号が分かれているため、入力が
“Ｌ”から“Ｈ”レベルに変移する場合、入力のｎＭＯ
ＳはＯＦＦからＯＮに変移するため、ＯＦＦ時からゲー
ト電位がおよそしきい値電圧に上がるまでゲートチャネ
ル下の空乏層が拡がり、反転領域に達するまでゲート容
量は小さい。図３はこの様子を示しておりゲート・ソー
ス電圧が０ＶからＶt まで容量は小さい。これに対し
て、ｐＭＯＳはＯＮからＯＦＦまで変移するまで、入力
信号が立ち上がり始めの、即ちゲート反転している間の
ゲート容量が大きい。
【００２８】結果としてｎＭＯＳ入力の方がｐＭＯＳ入
力の信号より立ち上がりは速い。これを図２のＡに示
す、よって低電圧時、Ｖccがしきい値に近く、しきい値
電圧依存性がスピードに対して大きい低電圧時には、本
実施例はｎＭＯＳの入力がＯＮし始める０ＶからＶt
（しきい値電圧）までの無駄な時間を、本実施例によっ
て、ｐＭＯＳ動作より前もって動作するため、結果とし
てスピードは向上する。
力の信号より立ち上がりは速い。これを図２のＡに示
す、よって低電圧時、Ｖccがしきい値に近く、しきい値
電圧依存性がスピードに対して大きい低電圧時には、本
実施例はｎＭＯＳの入力がＯＮし始める０ＶからＶt
（しきい値電圧）までの無駄な時間を、本実施例によっ
て、ｐＭＯＳ動作より前もって動作するため、結果とし
てスピードは向上する。
【００２９】また、入力がＶcc−Ｖt からＶccに達する
までは、（図２のＢの所）でｎＭＯＳは反転状態でゲー
ト容量は大きく、ｐＭＯＳは空乏状態になり、ｐＭＯＳ
の方が立ち上がりは速くなり、貫通電流を抑える方向に
働き、それぞれのゲート電圧はＶccにはほとんど同時に
達するようになる。
までは、（図２のＢの所）でｎＭＯＳは反転状態でゲー
ト容量は大きく、ｐＭＯＳは空乏状態になり、ｐＭＯＳ
の方が立ち上がりは速くなり、貫通電流を抑える方向に
働き、それぞれのゲート電圧はＶccにはほとんど同時に
達するようになる。
【００３０】逆に入力が“Ｈ”から“Ｌ”レベルに下が
る場合、ＶccからＶcc−Ｖt まではｐＭＯＳ容量小，ｎ
ＭＯＳ容量大となり、Ｖt からＶssまではｎＭＯＳ容量
小，ｐＭＯＳ容量大となるために、入力が下がる時ｐＭ
ＯＳの方の入力は、始め速く、ｎＭＯＳの方の入力より
下がり、（図２のＣ）Ｖssに近づくと下がるスピードは
逆になる。（図２のＤ）よって、ｐＭＯＳがＯＦＦから
ＯＮし始める時間は減り、結果としてスピードは向上す
る。従って、本実施例を複数段組合せると各段毎に高速
化がはかれ、特に低電圧時に図４に示すように効果が見
込まれる。
る場合、ＶccからＶcc−Ｖt まではｐＭＯＳ容量小，ｎ
ＭＯＳ容量大となり、Ｖt からＶssまではｎＭＯＳ容量
小，ｐＭＯＳ容量大となるために、入力が下がる時ｐＭ
ＯＳの方の入力は、始め速く、ｎＭＯＳの方の入力より
下がり、（図２のＣ）Ｖssに近づくと下がるスピードは
逆になる。（図２のＤ）よって、ｐＭＯＳがＯＦＦから
ＯＮし始める時間は減り、結果としてスピードは向上す
る。従って、本実施例を複数段組合せると各段毎に高速
化がはかれ、特に低電圧時に図４に示すように効果が見
込まれる。
【００３１】また、本実施例はＭＯＳの空乏時のゲート
容量が減るほど効果がある。図５（ａ）に示すようなＳ
ＯＩ（Silicon on Insulator）構造は、図５（ｂ）に示
すように容量最大値Ｃmax ／容量最小値Ｃmin の比が大
きい。このため、ＳＯＩ構造を用いることにより、ＯＦ
ＦからＯＮする側のスピードは、ＯＦＦからＯＮする側
のｎＭＯＳトランジスタ又はｐＭＯＳトランジスタより
早くなり、スピードはさらに改善する。
容量が減るほど効果がある。図５（ａ）に示すようなＳ
ＯＩ（Silicon on Insulator）構造は、図５（ｂ）に示
すように容量最大値Ｃmax ／容量最小値Ｃmin の比が大
きい。このため、ＳＯＩ構造を用いることにより、ＯＦ
ＦからＯＮする側のスピードは、ＯＦＦからＯＮする側
のｎＭＯＳトランジスタ又はｐＭＯＳトランジスタより
早くなり、スピードはさらに改善する。
【００３２】なお、本実施例による高速化の原理を図６
を参照してさらに詳しく説明する。説明を簡単にするた
めにここでは、電源Ｖccを１．５Ｖ、ｎＭＯＳトランジ
スタのしきい値Ｖt を１．０Ｖ、ｐＭＯＳトランジスタ
のしきい値Ｖt を−１，０Ｖとする。
を参照してさらに詳しく説明する。説明を簡単にするた
めにここでは、電源Ｖccを１．５Ｖ、ｎＭＯＳトランジ
スタのしきい値Ｖt を１．０Ｖ、ｐＭＯＳトランジスタ
のしきい値Ｖt を−１，０Ｖとする。
【００３３】通常のインバータでは、図６（ａ）に示す
ように、ゲート入力が“Ｌ”レベルから“Ｈ”レベルに
変化する時、ゲート入力は０→（Ｖcc−Ｖt ）→Ｖt →
Ｖccと変化する。そして、（Ｖcc−Ｖt ）の時点でｐＭ
ＯＳトランジスタがＯＮからＯＦＦに変移し、Ｖt の時
点でｎＭＯＳトランジスタがＯＦＦからＯＮに変移す
る。このため、ｐＭＯＳトランジスタがＯＦＦしてから
ｎＭＯＳトランジスタがＯＮするまでの時間が無駄時間
となる。
ように、ゲート入力が“Ｌ”レベルから“Ｈ”レベルに
変化する時、ゲート入力は０→（Ｖcc−Ｖt ）→Ｖt →
Ｖccと変化する。そして、（Ｖcc−Ｖt ）の時点でｐＭ
ＯＳトランジスタがＯＮからＯＦＦに変移し、Ｖt の時
点でｎＭＯＳトランジスタがＯＦＦからＯＮに変移す
る。このため、ｐＭＯＳトランジスタがＯＦＦしてから
ｎＭＯＳトランジスタがＯＮするまでの時間が無駄時間
となる。
【００３４】これに対し、本実施例のようにゲート入力
を分割すると、図６（ｂ）に示すように、ｎＭＯＳトラ
ンジスタのゲート入力の立ち上がりは、０→Ｖｔまでは
速くなり、Ｖt →Ｖccまでは遅くなる。一方、ｐＭＯＳ
トランジスタのゲート入力の立ち上がりは、０→（Ｖcc
−Ｖt ）までは遅くなり、（Ｖcc−Ｖt ）→Ｖccまでは
速くなる。このため、図６（ａ）に示したような無駄時
間が短くなり、さらにｎＭＯＳトランジスタのゲート入
力がＶt に達する時間とｐＭＯＳトランジスタのゲート
入力が（Ｖcc−Ｖt ）に達する時間を同じにすれば、無
駄時間をなくすこともできる。
を分割すると、図６（ｂ）に示すように、ｎＭＯＳトラ
ンジスタのゲート入力の立ち上がりは、０→Ｖｔまでは
速くなり、Ｖt →Ｖccまでは遅くなる。一方、ｐＭＯＳ
トランジスタのゲート入力の立ち上がりは、０→（Ｖcc
−Ｖt ）までは遅くなり、（Ｖcc−Ｖt ）→Ｖccまでは
速くなる。このため、図６（ａ）に示したような無駄時
間が短くなり、さらにｎＭＯＳトランジスタのゲート入
力がＶt に達する時間とｐＭＯＳトランジスタのゲート
入力が（Ｖcc−Ｖt ）に達する時間を同じにすれば、無
駄時間をなくすこともできる。
【００３５】ゲート入力が“Ｈ”レベルから“Ｌ”レベ
ルに変化する時も同様のことが成り立ち、これによりＣ
ＭＯＳインバータ動作の高速化をはかることが可能とな
るのである。
ルに変化する時も同様のことが成り立ち、これによりＣ
ＭＯＳインバータ動作の高速化をはかることが可能とな
るのである。
【００３６】図７は、本発明の第２の実施例に係わる半
導体集積回路を示す回路構成図である。第１の実施例で
はインバータの例を示したが、この実施例ではその他の
論理回路ＮＡＮＤ，ＮＯＲに本発明を適用した場合を示
す。
導体集積回路を示す回路構成図である。第１の実施例で
はインバータの例を示したが、この実施例ではその他の
論理回路ＮＡＮＤ，ＮＯＲに本発明を適用した場合を示
す。
【００３７】従来と同じＮＡＮＤゲート及びＮＯＲゲー
トをそれぞれ２分割し、それぞれの信号をｐＭＯＳ入力
用とｎＭＯＳ入力用の２種類用いて論理を構成する。こ
のように全てのロジックに本発明は適用できる。
トをそれぞれ２分割し、それぞれの信号をｐＭＯＳ入力
用とｎＭＯＳ入力用の２種類用いて論理を構成する。こ
のように全てのロジックに本発明は適用できる。
【００３８】具体的には、１つのＮＡＮＤゲートを２分
割し、１段目をＱp11,Ｑp12 とＱn11,Ｑn12 からなる第
１のＮＡＮＤゲート（第１のＣＭＯＳ回路）３と、Ｑp1
3,Ｑp14 とＱn13,Ｑn14 からなる第２のＮＡＮＤゲート
（第２のＣＭＯＳ回路）４に分ける。２段目はＮＯＲゲ
ートであるが同様に、Ｑp21,Ｑp22 とＱn21,Ｑn22 から
なる第１のＮＯＲゲート（第１のＣＭＯＳ回路）５と、
Ｑp23,Ｑp24 とＱn23,Ｑn24 からなる第２のＮＯＲゲー
ト（第２のＣＭＯＳ回路）６に分ける。そして、１段目
の第１のＮＡＮＤゲートの出力を２段目のｐＭＯＳトラ
ンジスタＱp21,Qp23 に入力し、第２のＮＡＮＤゲート
の出力を２段目のｎＭＯＳトランジスタＱn21,Ｑn23 に
入力する。
割し、１段目をＱp11,Ｑp12 とＱn11,Ｑn12 からなる第
１のＮＡＮＤゲート（第１のＣＭＯＳ回路）３と、Ｑp1
3,Ｑp14 とＱn13,Ｑn14 からなる第２のＮＡＮＤゲート
（第２のＣＭＯＳ回路）４に分ける。２段目はＮＯＲゲ
ートであるが同様に、Ｑp21,Ｑp22 とＱn21,Ｑn22 から
なる第１のＮＯＲゲート（第１のＣＭＯＳ回路）５と、
Ｑp23,Ｑp24 とＱn23,Ｑn24 からなる第２のＮＯＲゲー
ト（第２のＣＭＯＳ回路）６に分ける。そして、１段目
の第１のＮＡＮＤゲートの出力を２段目のｐＭＯＳトラ
ンジスタＱp21,Qp23 に入力し、第２のＮＡＮＤゲート
の出力を２段目のｎＭＯＳトランジスタＱn21,Ｑn23 に
入力する。
【００３９】このような構成であっても、第１の実施例
と同様に高速動作がはかれると言う効果が得られる。つ
まり、ｐＭＯＳトランジスタとｎＭＯＳトランジスタか
らなるＣＭＯＳ回路を用いた各種のロジックに適用する
ことができる。
と同様に高速動作がはかれると言う効果が得られる。つ
まり、ｐＭＯＳトランジスタとｎＭＯＳトランジスタか
らなるＣＭＯＳ回路を用いた各種のロジックに適用する
ことができる。
【００４０】図８は、本発明の第３の実施例に係わる半
導体集積回路を示す回路構成図である。この実施例が第
１の実施例と異なる点は、第１にｐＭＯＳ駆動側のｎＭ
ＯＳトランジスタ（第１段目ではＱn11 ）のしきい値電
圧をｎＭＯＳ駆動側のｎＭＯＳトランジスタ（第１段目
ではＱn13 ）のしきい値電圧より下げ、ｎＭＯＳ駆動側
のｐＭＯＳトランジスタ（第１段目ではＱp13 ）のしき
い値電圧をｐＭＯＳ駆動側のｐＭＯＳトランジスタ（第
１段目ではＱp11 ）のしきい値電圧より下げたことにあ
る。
導体集積回路を示す回路構成図である。この実施例が第
１の実施例と異なる点は、第１にｐＭＯＳ駆動側のｎＭ
ＯＳトランジスタ（第１段目ではＱn11 ）のしきい値電
圧をｎＭＯＳ駆動側のｎＭＯＳトランジスタ（第１段目
ではＱn13 ）のしきい値電圧より下げ、ｎＭＯＳ駆動側
のｐＭＯＳトランジスタ（第１段目ではＱp13 ）のしき
い値電圧をｐＭＯＳ駆動側のｐＭＯＳトランジスタ（第
１段目ではＱp11 ）のしきい値電圧より下げたことにあ
る。
【００４１】これにより、しきい値が下がった分さらに
本発明はスピードアップする。勿論しきい値が高い方も
第１の実施例と同じく空乏化の効果がある。さらに、し
きい値を下げて高速化した方の駆動能力は高まり、前記
のＯＦＦからＯＮする側のスピードがＯＮからＯＦＦす
る側のスピードが高まる方向と一致するためさらによ
い。
本発明はスピードアップする。勿論しきい値が高い方も
第１の実施例と同じく空乏化の効果がある。さらに、し
きい値を下げて高速化した方の駆動能力は高まり、前記
のＯＦＦからＯＮする側のスピードがＯＮからＯＦＦす
る側のスピードが高まる方向と一致するためさらによ
い。
【００４２】但し、単に前述のようにＶt を下げると、
例えば図面に示すようにリーク電位Ｌ1 ，Ｌ3 ，Ｌ5 が
他のＯＦＦしているトランジスタのリーク電流Ｌ2 ，Ｌ
4 ，Ｌ6 ，Ｌ7 よりＶt が低い分大きくなってしまう。
これに対してｐＭＯＳ駆動側のＣＭＯＳ回路のＶss側，
ｎＭＯＳ駆動側のＣＭＯＳ回路Ｖcc側をトランジスタＱ
p5，Ｑn5を介してＶss，Ｖccに接続する。こうしておい
て、アクション時はＯＮしておいて、リーク電流を緩く
して高速動作させ、スタンドバイ時にはトランジスタＱ
p5，Ｑn5をＯＦＦしておく、こうした場合、図面のノー
ドＶss1 ，Ｖcc1 の電位はリーク電流によりＶss1 はＶ
ssより上り、Ｖcc1 はＶccより時間が経って下がって行
く。
例えば図面に示すようにリーク電位Ｌ1 ，Ｌ3 ，Ｌ5 が
他のＯＦＦしているトランジスタのリーク電流Ｌ2 ，Ｌ
4 ，Ｌ6 ，Ｌ7 よりＶt が低い分大きくなってしまう。
これに対してｐＭＯＳ駆動側のＣＭＯＳ回路のＶss側，
ｎＭＯＳ駆動側のＣＭＯＳ回路Ｖcc側をトランジスタＱ
p5，Ｑn5を介してＶss，Ｖccに接続する。こうしておい
て、アクション時はＯＮしておいて、リーク電流を緩く
して高速動作させ、スタンドバイ時にはトランジスタＱ
p5，Ｑn5をＯＦＦしておく、こうした場合、図面のノー
ドＶss1 ，Ｖcc1 の電位はリーク電流によりＶss1 はＶ
ssより上り、Ｖcc1 はＶccより時間が経って下がって行
く。
【００４３】よって、例えばリークトランジスタＱn31
は、ソース即ちＶss1 は上るにも拘らず、ノードＮ2 は
Ｑn23 がＯＮしたままなので、その電位はＶssにつなが
り、Ｖssに保たれるのでトランジスタのカットオフ特性
は改善する。
は、ソース即ちＶss1 は上るにも拘らず、ノードＮ2 は
Ｑn23 がＯＮしたままなので、その電位はＶssにつなが
り、Ｖssに保たれるのでトランジスタのカットオフ特性
は改善する。
【００４４】ＯＮしているトランジスタＱn21 を見る
と、ゲート・ソース電位はＮ1 の電位が下がって、Ｖcc
1 −Ｖssとなるが、その値がＶt ＜Ｖcc2 −Ｖssである
限りノードの値を保持する。
と、ゲート・ソース電位はＮ1 の電位が下がって、Ｖcc
1 −Ｖssとなるが、その値がＶt ＜Ｖcc2 −Ｖssである
限りノードの値を保持する。
【００４５】これは、本実施例はノードの値がどのよう
な値であろうと、リーク電流は大幅に低減する。即ち、
汎用のＬＳＩ全般に適用できるわけである。つまり、本
実施例は、ノードの値が前もって分かっている場合に限
らず、広い範囲でＬＳＩに適用できるわけである。な
お、この動作を図９に示しておく。
な値であろうと、リーク電流は大幅に低減する。即ち、
汎用のＬＳＩ全般に適用できるわけである。つまり、本
実施例は、ノードの値が前もって分かっている場合に限
らず、広い範囲でＬＳＩに適用できるわけである。な
お、この動作を図９に示しておく。
【００４６】図１０は、本発明の第４の実施例に係わる
半導体集積回路を示す回路構成図である。これは、第２
の実施例と同様に本発明をＮＡＮＤやＮＯＲ等の他のロ
ジックに適用した例である。電源を４種作り（Ｖcc1 ，
Ｖcc2 ，Ｖss1 ，Ｖss2 ）、図８と同じように動作させ
ることにより、高速，低リークが両立できる。
半導体集積回路を示す回路構成図である。これは、第２
の実施例と同様に本発明をＮＡＮＤやＮＯＲ等の他のロ
ジックに適用した例である。電源を４種作り（Ｖcc1 ，
Ｖcc2 ，Ｖss1 ，Ｖss2 ）、図８と同じように動作させ
ることにより、高速，低リークが両立できる。
【００４７】図１１は、本発明の第５の実施例に係わる
半導体集積回路を示す回路構成図である。この実施例
は、ｐＭＯＳ側とｎＭＯＳ側に回路を分けることを利用
し、ｐＭＯＳ側のＶssとｎＭＯＳ側のＶccを接続して動
作させるものである。
半導体集積回路を示す回路構成図である。この実施例
は、ｐＭＯＳ側とｎＭＯＳ側に回路を分けることを利用
し、ｐＭＯＳ側のＶssとｎＭＯＳ側のＶccを接続して動
作させるものである。
【００４８】このような構成であれば、ｐＭＯＳ，ｎＭ
ＯＳ側のＣＭＯＳ回路は同様に動作することから、内部
降圧で無駄な電力を消費せずに内部降圧ができる。これ
は、外部電圧が各世代一定で下げられなくトランジスタ
の微細化で信頼性を高めるため、内部電源を下げる必要
がある時などに有効である。なお、本発明は上述した各
実施例に限定されるものではなく、その要旨を逸脱しな
い範囲で、種々変形して実施することができる。
ＯＳ側のＣＭＯＳ回路は同様に動作することから、内部
降圧で無駄な電力を消費せずに内部降圧ができる。これ
は、外部電圧が各世代一定で下げられなくトランジスタ
の微細化で信頼性を高めるため、内部電源を下げる必要
がある時などに有効である。なお、本発明は上述した各
実施例に限定されるものではなく、その要旨を逸脱しな
い範囲で、種々変形して実施することができる。
【００４９】
【発明の効果】以上詳述したように本発明によれば、Ｃ
ＭＯＳ回路を２分割して構成し、ｐＭＯＳ及びｎＭＯＳ
の入力を独立させることにより、ＬＳＩ内部のノードの
“Ｈ”，“Ｌ”の値に拘りなく、内部電源を低電圧化し
た場合にも高速動作を保ち、且つスタンドバイ電流を低
く抑えることのできる半導体集積回路を実現することが
可能となる。
ＭＯＳ回路を２分割して構成し、ｐＭＯＳ及びｎＭＯＳ
の入力を独立させることにより、ＬＳＩ内部のノードの
“Ｈ”，“Ｌ”の値に拘りなく、内部電源を低電圧化し
た場合にも高速動作を保ち、且つスタンドバイ電流を低
く抑えることのできる半導体集積回路を実現することが
可能となる。
【図１】第１の実施例に係わる半導体集積回路を示す回
路構成図。
路構成図。
【図２】第１の実施例の動作原理を説明するための模式
図。
図。
【図３】ゲート・ソース電圧とゲート容量との関係を示
す特性図。
す特性図。
【図４】本発明と従来例におけるＶccとゲート遅延との
関係を示す特性図。
関係を示す特性図。
【図５】ＳＯＩ構造及びゲート容量の変化を示す図。
【図６】第１の実施例における高速化の原理を説明する
ための図。
ための図。
【図７】第２の実施例に係わる半導体集積回路を示す回
路構成図。
路構成図。
【図８】第３の実施例に係わる半導体集積回路を示す回
路構成図。
路構成図。
【図９】第３の実施例の動作を説明するための信号波形
図。
図。
【図１０】第４の実施例に係わる半導体集積回路を示す
回路構成図。
回路構成図。
【図１１】第５の実施例に係わる半導体集積回路を示す
回路構成図。
回路構成図。
【図１２】従来の３段のインバータの例を示す回路構成
図。
図。
１…第１のインバータ（第１のＣＭＯＳ回路） ２…第２のインバータ（第２のＣＭＯＳ回路） ３…第１のＮＡＮＤゲート（第１のＣＭＯＳ回路） ４…第２のＮＡＮＤゲート（第２のＣＭＯＳ回路） ５…第１のＮＯＲゲート（第１のＣＭＯＳ回路） ６…第２のＮＯＲゲート（第２のＣＭＯＳ回路） Ｑｐ（Ｑp11,Ｑp14,〜，Ｑp33,Ｑp4, Ｑp5）…ｐＭＯＳ
トランジスタ Ｑｎ（Ｑn11,Ｑn14,〜，Ｑn33,Ｑn4, Ｑn5）…ｎＭＯＳ
トランジスタ
トランジスタ Ｑｎ（Ｑn11,Ｑn14,〜，Ｑn33,Ｑn4, Ｑn5）…ｎＭＯＳ
トランジスタ
Claims (7)
- 【請求項１】ｐＭＯＳトランジスタの１個以上の組み合
わせとｎＭＯＳトランジスタの１個以上の組み合わせと
を直列接続し、この接続ノードを出力とする第１及び第
２のＣＭＯＳ回路を組とし、このＣＭＯＳ回路組をｎ段
（ｎ≧２）配置して論理回路を構成した半導体集積回路
であって、 第ｉ段目（ｉ＜ｎ）の第１のＣＭＯＳ回路の出力は次段
の第１及び第２のＣＭＯＳ回路の各ｐＭＯＳトランジス
タのゲートに入力され、第ｉ段目の第２のＣＭＯＳ回路
の出力は次段の第１及び第２のＣＭＯＳ回路の各ｎＭＯ
Ｓトランジスタのゲートに入力されることを特徴とする
半導体集積回路。 - 【請求項２】ｐＭＯＳトランジスタの１個以上の組み合
わせとｎＭＯＳトランジスタの１個以上の組み合わせと
を直列接続し、この接続ノードを出力とし、ｐＭＯＳト
ランジスタの１個以上の組み合わせの一端を第１のＶcc
とし、ｎＭＯＳトランジスタの１個以上の組み合わせの
一端を第１のＶssとする第１のＣＭＯＳ回路と、第１の
ＣＭＯＳ回路と同様の等価回路を持ち、ｐＭＯＳトラン
ジスタの１個以上の組み合わせの一端を第２のＶccと
し、ｎＭＯＳトランジスタの１個以上の組み合わせの一
端を第２のＶssとする第２のＣＭＯＳ回路とを組とし、
このＣＭＯＳ回路組をｎ段（ｎ≧２）配置して論理回路
を構成した半導体集積回路であって、 第ｉ段目（ｉ＜ｎ）の第１のＣＭＯＳ回路の出力は次段
の第１及び第２のＣＭＯＳ回路の各ｐＭＯＳトランジス
タのゲートに入力され、第ｉ段目の第２のＣＭＯＳ回路
の出力は次段の第１及び第２のＣＭＯＳ回路の各ｎＭＯ
Ｓトランジスタのゲートに入力され、スタンドバイ時に
は、第１のＶssの電位が第２のＶssの電位よりも上げら
れ、第２のＶccの電位が第１のＶccの電位よりも下げら
れることを特徴とする半導体集積回路。 - 【請求項３】ｐＭＯＳトランジスタの１個以上の組み合
わせとｎＭＯＳトランジスタの１個以上の組み合わせと
を直列接続し、この接続ノードを出力とし、ｐＭＯＳト
ランジスタの１個以上の組み合わせの一端を第１のＶcc
とし、ｎＭＯＳトランジスタの１個以上の組み合わせの
一端を第１のＶssとする第１のＣＭＯＳ回路と、第１の
ＣＭＯＳ回路と同様の等価回路を持ち、ｐＭＯＳトラン
ジスタの１個以上の組み合わせの一端を第２のＶccと
し、ｎＭＯＳトランジスタの１個以上の組み合わせの一
端を第２のＶssとする第２のＣＭＯＳ回路とを組とし、
このＣＭＯＳ回路組をｎ段（ｎ≧２）配置して論理回路
を構成した半導体集積回路であって、 第ｉ段目（ｉ＜ｎ）の第１のＣＭＯＳ回路の出力は次段
の第１及び第２のＣＭＯＳ回路の各ｐＭＯＳトランジス
タのゲートに入力され、第ｉ段目の第２のＣＭＯＳ回路
の出力は次段の第１及び第２のＣＭＯＳ回路の各ｎＭＯ
Ｓトランジスタのゲートに入力され、かつ第１のＶssと
第２のＶccが接続されていることを特徴とする半導体集
積回路。 - 【請求項４】第１及び第２のＣＭＯＳ回路の組の第１段
目においては、第１のＣＭＯＳ回路における各トランジ
スタのゲート入力と第２のＣＭＯＳ回路における各トラ
ンジスタのゲート入力とは共通であることを特徴とする
請求項１，２又は３に記載の半導体集積回路。 - 【請求項５】第１及び第２のＣＭＯＳ回路の組の第ｎ段
目の次に、ｐＭＯＳトランジスタとｎＭＯＳトランジス
タを直列接続した第３のＣＭＯＳ回路が設けられ、第ｎ
段目の第１のＣＭＯＳ回路の出力は第３のＣＭＯＳ回路
のｐＭＯＳトランジスタのゲートに入力され、第ｎ段目
の第２のＣＭＯＳ回路の出力は第３のＣＭＯＳ回路のｎ
ＭＯＳトランジスタのゲートに入力されることを特徴と
する請求項１，２又は３に記載の半導体集積回路。 - 【請求項６】第１のＣＭＯＳ回路におけるｐＭＯＳトラ
ンジスタの等価駆動能力がｎＭＯＳトランジスタの等価
駆動能力より低く、第２のＣＭＯＳ回路におけるｐＭＯ
Ｓトランジスタの等価駆動能力がｎＭＯＳトランジスタ
の等価駆動能力より高いことを特徴とする請求項１，２
又は３に記載の半導体集積回路。 - 【請求項７】第２のＣＭＯＳ回路のｐＭＯＳトランジス
タのしきい値電圧は、第１のＣＭＯＳ回路のｐＭＯＳト
ランジスタのそれより低く（マイナスの値が小さい）、
第１のＣＭＯＳ回路のｎＭＯＳトランジスタのしきい値
電圧は、第２のＣＭＯＳ回路のｎＭＯＳトランジスタの
それより低い（プラスの値が小さい）ことを特徴とする
請求項２記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31174193A JP3195146B2 (ja) | 1993-12-13 | 1993-12-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31174193A JP3195146B2 (ja) | 1993-12-13 | 1993-12-13 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07162288A JPH07162288A (ja) | 1995-06-23 |
| JP3195146B2 true JP3195146B2 (ja) | 2001-08-06 |
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ID=18020922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP31174193A Expired - Fee Related JP3195146B2 (ja) | 1993-12-13 | 1993-12-13 | 半導体集積回路 |
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| Country | Link |
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| JP (1) | JP3195146B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09148916A (ja) * | 1995-11-24 | 1997-06-06 | Nec Corp | 半導体集積回路 |
| JP3680594B2 (ja) | 1998-11-10 | 2005-08-10 | 株式会社日立製作所 | 半導体集積回路 |
| US9882552B2 (en) | 2015-09-25 | 2018-01-30 | International Business Machines Corporation | Low power amplifier |
-
1993
- 1993-12-13 JP JP31174193A patent/JP3195146B2/ja not_active Expired - Fee Related
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|---|---|
| JPH07162288A (ja) | 1995-06-23 |
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