JP2011155351A

JP2011155351A - 半導体装置

Info

Publication number: JP2011155351A
Application number: JP2010014106A
Authority: JP
Inventors: Hiroshi Ogasawara; 寛小笠原
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2010-01-26
Filing date: 2010-01-26
Publication date: 2011-08-11

Abstract

【課題】回路シミュレーションをすることなくスリープ状態からアクティブ状態への遷移時における、ラッシュカレントの発生を抑える半導体装置を提供する。
【解決手段】半導体装置は、複数のブロックに分割された内部回路と、各々の内部回路と電源線またはグランド線との間にそれぞれ接続されたスイッチ回路と、各々の内部回路と対応する各々のスイッチ回路との接続点に接続された制御信号生成回路とを備える。初段のスイッチ回路は、外部から入力されるスリープ信号によりオン／オフが制御され、２段目以降のスイッチ回路は、それぞれ、前段の制御信号生成回路が前段のスイッチ回路のオン／オフにより対応する接続点の電位の変化を検出して生成する制御信号により、初段のスイッチ回路と同じ状態にオン／オフが制御されることにより、上記課題を解決する。
【選択図】図１

Description

本発明は、複数の内部回路を有し、パワーゲーティング手法を適用して、スリープ信号によりスリープ状態とアクティブ状態を切り替える半導体装置に関するものである。

半導体のプロセス技術が進んで、回路規模が大きくなってくると集積度が上がる。そうすると、電力密度が増加してチップの温度が上昇するため、回路の低消費電力化が必要になってくる。特に、９０ｎｍプロセス以降では、ダイナミックパワーに加えて、リーク電流によるリークパワーの影響が大きくなってくる。

このリーク電流を抑える手法の１つとして、従来、ロジック回路への電源供給を遮断してしまうことでリーク電流を抑える、パワーゲーティング手法が用いられてきた。例えば、図４に示すように、ロジック回路のＶＤＤ（電源電位）またはＶＳＳ（グランド電位）側にスイッチトランジスタ（スリープトランジスタ）を設け、このスイッチトランジスタをオフにすることで、ロジック回路への電源供給を遮断する回路がある。
図４に示す回路では、ＳＬＰ信号が“Ｌ”となると、各スイッチトランジスタがオフになり、各ロジック回路への電源供給が遮断される。
このスイッチトランジスタは、ロジックトランジスタに対して、高い閾値電圧を持ったＭＯＳを使用することで、リーク電流を大きく削減することができた。

ところが、ロジック回路への電源供給が遮断された状態（スリープ状態）から、ロジック回路へ電源が供給された状態（アクティブ状態）へ遷移するときに、多数のロジック回路のスイッチトランジスタが同時にオンになる。このため、スリープ状態ではほぼＶＤＤに等しかった、図４のｖｓｓ１〜ｖｓｓ４に示す仮想グランドの電位が、同時にＶＤＤからＶＳＳへと変化して大電流のラッシュカレントが流れる。このラッシュカレントにより、グランド電位が揺さぶられてノイズが発生し、周辺回路が当該ノイズの影響を受けてしまうという問題があった。

ここで、本発明に関連性のある先行技術文献として、特許文献１がある。
特許文献１には、機能ブロックと電源との間に並列に設けられた複数の電源スイッチを有するパワーゲーティング回路を搭載した半導体集積回路のコンピュータを用いた設計方法であって、パワーゲーティング回路の動作モデルを提供するステップと、突入電流に関する制約を設定するステップと、動作モデルを用いた回路シミュレーションを実行するステップと、回路シミュレーションの結果に基づいて、複数の電源スイッチのそれぞれをＯＮさせるＯＮタイミングを示すタイミングデータを生成するステップとを有し、前記回路シミュレーションにおいて、前記動作モデルは前記制約が満たされるように複数の電源スイッチを順番にＯＮさせる半導体集積回路の設計方法が開示されている。

特開２００８−６５７３２号公報

しかしながら、特許文献１に記載の方法では、回路シミュレーションを行って複数の電源スイッチのそれぞれをＯＮさせるＯＮタイミングに応じた回路を設計することが必要である。また、ロジックの大小により遅延時間が変化するため、回路シミュレーションによって必ずしも最適なＯＮタイミングを有する回路が生成されるとは限らないという問題があった。

本発明の目的は、回路シミュレーションをすることなくスリープ状態からアクティブ状態への遷移時における、ラッシュカレントの発生を抑えることができる半導体装置を提供することにある。

上記課題を解決するために、本発明は、複数のブロックに分割された内部回路と、各々の前記内部回路と電源線またはグランド線との間にそれぞれ接続されたスイッチ回路と、各々の前記内部回路と対応する各々の前記スイッチ回路との接続点に接続された制御信号生成回路とを備え、初段のスイッチ回路は、外部から入力されるスリープ信号によりオン／オフが制御され、２段目以降のスイッチ回路は、それぞれ、前段の制御信号生成回路が前段のスイッチ回路のオン／オフにより対応する接続点の電位の変化を検出して生成する制御信号により、前記初段のスイッチ回路と同じ状態にオン／オフが制御されることを特徴とする半導体装置を提供する。

また、前記制御信号生成回路はＭＯＳインバータであり、その出力端子にキャパシタが接続されているのが好ましい。

本発明によれば、回路シミュレーションを必要とすることなく、スリープ状態からアクティブ状態への遷移時に各内部回路に流れる電流を時系列的に分散することができる。これにより、ラッシュカレントの発生を抑えることができる。
さらに、インバータの出力端子に、さらにキャパシタを組み合わせることで、各内部回路がアクティブ状態であるときに、キャパシタが電源電位を安定させるデカップリングキャパシタとして動作し、これにより、回路動作の安定化を図ることができる。

本発明に係る半導体装置の一実施形態を示すブロック図である。本発明に係る半導体装置の各ロジック回路のｖｓｓとスリープ信号との関係を示す一例のタイミングチャートである。本発明に係るインバータにＭＯＳキャパシタを組み合わせた回路の一例を示す回路図である。従来の半導体装置の一例を示すブロック図である。

本発明に係る半導体装置を、添付の図面に示す好適実施形態に基づいて以下に詳細に説明する。

図１は、本発明の半導体装置の構成を表す一実施形態として、ＶＳＳ側にスリープトランジスタ（スイッチトランジスタ）を設けた場合のブロック図である。
図１に示す半導体装置１０は、ロジック回路１２，１４，１６，１８、スリープトランジスタ２０，２２，２４，２６、およびインバータ２８，３０，３２とで構成される。

ここで、ロジック回路１２，１４，１６，１８と、各々対応するスリープトランジスタ２０，２２，２４，２６との接続点（図１中、ｖｓｓ１，ｖｓｓ２，ｖｓｓ３，ｖｓｓ４）を仮想グランドとする。仮想グランドｖｓｓ１，ｖｓｓ２，ｖｓｓ３，ｖｓｓ４は、スリープトランジスタ２０，２２，２４，２６がオンのときはほぼＶＳＳ（グランド電位）となる。また、スリープトランジスタ２０，２２，２４，２６がオフのときはほぼＶＤＤ（電源電位）となる。

ロジック回路１２，１４，１６，１８（以下、各ロジック回路ともいう。）は、半導体装置１０の内部回路を概念的に表したものであり、例えば、それぞれ独立した電源供給ブロックで分割された論理回路である。
各ロジック回路では、図示しない入力信号に応じて、論理演算が行われ、結果が出力される。
なお、煩雑になるため、図１のＶＤＤ（電源）ライン、およびロジック回路１２，１４，１６，１８への入出力ラインは省略している。

スリープトランジスタ２０，２２，２４，２６（以下、各スリープトランジスタともいう。）のドレインは、ロジック回路１２，１４，１６，１８の仮想グランドｖｓｓ１，ｖｓｓ２，ｖｓｓ３，ｖｓｓ４に、それぞれ接続され、ソースはそれぞれグランド（ｇｎｄ）に接続される。また、初段のロジック回路１２に接続されているスリープトランジスタ２０のゲートには、スリープ信号（ＳＬＰ）が接続される。さらに、後段のロジック回路１４，１６，１８のスリープトランジスタ２２，２４，２６のゲートには、それぞれ前段のスリープトランジスタのドレインから、後述するインバータの出力信号（ＳＬＰ１，ＳＬＰ２，ＳＬＰ３）が入力される。
各スリープトランジスタは、ゲートの電圧レベルが“Ｈ”のときにオンとなり導通され、“Ｌ”のときオフとなり遮断される。つまり、スリープトランジスタ２０，２２，２４，２６は、スイッチ回路として動作する。

インバータ２８，３０，３２は、制御信号生成回路を構成する。インバータ２８，３０，３２は、ＣＭＯＳインバータ回路であり、インバータ２８の入力は初段のロジック回路１２の仮想グランドｖｓｓ１、つまり、スリープトランジスタ２０のドレインに接続され、仮想グランドｖｓｓ１の電位が入力される。以下、２段目以降も同様に、インバータ３０には、仮想グランドｖｓｓ２の電位が入力され、インバータ３２には、仮想グランドｖｓｓ３の電位が入力される。
インバータ２８，３０，３２では、それぞれ、入力された仮想グランドｖｓｓ１，ｖｓｓ２，ｖｓｓ３の電位が反転され、それぞれスリープ信号ＳＬＰ１，ＳＬＰ２，ＳＬＰ３として出力される。

次に、半導体装置１０の動作を説明する。

図１に示すロジック回路１２，１４，１６，１８は、スリープトランジスタ２０，２２，２４，２６によって、電源供給のオン／オフが制御される。
ロジック回路１２，１４，１６，１８に電源が供給されている状態で、スリープ信号ＳＬＰ（負論理）が“Ｈ”から“Ｌ”になった場合、スリープトランジスタ２０，２２，２４，２６はオフとなり、半導体装置１０全体として消費電力が低減される。
このとき、ロジック回路１２，１４，１６，１８の仮想グランドｖｓｓ１，ｖｓｓ２，ｖｓｓ３，ｖｓｓ４の電位は、“Ｌ”（ＶＳＳ（グランド電位））から“Ｈ”（ＶＤＤ（電源電位））へと遷移する。つまり、ロジック回路１２，１４，１６，１８への電源の供給が停止された状態となる。
ここで、各スリープトランジスタは、ロジック回路を構成するロジックトランジスタに比べ、高い閾値電圧をもったＭＯＳトランジスタを用いることにより、リーク電流を大きく削減することができる。

次に、ロジック回路１２，１４，１６，１８への電源の供給が停止された状態で、スリープ信号ＳＬＰが“Ｌ”から“Ｈ”になった場合、スリープトランジスタ２０，２２，２４，２６は順次オンとなり、ロジック回路１２，１４，１６，１８に電源が供給される。
このとき、ロジック回路１２，１４，１６，１８の仮想グランドｖｓｓ１，ｖｓｓ２，ｖｓｓ３，ｖｓｓ４の電位は、“Ｈ”（ＶＤＤ（電源電位））から“Ｌ”（ＶＳＳ（グランド電位））へと遷移する。つまり、ｖｓｓ１〜ｖｓｓ４の電位はほぼＶＳＳ（グランド電位）と等しくなり、電源の供給が再開される。

続いて、図２のタイミングチャートを参照して、各ロジック回路がアクティブ状態からスリープ状態へ遷移する場合の動作を、さらに詳しく説明する。
図２に示すタイミングチャートは、スリープ信号ＳＬＰが“Ｌ”から“Ｈ”に変化した場合、つまり、スリープ状態である各ロジック回路が、アクティブ状態に切り替えられる場合の例である。

図２に示すように、スリープ信号ＳＬＰが“Ｌ”から“Ｈ”に切り替わると、つまり、スリープ状態からアクティブ状態にするための信号が入力されると、スリープトランジスタ２０はＯＮとなる。すると、ロジック回路１２の仮想グランドｖｓｓ１の電位（ＶＤＤ（電源電位））はディスチャージされ、ＶＳＳ（グランド電位）となる。すなわち、ディスチャージ時間ｔ１（遅延時間）の後、仮想グランドｖｓｓ１の電位は、“Ｈ”から“Ｌ”へと遷移する。つまり、ロジック回路１２に再び電源が供給され、スリープ状態からアクティブ状態へと復帰する。

仮想グランドｖｓｓ１の電位が“Ｈ”から“Ｌ”へと遷移すると、インバータ２８の入力も“Ｈ”から“Ｌ”へと遷移し、インバータ２８の出力信号ＳＬＰ１は、“Ｌ”から“Ｈ”へと遷移する。つまり、スリープ信号ＳＬＰ１が“Ｌ”から“Ｈ”に切り替わる。すると、スリープトランジスタ２２はＯＮとなり、仮想グランドｖｓｓ２の電位（“Ｈ”，ＶＤＤ（電源電位））はディスチャージ時間ｔ２（遅延時間）の後、“Ｌ”（ＶＳＳ（グランド電位））となる。つまり、ロジック回路１４に再び電源が供給され、スリープ状態からアクティブ状態へと復帰する。
以下、ロジック回路１６，１８も同様に、それぞれディスチャージ時間ｔ３、ｔ４経過後に電源が供給され、順次スリープ状態からアクティブ状態へと復帰する。

このように、各ロジック回路のディスチャージ時間ｔ１〜ｔ４を利用することで、単純な回路によって確実に、ロジック回路１２がＯＮとなった後に、ロジック回路１４がＯＮとなるといったように、各ロジック回路を順番にＯＮとすることができる。つまり、各ロジック回路がＯＮとなる時間を時系列的に分散することで、スリープ状態からアクティブ状態への遷移時における各ロジック回路に流れる電流（ラッシュカレント）を時系列的に分散し、グランド電位が揺さぶられることを防止し、周辺回路に対するノイズの発生を抑えることができる。また、スリープ信号ＳＬＰは、１つのスリープトランジスタ２０を駆動するだけであるので、図示していないスリープ信号発生回路の駆動能力を抑えることができる。

なお、上記の実施形態では、２段目以降のスリープトランジスタを制御する制御信号を生成する制御信号生成回路としてＣＭＯＳインバータ回路を用いたが、図３に示すような、ＣＭＯＳインバータの出力端子とグランド間に、キャパシタが接続された回路を用いてもよい。この場合、各ロジック回路がアクティブ状態であるとき（図１中、ＳＬＰ１，ＳＬＰ２，ＳＬＰ３が“Ｈ”）、すなわち、ＣＭＯＳインバータのＰＭＯＳがオンであるときには、ＭＯＳキャパシタが電源とグランド間に接続された状態となる。

これにより、キャパシタが電源電位を安定させるデカップリングキャパシタとして動作することで、各ロジック回路の動作をより安定させることができる。また、キャパシタを付加することによって、スリープ状態からの復帰時間を調整することができる。

また、上記の実施形態では、グランド側（ＶＳＳ側）にスリープトランジスタを設けたが、電源側（ＶＤＤ側）に設けてもよい。なお、上記の実施形態では、ロジック回路が４つの場合で説明したが、ロジック回路が２つ以上あれば、本発明に係る半導体装置を適用することができる。
また、ＭＯＳトランジスタに限らず、同様の機能を果たす各種のスイッチ回路が利用できる。同様に、ＭＯＳインバータに限らず、利用するスイッチ回路が必要とする制御信号に応じて各種の制御信号生成回路が利用できる。

以上、本発明の半導体装置について詳細に説明したが、本発明は、上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において、各種の改良や変更を行ってもよい。

１０半導体装置
１２，１４，１６，１８ロジック回路
２０，２２，２４，２６スリープトランジスタ
２８，３０，３２インバータ

Claims

複数のブロックに分割された内部回路と、
各々の前記内部回路と電源線またはグランド線との間にそれぞれ接続されたスイッチ回路と、
各々の前記内部回路と対応する各々の前記スイッチ回路との接続点に接続された制御信号生成回路とを備え、
初段のスイッチ回路は、外部から入力されるスリープ信号によりオン／オフが制御され、２段目以降のスイッチ回路は、それぞれ、前段の制御信号生成回路が前段のスイッチ回路のオン／オフにより対応する接続点の電位の変化を検出して生成する制御信号により、前記初段のスイッチ回路と同じ状態にオン／オフが制御されることを特徴とする半導体装置。
前記制御信号生成回路はＭＯＳインバータであり、その出力端子にキャパシタが接続されていることを特徴とする請求項１に記載の半導体装置。