KR101004670B1 - 파워 게이팅 회로 및 이를 포함하는 반도체 장치 - Google Patents

Abstract

본 발명은 파워 게이팅 회로 및 이를 포함하는 반도체 회로에 관한 것으로서, 본 발명의 일면에 반도체 회로는, 전원 전압을 인가받아 입력신호를 처리하고, 처리완료신호를 출력하는 로직 블록과, 로직 블록에 전원 전압을 인가하기 위해 제1 레벨의 요청신호를 제공하고, 요청신호에 대한 응답신호를 입력받으면 제2 레벨의 요청신호를 제공하는 컨트롤러 및 제1 레벨의 요청신호를 제공받아 전원 전압을 로직 블록으로 인가하고, 처리완료신호가 출력되면 응답 신호를 컨트롤러로 제공하고, 제2 레벨의 요청신호를 제공받아 전원 전압을 차단하는 파워 게이팅 회로를 포함하는 것을 특징으로 한다.

파워 게이팅 회로, 반도체 장치

Description

파워 게이팅 회로 및 이를 포함하는 반도체 장치{Power gating circuit and semiconductor device comprising the same}

본 발명은 반도체 직접 회로 장치에 관한 것으로, 좀 더 구체적으로는 종래의 반도체 직접 회로 장치에서 외부 조작에 의한 상태천이에 기반한 파워 게이팅 방식이 아닌, 자가제어(Self-Timed) 회로 기술을 접목하여 자체적인 상태천이가 가능하도록 만든 동적 파워 게이팅 회로에 관한 것이다.

본 발명은 지식경제부 및 정보통신연구진흥원의 IT신성장동력핵심기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제명: 초저전력 비동기 프로세서 개발].

반도체 제조 공정이 미세공정으로 진입함에 따라 반도체 직접 회로 장치의 누설 전류가 기하급수적으로 증가한다. 반도체 직접 회로 장치의 누설 전류를 감소시키기 위한 다양한 기술들이 제안되었다. 이 중 파워 게이팅(Power Gating)은 최근에 많이 쓰이고 있는 효율적인 누설 전류 감소 기술이다.

파워 게이팅 회로에서는 스위치로서 슬립 트랜지스터(Sleep Transistor)가 사용되어 논리블록으로의 전원 공급을 차단한다. 따라서 누설 전류가 근본적으로 차단된다.

일반적인 파워 게이팅은 전원 공급과 차단을 결정하는 주체가 하드웨어가 아닌 소프트웨어이다. 이러한 파워 게이팅에서는 반드시 회로가 대기 상태(Idle state)에 있을 때 특정 조건을 만족시키면 전원차단 상태(Sleep State)로 들어가게 되어 있다.

이러한 방식에서는 소프트웨어 비용이 크고 외부적인 제어 알고리듬에 따라 파워 게이팅의 효율이 좌우되는 단점이 있다.

본 발명의 목적은 반도체 직접 회로 장치가 동작과 대기 상태를 오갈 때, 외부로부터의 제어 받을 필요 없이 자가 제어가 가능한 동적 파워 게이팅 회로를 제공하는 것이다.

본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

전술한 목적을 달성하기 위한 본 발명의 일면에 따른 반도체 장치는, 전원 전압을 인가받아 입력신호를 처리하고, 처리완료신호를 출력하는 로직 블록과, 상기 로직 블록에 상기 전원 전압을 인가하기 위해 제1 레벨의 요청신호를 제공하고, 상기 요청신호에 대한 응답신호를 입력받으면 제2 레벨의 요청신호를 제공하는 컨트롤러 및 상기 제1 레벨의 요청신호를 제공받아 상기 전원 전압을 상기 로직 블록으로 인가하고, 상기 처리완료신호가 출력되면 상기 응답 신호를 상기 컨트롤러로 제공하고, 상기 제2 레벨의 요청신호를 제공받아 상기 전원 전압을 차단하는 파워 게이팅 회로를 포함한다.

본 발명의 다른 면에 따른 파워 게이팅 회로는, 요청신호의 레벨을 반전시키는 인버터와, 상기 인버터에 의해 상기 반전된 레벨의 요청신호를 제공받아 스위칭하되, 상기 요청신호가 하이레벨이면 상기 전원 전압을 상기 로직 블록에 인가하 고, 로우레벨이면 차단하는 적어도 하나의 P모스 트랜지스터 및 상기 하이레벨의 요청신호와, 상기 로직 블록이 상기 전원 전압을 인가받아 동작한 후 출력하는 하이레벨의 처리완료신호를 제2 입력노드를 통해 입력받아 상기 응답신호를 출력하는 씨-엘레먼트(c-element)를 포함한다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명에 따르면, 상술한 바와 같이, 파워 게이팅 회로를 자가 제어 방식으로 구현함으로써 소프트웨어 알고리듬 등의 비용 없이 효율을 극대화 할 수 있다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 한편, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 또한, 본 명세서에서 하나의 소자(elements)가 다른 소자와 "연결된(connected to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 본 명세 서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.

도 1 내지 도 3을 참조하여 실시예에 따른 파워 게이팅 회로 및 이를 포함하는 반도체 장치를 설명한다. 도 1은 실시예에 따른 반도체 장치를 나타내는 블록도이고, 도 2는 도 1의 파워 게이팅 회로를 나타내는 회로도이고, 도 3은 도 1의 파워 게이팅회로의 동작을 나타내는 신호도이다.

도 1을 참조하면, 반도체 장치(10)는, 컨트롤러(100)와, 파워 게이팅 회로(200, 201)와 로직 블록(300, 301)을 포함한다.

구체적으로 살펴보면, 컨트롤러(100)는 로직 블록(300, 301)에 전원 전압(Vdd)을 인가 또는 차단하기 위해 후술하는 파워 게이팅 회로(200, 201)와 요청신호(REQ) 및 그에 대한 응답신호(ACK)를 주고 받는다. 예를 들어 컨트롤러(100)는 로직 블록(300, 301)에 전원 전압(Vdd)을 인가하기 위해 제1 레벨의 요청신호(REQ)를 파워 게이팅 회로(200, 201)로 출력하고, 파워 게이팅 회로(200, 201)로부터 그에 대한 응답신호(ACK), 예컨데 제1 레벨의 응답신호(ACK)를 입력받고, 제1 레벨의 응답신호(ACK)를 입력받으면 전원 전압(Vdd)을 차단하기 위해 제2 레벨의 요청신호(REQ)를 파워 게이팅 회로(200, 201)로 출력한다. 전원 전압(Vdd)이 차단되면 컨트롤러(100)는 파워 게이팅 회로(200, 201)로부터 제2 레벨의 응답신호(ACK)를 입력받는다. 컨트롤러(100)는 이와 같은 방법으로 각 로직 블록(200, 201)에 전원 전압(Vdd)을 인가 또는 차단한다.

로직 블록(300, 301)에 전원 전압(Vdd)을 인가하면 로직 블록(300, 301)이 소정의 동작(예컨데 계산 동작)을 수행하므로, 요청신호(REQ)는 해당 로직 블록(300, 301)의 동작을 요청하는 신호일 수 있다. 이하에서 제1 레벨은 하이레벨이고, 제2 레벨은 로우레벨인 경우를 예로 들어 설명하나, 본 발명이 그 반대의 경우를 배제하는 것은 아니다.

파워 게이팅 회로(200, 201)는 컨트롤러(100)로부터 요청신호(REQ)의 레벨에 따라 선택적으로 전원 전압(Vdd)을 로직 블록(300, 301)으로 인가 또는 차단한다. 또한 전원 전압(Vdd)을 로직 블록(300, 301)에 인가한 후, 로직 블록(300, 301)이 소정의 동작을 완료하면, 응답신호(ACK)를 컨트롤러(100)로 출력한다. 구체적으로, 파워 게이팅 회로(200, 201)는 하이레벨의 요청신호(REQ)를 입력받아 전원 전압(Vdd)을 로직 블록(300, 301)으로 인가하고, 로직 블록(300, 301)이 소정 동작을 완료한 후에 하이레벨의 처리완료신호(CMP)를 제공하면, 하이레벨의 응답신호(ACK)를 컨트롤러(100)로 출력한다. 컨트롤러(100)가 하이레벨의 응답신호(ACK)를 입력받으면 로우레벨의 요청신호(REQ)를 출력하고, 전원 전압(Vdd)이 차단되므로, 응답신호(ACK)는 로직 블록(300, 301)의 동작이 완료되었음을 알리는 신호 또는 전원 전압(Vdd)을 차단하기 위한 신호일 수 있다.

로직 블록(300, 301)은 전원 전압(Vdd)을 인가받아 입력신호(IN)를 소정 처리하여 출력신호(OUT)를 출력한다. 또한 동작 완료 후에는 이를 알리는 처리완료신호(CMP)를 출력한다. 예컨대 로직 블록(300, 301)은 동작 완료 후, 처리완료신호(CMP)를 소정 시간 하이레벨로 유지하고 로우레벨로 천이시킬 수 있다. 로직 블 록(300, 301)이 처리완료신호(CMP)를 소정 시간 하이레벨로 유지한 후 로우레벨로 천이시킬 수도 있으며, 또한 전원 전압(Vdd)이 차단되므로 그로 인해 처리완료신호(CMP)가 로우레벨로 차단될 수도 있다. 여기서 로직 블록(300, 301)이 동작 완료 후에 처리완료신호(CMP)를 출력하는 방법은 공지된 여러가지 방법으로 구현될 수 있으며, 본 발명에서는 어느 한 가지로 한정하지 않는다.

이와 같이 본 발명은, 로직 블록(300, 301)에 전원 전압(Vdd)을 인가 또는 차단하는데, 로직 블록(200, 201)이 동작 수행을 위하여 전원 전압(Vdd)을 필요로 하는 경우에만 전원 전압(Vdd)을 인가하므로 불필요한 누설 전류를 줄일 수 있으며, 이때 소프트웨어 등을 이용하여 누설 전류를 줄이지 않고, 파워 게이팅 회로(200, 201) 자체적으로 제어가 가능하므로, 적은 비용으로 효율적으로 누설 전류를 줄일 수 있다.

이하에서 도 2를 더 참조하여 도 1의 파워 게이팅 회로(200, 201)에 대해 좀더 구체적으로 설명한다.

도 2를 더 참조하면, 일 실시예에 따른 파워 게이팅 회로(200, 201) 는 인버터(INV)와, 스위칭부(210)와, 응답신호 생성부(C) 및 풀다운부(220)를 포함한다.

인버터(INV)는 요청신호(REQ)의 레벨을 반전시켜, 레벨이 반전된 요청신호(REQ)를 스위칭부(210) 및 풀다운부(220)로 제공한다.

스위칭부(210)는 인버터(INV)를 통해 레벨이 반전된 요청신호(REQ)를 입력받아 스위칭되어 전원 전압(Vdd)을 인가 또는 차단시킨다. 예컨대 요청신호(REQ)가 하이레벨이면, 인버터(INV)에 의해 반전된 로우레벨의 요청신호(REQ)를 입력받아 인에이블되어 전원 전압(Vdd)을 로직 블록(300, 301)으로 인가한다. 요청신호(REQ)가 로우레벨이면, 인버터(INV)에 의해 반전된 하이레벨의 요청신호(REQ)를 입력받아 디스에이블되어 전원 전압(Vdd)을 차단한다. 이러한 스위칭부(210)는 적어도 하나의 P모스 트랜지스터(P1, P2)일 수 있고, 2이상인 경우 P모스 트랜지스터(P1, P2)는 직렬로 연결될 수 있다.

응답신호 생성부(C)는 요청신호(REQ)와 처리완료신호(CMP)를 이용하여 요청신호(REQ)에 대한 응답신호(ACK)를 생성하여 컨트롤러(100)로 출력한다. 예컨대 응답신호 생성부(C)는 씨-엘레먼트(이하 C-element라 함)를 포함할 수 있다.

C-element(C)는, 제1 입력 노드로 요청신호(REQ)를 입력받고 제2 입력 노드로 처리완료신호(CMP)를 입력받아, 다음과 같은 진리표에 따라 동작한다.

[진리표]

REQ(제1 입력 노드)	CMP(제2 입력 노드)	ACK(출력)
0	0	0
0	1	이전 값 유지
1	0	이전 값 유지
1	1	1

진리표를 참조하여 구체적으로 설명하면, 전원 전압(Vdd)이 로직 블록(300, 301)에 인가되지 않는 시점에서, 즉 컨트롤러(100)가 로우레벨의 요청신호(REQ)를 출력하는 경우, 로직 블록(300, 301)에 전원 전압(Vdd)이 인가되지 않으므로 처리완료신호(CMP)도 로우레벨이므로, C-element(C)는 로우레벨의 응답신호(ACK)를 출력한다.

다음으로, 컨트롤러(100)가 로직 블록(300, 301)에 전원 전압(Vdd)을 인가하기 위해, 하이레벨의 요청신호(REQ)를 출력하면, 스위칭부(210)가 인에이블되어 전원 전압(Vdd)을 로직 블록(300, 301)에 인가한다. 로직 블록(300, 301)은 전원 전압(Vdd)을 인가받아 동작한 후, 하이레벨의 처리완료신호(CMP)를 출력한다. 이때 C-element(C)는 하이레벨의 응답신호(ACK)를 출력한다.

그리고 컨트롤러(100)는 하이레벨의 응답신호(ACK)를 입력받으면, 요청신호(REQ)를 로우레벨로 전환한다. 요청신호(REQ)가 로우레벨이 되면, 스위칭부(210)는 디스에이블되어 전원 전압(Vdd)을 차단하고, C-element(C)의 제1 입력 노드는 로우레벨이 된다. 또한 처리완료신호(CMP)는, 전술한 바와 동작 완료 후에 하이레벨에서 로우레벨로 천이되므로, C-element(C)의 제2 입력 노드도 로우레벨이 된다. 따라서 C-element(C)는 로우레벨의 응답신호(ACK)를 출력하게 된다.

여기서 로직 블록(300, 301)의 동작 완료 후에, 처리완료신호(CMP)가 신속히 로우레벨로 천이되지 않을 수도 있으며, 이러한 경우 C-element(C)의 제2 입력 노드가 신속하게 로우레벨이 되지 않을 수도 있다. 따라서 풀다운부(220)는 요청신호(REQ)가 로우레벨일 때 인에이블되어 C-element(C)의 제2 입력 노드를 풀다운시킨다. 이러한 풀다운부(220)는 N모스 트랜지스터(N1)일 수 있다. 즉 풀다운부(220)는 인버터(INV)에 의해 반전된 하이레벨의 요청신호(REQ)를 제공받아 인에이블되어 제2 입력 노드를 그라운드와 연결시킬 수 있다.

이러한 동작에 따른 신호의 흐름이 도 3에 도시되어 있다.

도 3을 참조하면, 요청신호(REQ) 및 응답신호(ACK)와, 로직 블록(300, 301)으로의 입력신호(IN) 및 출력신호(OUT)가 도시되어 있다.

구체적으로 살펴보면, 요청신호(REQ)는 로직 블록(300, 301)의 턴 온을 의미하고, 컨트롤러(100)는 로직 블록(300, 301)으로부터 응답신호(ACK)를 받을 때까지 전원 전원을 인가한다. 로직 블록(300, 301)은 로직 블록(200, 201) 딜레이(Logic Block Delay) 시간 후에 입력신호(IN)를 처리하여 출력신호(OUT)를 출력하기 시작한다. 로직 블록(300, 301)의 동작 완료 후에 파워 게이팅 회로(200, 201)로부터 응답신호(ACK)를 받으면 요청신호(REQ)를 로우레벨로 천이시키고 로직 블록(300, 301)으로의 전원 공급을 끊는다.

즉, 자가제어 가능한 파워 게이팅은 로직 블록(200, 201)의 사용이 필요한 경우에만 전원이 공급되므로 불필요한 누설전류 소모를 효과적으로 줄일 수 있다.

이와 같은 자가 제어 동적 파워 게이팅(Self-timed Dynamic Power Gating)은 동작 상태(Active State)에서 회로 자체적으로 내려지는 판단에 따라 전원을 공급해 주는 것으로서, 종래에 외부의 제어 알고리듬에 따라 파워 게이팅 회로(200, 201)를 제어하는 기술에 비해, 별도의 소프트웨어를 이용하지 않는다는 면에서 비용의 절감 효과를 얻을 수 있고, 파워 게이팅의 구현이 가능하고 효율 또한 극대화 할 수 있다. 본 실시예에서 자가 제어 회로를 구현하기 위해서 전역 클록을 쓰지 않는 비동기식 회로 기법을 활용한다. 이는 전역적인 시간을 가정하지 않고 지역적인 핸드쉐이킹 프로토콜에 의해 데이터를 주고 받는데, 요청신호(REQ)와 그에 대한 응답신호(ACK)가 그것이다. 다만, 요청신호(REQ)와 응답신호(ACK) 간에 최소한의 동기를 맞추기 위해 본 실시예에서는 C-element(C)를 사용하는 것이다.

이러한 본 발명의 실시예에 따른 파워 게이팅 회로(200, 201)는 자가 제어가 가능하므로, 소프트웨어 등을 통제를 필요로 하는 일반적인 파워 게이팅 회로(200, 201)에 비해 비용 효율적이며, 누설 전류 감소 효율이 높다.

본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 예를 들어 본 발명의 제어 방법을 실현하기 위한 프로그램이 기록된 기록매체의 형태 등 다양한 형태로 구현될 수 있다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

도 1은 실시예에 따른 반도체 장치를 나타내는 블록도이다.

도 2는 도 1의 파워 게이팅 회로를 나타내는 회로도이다.

도 3은 도 1의 파워 게이팅회로의 동작을 나타내는 신호도이다.

(도면의 주요부분에 대한 부호의 설명)

10: 반도체 장치 100: 컨트롤러

200, 201: 파워 게이팅 회로부 210: 스위칭부

220: 풀다운부 300, 301: 로직 블록

Claims (10)

1. 전원 전압을 인가받아 입력신호를 처리하고, 처리완료신호를 출력하는 로직 블록;

   상기 로직 블록에 상기 전원 전압을 인가하기 위해 제1 레벨의 요청신호를 제공하고, 상기 요청신호에 대한 응답신호를 입력받으면 제2 레벨의 요청신호를 제공하는 컨트롤러; 및

   상기 제1 레벨의 요청신호를 제공받아 상기 전원 전압을 상기 로직 블록으로 인가하고, 상기 처리완료신호가 출력되면 상기 응답 신호를 상기 컨트롤러로 제공하고, 상기 제2 레벨의 요청신호를 제공받아 상기 전원 전압을 차단하는 파워 게이팅 회로를 포함하는 반도체 장치.
2. 제 1항에 있어서, 상기 파워 게이팅 회로는

   상기 제1 레벨의 요청신호가 출력되면 인에이블되어 상기 전원 전압을 상기 로직 블록으로 제공하고, 상기 제2 레벨의 요청신호가 출력되면 디스에이블되어 상기 전원 전압을 차단하는 적어도 하나의 트랜지스터를 포함하는 반도체 장치.
3. 제 2항에 있어서,

   상기 트랜지스터는 P모스 트랜지스터이고, 상기 제1 레벨은 하이레벨이고 상기 제2 레벨은 로우레벨이며,

   상기 파워 게이팅 회로는 상기 제1 및 제2 요청신호의 각 레벨을 반전시켜 상기 P모스 트랜지스터로 제공하는 인버터를 더 포함하는 반도체 장치.
4. 제 1항에 있어서, 상기 파워 게이팅 회로는

   제1 레벨의 상기 요청신호 및 상기 제1 레벨의 처리완료신호를 각각 제1 및 제2 입력 노드를 통해 입력받아 상기 응답 신호를 출력하는 씨-엘레먼트(c-element)를 포함하는 반도체 장치.
5. 제 4항에 있어서, 상기 파워 게이팅 회로는

   상기 요청신호의 레벨을 반전시키는 인버터와,

   상기 컨트롤러로부터 출력된 상기 제2 레벨의 요청신호가 상기 인버터에 의해 반전된 신호에 인에이블되어 상기 제2 입력 노드를 풀다운시키는 풀다운부를 더 포함하는 반도체 장치.
6. 제 5항에 있어서,

   상기 풀다운부는 N모스 트랜지스터인 반도체 장치.
7. 요청신호의 레벨에 따라 로직 블록에 전원 전압을 선택적으로 인가하고, 그에 대한 응답신호를 출력하는 파워 게이팅 회로에 있어서,

   상기 요청신호의 레벨을 반전시키는 인버터;

   상기 인버터에 의해 상기 반전된 레벨의 요청신호를 제공받아 스위칭하되, 상기 요청신호가 하이레벨이면 상기 전원 전압을 상기 로직 블록에 인가하고, 로우레벨이면 차단하는 적어도 하나의 P모스 트랜지스터; 및

   상기 하이레벨의 요청신호와, 상기 로직 블록이 상기 전원 전압을 인가받아 동작한 후 출력하는 하이레벨의 처리완료신호를 제2 입력노드를 통해 입력받아 상기 응답신호를 출력하는 씨-엘레먼트(c-element)를 포함하는 파워 게이팅 회로.
8. 제 7항에 있어서,

   상기 씨-엘레먼트는 상기 하이레벨의 요청신호 및 상기 하이레벨의 처리완료신호를 입력받아 하이레벨의 상기 응답신호를 출력한 후,

   상기 요청신호 및 처리완료신호가 모두 로우레벨이면 로우레벨의 상기 응답신호를 출력하는 파워 게이팅 회로.
9. 제 8항에 있어서,

   상기 씨-엘레먼트가 상기 요청신호를 입력받는 제1 입력 노드와, 상기 처리완료신호를 입력 받는 제2 입력 노드를 포함할 때,

   상기 요청신호가 로우레벨이면 상기 제2 입력 노드를 풀다운시키는 풀다운 트랜지스터를 더 포함하는 파워 게이팅 회로.
10. 제 9항에 있어서,

    상기 풀다운 트랜지스터는, 상기 인버터에 의해 반전된 요청신호가 하이레벨이면 인에이블되어 상기 제2 입력 노드를 풀다운시키는 N모스 트랜지스터인 파워 게이팅 회로.

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