KR102062370B1 - 반도체 장치 - Google Patents

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KR102062370B1 KR1020130075068A KR20130075068A KR102062370B1 KR 102062370 B1 KR102062370 B1 KR 102062370B1 KR 1020130075068 A KR1020130075068 A KR 1020130075068A KR 20130075068 A KR20130075068 A KR 20130075068A KR 102062370 B1 KR102062370 B1 KR 102062370B1
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Abstract

어레이 이-퓨즈를 포함하는 퓨즈부; 파워-업 신호에 응답하여 상기 퓨즈부의 정보를 읽기 위한 부트-업 신호를 상기 퓨즈부에 제공하는 부트-업 신호 생성부; 상기 파워-업 신호에 응답하여 상기 퓨즈부에 다수의 구동 전압을 제공하기 위한 전원 생성부; 및 상기 다수의 구동 전압이 상기 퓨즈부에 공급되는 것을 차단하기 위하여 상기 퓨즈부로부터 부트-업 종료 신호를 인가받아 상기 전원 생성부를 제어하는 파워 조절부를 포함하는 반도체 장치가 제공되며, 이에 의해 어레이 이-퓨즈(Array E-Fuse)로 인한 추가적인 전력 소모를 줄일 수 있다.

Description

반도체 장치{SEMI CONDUCTOR}
본 기술은 어레이 이-퓨즈에 관한 반도체 장치에 관한 것으로, 특히 어레이 이-퓨즈(Array E-Fuse)에 공급되는 전원을 조절하기 위한 파워 게이팅 기술에 관한 것이다.
일반적으로 DRAM에 사용되는 PMOS 트랜지스터와 NMOS 트랜지스터는 각각 문턱 전압(threshold voltage : 이하, VT라 칭함)을 갖고 있다. 따라서, PMOS 트랜지스터의 문턱 전압과 NMOS 트랜지스터의 문턱 전압의 합인 '2VT' 이상 되는 외부 전압(VDD)을 기본적으로 확보해야 동작영역이 안정화된다. 때문에, 일반적으로 DRAM에는 외부 전압(VDD)이 필요한 전압레벨까지 상승했을 경우, 그것을 알려주는 파워업 신호(이하, PWRUP라 칭함)를 생성하는 파워업 신호 생성장치가 필요하다. 이 파워업 신호 생성장치는 외부 전압(VDD)이 인가된 후 정해진 전압레벨-목표 전압(target voltage) - 까지는 예컨데, 논리 '로우'(low)의 파워업 신호(PWRUP)를 출력하고, 외부 전압(VDD)이 목표 전압 이상으로 안정화되면 논리'하이'(high)로 천이하는 파워업 신호(PWRUP)를 생성한다. 내부 회로는 이 파워업 신호(PWRUP)에 응답하여 외부 전압(VDD)이 충분한 전압레벨이 확보되었음을 인지하여 동작을 수행하게 된다. 한편, 반도체 소자가 고 집적화되면서 칩 사이즈(chip size)는 점점 더 작아지고 있으며, 동작 전압(operating voltage) 또한 더욱 낮아지고 있다. 또한, 딥 파워다운 모드(Deep Power Down Mode)를 갖추어, 원하지 않는 전력소모를 줄이려고 노력하고 있다.
반도체 내부의 전기적인 퓨즈(Electrical fuse)를 어레이 형태로 구성하는 것을 어레이 이-퓨즈(ARE,Array E-Fuse)라 칭한다. 어레이 이-퓨즈(ARE)의 리페어 정보를 외부 전원 전압(VDD)를 인가한 이후 파워-업(PWRUP) 시간 안에 모든 정보를 읽어 내부의 래치(Latch)에 저장하는 과정을 부트-업(boot-up)이라 한다. 퓨즈의 정보를 반도체 메모리 장치가 동작하기 전에 래치 정보를 읽어야 하는 부트-업(boot-up) 동작이 필요하다. 기존의 메탈 퓨즈의 경우에는 파워-업(PWRUP)이 되면 메탈 퓨즈가 끊어졌는지 안 끊어졌는지에 따라서 자동으로 래치(latch)에 저장이 된다. 하지만 어레이 이-퓨즈(ARE)의 경우에는 파워-업(PWRUP)이 되면서 특정 시간에 각각의 셀에 대한 정보를 한 번씩 읽어내는 부트-업 리드(boot-up RD) 동작이 이루어져야 한다. 이 부트-업(boot-up)은 스펙 또는 메모리 동작을 위한 준비 시간인 파워-업(PWRUP) 시간 안에 이루어져야 하기 때문에 메모리 용량이 커질수록 한번에 읽어와야 하는 퓨즈 정보의 양이 매우 많이 증가한다. 특히, 어레이 이-퓨즈(ARE)를 사용하는 반도체 메모리 장치의 경우에는 소모 전류(Current)를 줄이고자 하는 노력이 필요하다. 따라서, 메모리 장치 내에서 낮은 전압으로 동작하는 즉, 문턱 전압(VT)이 낮은 트랜지스터들(Transistor)을 사용하면 빠르게 동작은 가능 하지만 그만큼 전류 손실(Current Leakage)이 많게 된다. 결국 메모리 장치의 노멀(Normal) 동작일 경우에 전류 손실이 증가하기 때문에 어레이 이-퓨즈(ARE) 사용 시에 추가적으로 전류 소모를 유발하게 된다.
본 발명의 실시예는 어레이 이-퓨즈(ARE,Array E-Fuse)의 사용 시에 전력 소모를 줄이기 위해 부트-업(Boot-Up) 동작 이후 어레이 이-퓨즈(ARE)의 구동 전압을 조절하여, 소모 전류를 줄이는 반도체 장치를 제공하기 위한 것이다.
본 발명의 일실시예에 따른 반도체 장치는, 어레이 이-퓨즈를 포함하는 퓨즈부; 파워-업 신호에 응답하여 상기 퓨즈부의 정보를 읽기 위한 부트-업 신호를 상기 퓨즈부에 제공하는 부트-업 신호 생성부; 상기 파워-업 신호에 응답하여 상기 퓨즈부에 다수의 구동 전압을 제공하기 위한 전원 생성부; 및 상기 다수의 구동 전압이 상기 퓨즈부에 공급되는 것을 차단하기 위하여 상기 퓨즈부로부터 부트-업 종료 신호를 인가받아 상기 전원 생성부를 제어하는 파워 조절부를 포함할 수 있다.
여기서 파워 조절부는 상기 부트-업 종료 신호를 내부 전압의 레벨로 시프터시키는 레벨 시프터부를 포함하며, 상기 레벨 시프터부에서 시프팅된 부트-업 종료 신호를 인가받아 상기 전원 생성부를 조절하는 파워 게이팅부를 더 포함할 수 있으며, 상기 전원 생성부는 상기 어레이 이-퓨즈 구동 전압을 생성하기 위한 퓨즈 전원 생성부 및 부트-업 리드 동작을 위한 리드 전압을 생성하기 위한 리드 전원 생성부를 포함할 수 있다.
여기서 퓨즈 전원 생성부는, 제1 전원 전압을 입력받아 레귤레이팅하여 상기 내부 전압의 레벨로 출력하는 레귤레이터를 포함할 수 있으며, 상기 리드 전원 생성부는, 상기 제1 전원 전압을 입력받아 고전압의 레벨인지 감지하여 펌핑 인에이블 신호를 출력하는 검출부를 포함하며, 상기 펌핑 인에이블 신호에 응답하여 상기 고전압의 레벨로 출력하기 위한 펌핑 동작을 수행하는 고전압 펌프부를 포함할 수 있다.
여기서 퓨즈부는, 상기 전원 생성부에서 출력한 구동 전압을 인가받아 상기 어레이 이-퓨즈에 사용하는 다수의 전원 전압을 생성하기 위한 직류 전원 생성부를 더 포함할 수 있고으며, 상기 부트-업 종료 신호를 생성하기 위한 부트-업 종료 신호 생성부를 더 포함할 수 있다.
또한, 본 발명의 일실시예에 따른 어레이 이-퓨즈를 포함하는 반도체 장치의 구동 방법에 있어서, 파워-업 신호를 생성하는 제1 단계; 상기 파워-업 신호가 목표 레벨에 도달하기 이전에 다수의 구동 전압에 의해 상기 어레이 이-퓨즈의 정보를 읽는 제2 단계; 및 상기 어레이 이-퓨즈의 정보를 읽기 완료 후 상기 어레이 이-퓨즈에 전달되는 상기 다수의 구동 전압을 차단하는 제3 단계를 포함할 수 있다.
여기서 제3 단계는, 상기 어레이 이-퓨즈의 정보를 읽기 완료 후 완료 신호를 생성하는 단계; 상기 완료 신호를 내부 전압의 레벨로 쉬프팅하는 단계; 상기 쉬프팅된 신호를 상기 완료 신호로 이용하는 단계; 상기 다수의 구동 전압이 상기 어레이 이-퓨즈로 전달되는 것을 차단하는 단계를 포함할 수 있다.
제안된 실시예의 반도체 장치는 부트-업(Boot-Up) 동작 이후 어레이 이-퓨즈(ARE,Array E-Fuse)의 구동 전압을 조절하여, 어레이 이-퓨즈(ARE)를 사용하면서 발생하는 추가적인 전력 소모를 줄일 수 있다.
도1은 반도체 장치의 블록 구성도.
도2는 도1의 파워 게이팅부와 전원 생성부의 상세 회로도.
도3은 도1의 레벨 시프터부의 상세 회로도.
도4는 본 발명이 적용된 메모리 장치가 응용된 정보 처리 시스템을 나타내는 블록도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도1은 반도체 장치의 블럭 구성도이다. 도1을 참조하면, 반도체 장치(500)는 퓨즈부(100), 부트-업 신호 생성부(200), 전원 생성부(300) 및 파워 조절부(400)를 포함할 수 있다.
퓨즈부(100)는 다수의 어레이 이-퓨즈(110)를 포함할 수 있다. 퓨즈부(100) 내에는 어레이 이-퓨즈(110)에 사용되는 다수의 전압인 'PBIAS', 'NBIAS', 'VREFSA' 등을 생성하기 위한 직류 전원 생성부(150)를 포함할 수 있다. 또한, 퓨즈부(100)는 어레이 이-퓨즈(110)에서 부트-업(Boot-Up)을 시작하여 마지막 정보까지 읽어내면 부트-업(Boot-Up) 종료되는 시점에 맞춰 부트-업 종료 신호(CNTEND)를 생성하기 위한 부트-업 종료 신호 생성부(130)를 포함할 수 있다.
부트-업 신호 생성부(200)는 파워-업 신호(PWRUP) 응답하여 부트-업 신호(BOOTUP)를 생성할 수 있다.
전원 생성부(300)는 파워-업 신호(PWRUP)에 응답하여 퓨즈부(100)에 다수의 구동 전압(VRD,VDD1ARE)을 제공한다.
파워 조절부(400)는 다수의 구동 전압(VRD,VDD1ARE)이 퓨즈부(100)에 공급되는 것을 차단하기 위하여 퓨즈부(100)로부터 부트-업 종료 신호(CNTEND)를 인가받아 전원 생성부(300)를 제어한다. 파워 조절부(400)는 퓨즈부(100)에서 출력한 부트-업 종료 신호(CNTEND)를 내부 전압(VPERI)의 레벨로 시프터시키는 레벨 시프터부(410)를 포함할 수 있다. 파워 조절부(400)는 레벨 시프터부(410)에서 시프팅된 부트-업 종료 신호(CNTEND_LS)를 입력받아 구동 전압(VRD, VDD1ARE)을 조절하기 위한 파워 게이팅부(430)를 포함할 수 있다.
부트-업 신호 생성부(200)에서 출력한 신호(BOOTUP)와 전원 생성부(300)에서 출력한 구동 전압(VRD,VDD1ARE)을 인가받은 어레이 이-퓨즈(110)는 부트-업 동작(Boot-Up)을 시작한다. 부트-업 동작(Boot-Up)이 종료되면, 퓨즈부(100) 내의 부트-업 종료 신호 생성부(130)에서 부트-업 종료 신호(CNTEND)가 '하이' 레벨로 출력한다. 이때, 부트-업 종료 신호(CNTEND)는 어레이 이-퓨즈 구동 전압(VDD1ARE) 레벨의 신호로써, 내부 전압(VPERI) 레벨인 'CNTEND_LS' 신호로 레벨 시프터부(410)에서 시프팅된다. '하이' 레벨의 시프팅된 부트-업 종료 신호(CNTEND_LS)는 전원 생성부(300)로 인가된다. 전원 생성부(300) 내에 구비된 PMOS 트랜지스터가 네거티브 게이트 바이어스(Negative Gate Bias)가 걸리면서 다수의 구동 전압인 어레이 이-퓨즈 구동 전압(VDD1ARE)과 리드 구동 전압(VRD)이 플로팅(Floating) 된다. 이에 따라, 부트-업 종료시에 퓨즈부(100) 내의 직류 전원 생성부(150)에 의한 어레이 이-퓨즈(110)에 공급되는 다수의 파워들은 오프(Off) 되어 추가적으로 발생될 수 있는 소모 전류를 줄일 수 있게 된다.
도2는 도1의 전원 생성부(300)와 파워 게이팅부(430)의 상세 회로도이다. 도2를 참조하면, 전원 생성부(300)와 파워 조절부의 파워 게이팅부(430)가 도시되어있다. 먼저, 일반적으로 파워-업 신호는 사용하는 파워의 레벨을 보고 생성되는 트리거(Trigger) 신호이다. 반도체 장치(500)는 이종 전원인 제1 전원 전압(VDD1)과 제2 전원 전압(VDD2)을 사용한다. 제2 전원 전압(VDD2)는 제1 전원 전압(VDD1)보다 낮은 전원으로써, 파워-업 신호(PWRUP)는 제1 전원 전압(VDD1)과 제2 전원 전압(VDD2)의 레벨이 모두 타겟 포인트에 도달하였을 경우 생성된다. 이종 전원을 사용하는 이유는 제2 전원 전압(VDD2)가 너무 낮은 전원이기 때문에 낮은 전원에서의 안정한 동작을 위해서 제1 전원 전압(VDD1)을 사용하게 된다. 본 발명에서의 파워-업 신호(PWRUP)는 딥 파워다운 모드(DPD)와 관련된 신호이다. 선택적으로는 딥 파워다운 모드(DPD)와 관계없이 항상 동일한 레벨로 유지되는 제2 파워-업 신호(PWRUP_EXT)를 사용할 수 있다. 파워-업 신호(PWRUP)는 딥 파워다운 모드(DPD) 탈출 시 파워-업 신호를 초기화시키는 특성을 가진다. 제2 파워-업 신호(PWRUP_EXT)는 딥 파워다운 모드(DPD) 탈출 시에 파워-업 신호를 초기화시키지 않는 신호이다.
파워 게이팅부(430)는 풀업부(431)와 풀다운부(433)를 포함할 수 있다. 파워 게이팅부(430)는 풀업부(431) 및 풀다운부(433)와 전원 생성부(300) 사이에 인버터(Inverter)로 구성된 래치(Latch)와 파워 게이팅 노드(PWR_GATING)를 포함할 수 있다. 먼저, 풀다운부(433)은 NMOS 트랜지스터(MN1)를 포함하며, 제2 파워-업 신호(PWRUP_EXT)를 반전시킨 신호를 NMOS 트랜지스터(MN1)의 게이트 신호로써 인가받는다. 전술하였듯이 풀다운부(433)은 파워-업 신호(PWRUP) 혹은 제2 파워-업 신호(PWRUP_EXT)를 선택적으로 사용할 수 있다. 파워 게이팅부(430)는 파워 게이팅 노드(PWR_GATING)와 연결되어 파워-업 신호(PWRUP)를 내부 전압(VPERI)로 동작하는 인버터(Inverter)를 통해 반전시켜 게이트 신호로 인가받는 NMOS 트랜지스터를 구비할 수 있다. 풀업부(431)은 PMOS 트랜지스터(MP1)를 포함하며, PMOS 트랜지스터(MP1)의 게이트는 파워-업 신호(PWRUP)와 관련된 PMOS 트랜지스터(MP2)와 시프팅된 부트-업 종료 신호(CNTEND_LS)와 관련된 NMOS 트랜지스터(MN2)를 포함할 수 있다. PMOS 트랜지스터(MP2)는 제1 전원 전압(VDD1)을 소스로 하고 파워-업 신호(PWRUP)를 게이트 신호로써 인가받는다. 파워-업 신호(PWRUP)는 제1 전원 전압(VDD1) 레벨로 시프팅하기 위한 레벨 시프터(VDD1 Level Shifter)를 포함할 수 있다. NMOS 트랜지스터(MN2)의 게이트는 시프팅된 부트-업 종료 신호(CNTEND_LS)를 작은 하이 펄스(High Pulse)로 펄스(Pulse) 폭을 절충하기 위한 지연부(DELAY)와 인버터(Inverter) 그리고 난드 게이트(NAND GATE)를 통과하여 반전시킨 신호를 인가받는다. 또한, 풀업부(431)의 PMOS 트랜지스터(MP1)의 게이트는 PMOS 트랜지스터(MP2)와 NMOS 트랜지스터(MN2)의 드레인과 연결된 노드(A)를 포함할 수 있다. 노드(A)와 PMOS 트랜지스터(MP1) 사이에는 인버터(Inverter)로 구성된 래치(Latch)가 존재할 수 있다. 파워-업 구간에서 파워-업 신호(PWRUP)에 의해 노드(A)는 '하이'로 유지하게 된다.
전원 생성부(300)는 어레이 이-퓨즈 구동 전압(VDD1ARE)을 생성하기 위한 퓨즈 전원 생성부(310)와 퓨즈 어레이의 부트-업 리드(Boot-Up RD) 동작을 위한 리드 구동 전압(VRD)을 생성하는 리드 전원 생성부(330)을 포함할 수 있다. 전원 생성부(300) 내에 포함된 퓨즈 전원 생성부(310)는 제1 전원 전압(VDD1)을 입력받아 레귤레이팅하여 내부 전압(VPERIY)의 레벨로 출력하는 레귤레이터(VPERIY Regulator)를 포함할 수 있다. 리드 전원 생성부(330)는 제1 전원 전압(VDD1)을 입력받아 고전압(VPP)의 레벨인지 감지하여 펌핑 인에이블 신호를 출력하는 검출부(Detector)를 포함하며, 펌핑 인에이블 신호에 응답하여 고전압(VPP)의 레벨로 출력하기 위한 펌핑 동작을 수행하는 고전압 펌프부(VPP PUMP)를 포함할 수 있다.
구체적으로, 퓨즈 전원 생성부(310)은 제1 전원 전압(VDD1)을 소스로 하고, 레귤레이터(VPERIY Regulator)를 통해 제1 전원 전압(VDD1)을 다운-컨버터하여 내부 전압 레벨인 'VPERIY' 전압을 생성한다. 'VPERIY' 전압은 PMOS 트랜지스터가 턴-온 될 경우, 전류 패스를 형성하여 어레이 이-퓨즈 구동 전압(VDD1ARE)를 생성한다. 리드 전원 생성부(330)는 제1 전원 전압(VDD1)을 소스로 하고, 검출기(Detector)와 고전압 펌프(VPP PUMP)를 통하여 고전압 레벨의 'VPP_PRE' 전압을 생성한다. 'VPP_PRE' 전압은 PMOS 트랜지스터가 턴-온 될 경우, 전류 패스를 형성하여 부트-업 리드(Boot-Up RD) 동작을 위한 리드 구동 전압(VRD)를 생성한다. PMOS 트랜지스터의 게이트 단 앞에는 파워 게이팅 노드(PWR_GATING)에서 제1 전원 전압(VDD1) 레벨로 인가되는 신호 레벨을 'VPP_PRE' 레벨로 시프트시켜 출력하는 레벨 시프터(VPP_PRE Level Shifter)를 포함할 수 있다. 퓨즈 전원 생성부(310)와 리드 전원 생성부(330) 내의 PMOS 트랜지스터의 게이트는 파워 게이팅 노드(PWR_GATING)와 연결되어 신호를 인가받는다.
동작을 살펴보면, 제1 전원 전압(VDD1)과 제2 전원 전압(VDD2)이 타겟 레벨에 도달하면 파워-업 신호가 생성된다. 파워-업 시에는 제2 파워-업 신호(PWRUP_EXT)는 '로우' 레벨이 되고, 파워 게이팅 노드(PWR_GATING)는 '로우' 레벨이 된다. 이때, 전원 생성부(300)의 퓨즈 전원 생성부(310)와 리드 전원 생성부(330)에서 각각 어레이 이-퓨즈 구동 전압(VDD1ARE)와 부트-업 리드(Boot-Up RD) 동작을 위한 리드 구동 전압(VRD)이 생성된다. 여기서, 파워-업 신호(PWRUP)에 의하여 노드(A)는 '하이' 레벨이 되며, 시프팅 된 부트-업 종료 신호(CNTEND_LS)는 '로우' 레벨로 비활성화로 유지된다. 파워-업 직후가 되면 파워-업 신호인 제2 파워-업 신호(PWRUP_EXT)는 '하이' 레벨이 되지만, 여전히 노드(A)는 '하이' 레벨이며, 파워 게이팅 노드(PWR_GATING)는 '로우' 레벨을 유지하면서 전원 생성부(300)에 전압을 계속 공급할 수 있다. 전술하였듯이, 전원 생성부(300)에서 생성되는 어레이 이-퓨즈 구동 전압(VDD1ARE)은 퓨즈부 내에 직류 전원 생성부를 통해서 어레이 이-퓨즈에 사용되는 다수의 전압인 'PBIAS','NBIAS','VREFSA' 등을 생성할 수 있다.
도3은 파워 조절부(400)의 레벨 시프터부(410)의 상세 회로도이다. 도3을 참조하면, 레벨 쉬프터부(410)는 퓨즈부에서 출력한 부트-업 종료 신호(CNTEND)를 내부 전압(VPERI)으로 레벨을 시프팅시킨 신호(CNTEND_LS)를 파워 게이팅부(430)로 입력한다. 레벨 시프터부(410)는 PMOS 트랜지스터(MP1)과 NMOS 트랜지스터(MN1)로 구성될 수 있다. PMOS 트랜지스터(MP1)와 NMOS 트랜지스터(MN1)의 드레인은 노드(END_LATCH)로 연결된다. 노드(END_LATCH)는 내부 전압(VPERI)로 동작하는 래치(Latch)와 인버터(Inverter)가 연결된다. NMOS 트랜지스터(MN1)의 게이트는 퓨즈 어레이 전원 전압(VDD1ARE) 레벨로 동작하는 인버터(Inverter)가 연결된다.
레벨 시프터부(410)의 동작을 살펴보면, 파워-업 신호(PWRUP)가 '로우'로 인가되어 파워-업 구간이 되면 PMOS 트랜지스터(MP1)을 통해서 노드(END_LATCH)는 '하이' 레벨로 유지된다. 반면, 부트-업 종료 신호(CNTEND)가 '하이' 레벨이 되면 NMOS 트랜지스터(MN1)에 의해 어레이 이-퓨즈 구동 전압(VDD1ARE) 레벨의 부트-업 종료 신호(CNTEND)를 내부 전압(VPERI) 레벨로 시프트시켜 'CNTEND_LS'로 출력하도록 한다. 만약, 레벨 시프터부(410)를 거치지 않고 퓨즈부에서 출력한 어레이 이-퓨즈 구동 전압(VDD1ARE) 레벨의 부트-업 종료 신호(CNTEND)를 사용하게 되면 파워 게이팅에 의해 파워가 조절되면서 퓨즈 어레이 구동 전압(VDD1ARE)이 플로팅(Floating)된다. 결국 부트-업 동작(Boot-Up)이 종료되면서 동시에 부트-업 종료 신호(CNTEND)도 플로팅(Floating)된다. 하지만, 내부 전압(VPERI)으로 레벨을 시프팅시킨 부트-업 종료 신호(CNTEND_LS)는 부트-업 동작(Boot-Up)이 종료되더라도 정상적으로 파워 게이팅부(430)로 신호를 전달할 수 있다.
도4는 본 발명이 적용된 메모리 장치가 응용된 정보 처리 시스템을 나타내는 블록도이다. 도4을 참조하면, 정보 처리 시스템(1000)은 메모리 시스템(1100), 중앙 처리 장치(1200), 사용자 인터페이스(1300) 및 전원 공급 장치(1400)를 포함할 수 있고, 이들은 버스(1500)를 통해 서로 데이터 통신을 할 수 있다.
메모리 시스템(1100)은 메모리 장치(1110) 및 메모리 컨트롤러(1120)로 구성될 수 있으며, 메모리 장치(1110)에는 중앙 처리 장치(1200)에 의해서 처리된 데이터 또는 사용자 인터페이스(1300)를 통해 외부에서 입력된 데이터가 저장될 수 있다. 중요하게 메모리 장치(1100)는 앞서 다양한 실시예를 통해 제안한 파워 게이팅회로를 포함할 수 있다.
이러한 정보 처리 시스템(1000)은 데이터 저장을 필요로 하는 모든 전자 기기를 구성할 수 있으며, 예컨대 메모리 카드(Memory Card), 반도체 디스크(Solid State Disk;SSD) 또는 스마트폰(Smart Phone) 등의 각종 모바일 기기(Mobile Device) 등에 적용될 수 있다.
전술한 바와 같이, 메모리 장치는 어레이 이-퓨즈를 사용하면서 발생할 수 있는 전력 소모를 줄여줄 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 퓨즈부
110 : 어레이 이-퓨즈
130 : 부트-업 종료 신호 생성부
150 : 직류 전원 생성부
200 : 부트-업 신호 생성부
300 : 전원 생성부
310 : 퓨즈 전원 생성부
330 : 리드 전원 생성부
400 : 파워 조절부
410 : 레벨 쉬프터부
430 : 파워 게이팅부
431 : 풀업부
433 : 풀다운부
1100 : 메모리 장치
1110 : 메모리
1120 : 메모리 컨트롤러
1200 : 중앙 처리 장치
1300 : 사용자 인터페이스
1400 : 전원 공급 장치
1500 : 버스

Claims (10)

  1. 어레이 이-퓨즈(Array E-Fuse)를 포함하는 퓨즈부;
    파워-업 신호에 응답하여 상기 퓨즈부의 정보를 읽기 위한 부트-업 신호를 상기 퓨즈부에 제공하는 부트-업 신호 생성부;
    상기 파워-업 신호에 응답하여 상기 퓨즈부에 다수의 구동 전압을 제공하기 위한 전원 생성부; 및
    상기 다수의 구동 전압이 상기 퓨즈부에 공급되는 것을 차단하기 위하여 상기 퓨즈부로부터 부트-업 종료 신호를 인가받아 상기 전원 생성부를 제어하는 파워 조절부를 포함하고,
    상기 파워 조절부는,
    상기 부트-업 종료 신호를 내부 전압의 레벨로 시프터시켜 내부 부트-업 종료 신호를 출력하는 레벨 시프터부; 및
    상기 파워-업 신호에 따라 상기 다수의 구동 전압을 생성하도록 제어하고, 상기 내부 부트-업 종료 신호에 따라 상기 다수의 구동 전압이 차단되도록 제어하는 파워 게이팅부를 포함하고,
    상기 파워 게이팅부는, 상기 내부 부트-업 종료 신호에 따라 출력 노드를 풀업 구동하는 풀업부 및 상기 파워-업 신호에 따라 상기 출력 노드를 풀다운 구동하는 풀다운부를 포함하는 반도체 장치.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 전원 생성부는,
    상기 어레이 이-퓨즈 구동 전압을 생성하기 위한 퓨즈 전원 생성부 및 부트-업 리드 동작을 위한 리드 전압을 생성하기 위한 리드 전원 생성부를 포함하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 퓨즈 전원 생성부는,
    제1 전원 전압을 입력받아 레귤레이팅하여 상기 내부 전압의 레벨로 출력하는 레귤레이터를 포함하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 리드 전원 생성부는,
    제1 전원 전압을 입력받아 고전압의 레벨인지 감지하여 펌핑 인에이블 신호를 출력하는 검출부를 포함하며, 상기 펌핑 인에이블 신호에 응답하여 상기 고전압의 레벨로 출력하기 위한 펌핑 동작을 수행하는 고전압 펌프부를 포함하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 퓨즈부는,
    상기 전원 생성부에서 출력한 구동 전압을 인가받아 상기 어레이 이-퓨즈에 사용하는 다수의 전압을 생성하기 위한 직류 전원 생성부를 더 포함하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 퓨즈부는,
    상기 부트-업 종료 신호를 생성하기 위한 부트-업 종료 신호 생성부를 더 포함하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 풀업부는 PMOS 트랜지스터를 구비하고, 상기 풀다운부는 NMOS 트랜지스터를 구비하는 반도체 장치.
  9. 삭제
  10. 삭제
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