KR100706831B1 - 반도체 메모리 장치의 내부 전원 싱크 회로 - Google Patents

Abstract

본 발명은 반도체 메모리 장치의 딥 파워 다운 모드시 안정적으로 내부 전원을 그라운드 전압(VSS) 레벨로 싱크시키는 반도체 메모리 장치의 내부 전원 싱크 회로를 제시한다.

본 발명의 반도체 메모리 장치의 내부 전원 싱크 회로는 딥 파워 다운 신호를 입력 받아 동작 신호를 생성하여 스위칭 제어부에 전달하는 딥 파워 다운 신호 입력부, 상기 동작 신호의 레벨에 따라 외부 공급전원(VDD)을 구동 또는 차단하여 싱크 신호를 생성하는 스위칭 제어부 및 상기 싱크 신호의 입력에 대한 응답으로 내부 회로의 전원을 그라운드 전압(VSS)으로 싱크시키는 스위칭부를 포함하는 것을 특징으로 한다.

본 발명에 의하면, 반도체 메모리의 딥 파워 다운 모드시 불필요한 내부 전원을 효과적으로 제거하며 누설 전류를 감소시키는 이점이 있다.

메모리, 딥 파워 다운, 싱크

Description

반도체 메모리 장치의 내부 전원 싱크 회로{Circuit for Sinking Internal Voltage in Semiconductor Memory Apparatus}

도 1은 종래의 기술에 따른 반도체 메모리 장치의 내부 전원 싱크 회로의 구성도,

도 2는 본 발명에 따른 반도체 메모리 장치의 내부 전원 싱크 회로의 구성을 나타낸 블록도,

도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 내부 전원 싱크 회로의 상세 구성도,

도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 내부 전원 싱크 회로의 상세 구성도이다.

<도면의 주요 부분에 대한 부호 설명>

2/42 : NMOS 트랜지스터 10 : 주변회로

20/200 : 딥 파워 다운 신호 입력부

22 : 제 1 인버터 24 : 제 3 인버터

26 : 낸드 게이트 30 : 스위칭 제어부

32 : 제 2 인버터 34 : PMOS 트랜지스터

40 : 스위칭부

본 발명은 반도체 메모리 장치의 내부 전원 싱크 회로에 관한 것으로, 보다 상세하게는 딥 파워 다운(Deep Power Down) 모드시 반도체 메모리 장치의 내부 전원이 안정적으로 싱크(Sink)되도록 하는 반도체 메모리 장치의 내부 전원 싱크 회로에 관한 것이다.

일반적으로 반도체 메모리 장치는 액티브(Active) 상태와 대기(Stand-by) 상태로 구분되어 동작한다. 반도체 메모리 장치가 액티브 상태일 때에는 칩 내부의 회로들이 필요한 정보를 외부로 출력하거나 내부로 입력하는 동작을 수행한다. 반면, 반도체 메모리 장치가 대기 상태일 때에는 칩 내부에서 소모되는 전력을 최소화하기 위하여 액티브 상태로 진입할 수 있는 최소의 회로만을 남겨두고 모든 전류 경로를 차단한다. 그러나 반도체 메모리 장치가 장시간 대기 상태를 유지하게 되면 액티브 상태로 진입하기 위해서 인에이블 되고 있는 회로에 의해 지속적으로 전류가 소모되기 때문에 불필요한 전력이 소모되는 결과가 초래된다. 따라서 종래의 기술에서는 대기 상태의 전류 소모를 줄이기 위해 칩의 모든 전류 경로를 차단하여 대기 전류를 최소화하는 딥 파워 다운 모드에 진입하도록 하는 방법을 사용하였다. 또한 딥 파워 다운 모드시에는 칩 내부의 내부 회로에 남아 있는 전원에 의한 불필요한 동작을 방지하기 위하여 내부 회로의 모든 전원을 그라운드 전압(VSS)으로 싱크시키는 방법을 사용하였다.

이하, 종래의 기술에 따른 반도체 메모리 장치의 내부 전원 싱크 회로를 도 1을 참조하여 설명하면 다음과 같다.

도 1은 종래의 기술에 따른 반도체 메모리 장치의 내부 전원 싱크 회로의 구성도이다.

상기 반도체 메모리 장치의 내부 전원 싱크 회로는 드레인 단에 내부 회로(10)의 전원이 인가되고 게이트 단에 딥 파워 다운 신호(DPD)가 입력되며 소스 단이 그라운드 전압(VSS)에 연결되는 NMOS 트랜지스터(2)로 구성된다.

상기 NMOS 트랜지스터(2)의 게이트 단에 딥 파워 다운 모드로의 진입을 알리는 상기 딥 파워 다운 신호(DPD)가 로우 레벨(Low Level)의 값으로 입력되면, 즉 상기 딥 파워 다운 신호(DPD)가 디스에이블 되면 상기 NMOS 트랜지스터(2)는 턴 오프(turn off) 되어 상기 내부 회로(10)의 전원이 상기 그라운드 전압(VSS)으로 싱크되지 않는다.

그러나 상기 NMOS 트랜지스터(2)의 게이트 단에 상기 딥 파워 다운 신호(DPD)가 하이 레벨(High Level)의 값으로 입력되면, 즉 상기 딥 파워 다운 신호(DPD)가 인에이블 되면 상기 NMOS 트랜지스터(2)는 턴 온(turn on) 되어 상기 내부 회로(10)의 전원이 상기 그라운드 전압(VSS)으로 싱크된다. 즉 딥 파워 다운 모드에 진입하면 상기 내부 회로(10)의 전원은 상기 그라운드 전압(VSS) 레벨로 떨어지게 되는 것이다.

그러나 상기 딥 파워 다운 신호(DPD)가 불안정한 값을 갖게 되면 상기 내부 회로(10)의 전원은 의도한 대로 상기 그라운드 전압(VSS)으로 싱크되지 않는다. 즉 일정하지 않은 레벨의 상기 딥 파워 다운 신호(DPD)가 상기 NMOS 트랜지스터(2)에 입력되면 상기 NMOS 트랜지스터에 흐르는 전류의 양도 일정하지 않게 된다. 따라서 상기 내부 회로(10)의 전원은 안정적으로 상기 그라운드 전압(VSS) 레벨까지 떨어지지 않게 된다.

이와 같이 종래의 기술에 따른 반도체 메모리 장치의 내부 전원 싱크 회로에서는 딥 파워 다운 신호의 레벨이 불안정할 때 내부 회로의 전원이 안정적으로 그라운드 전압(VSS) 레벨로 싱크되지 않는다는 문제점이 있었다.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 반도체 메모리 장치의 딥 파워 다운 모드시 안정적으로 내부 전원을 그라운드 전압(VSS) 레벨로 싱크시키는 반도체 메모리 장치의 내부 전원 싱크 회로를 제공하는 데에 그 기술적 과제가 있다.

상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 내부 전원 싱크 회로는, 딥 파워 다운 신호를 입력 받아 동작 신호를 생성하여 스위칭 제어부에 전달하는 딥 파워 다운 신호 입력부; 상기 동작 신호의 레벨에 따라 외부 공급전원(VDD)을 구동 또는 차단하여 싱크 신호를 생성하는 스위칭 제어부; 및 상기 싱크 신호의 입력에 대한 응답으로 내부 회로의 전원을 그라운드 전압(VSS)으로 싱크시키는 스위칭부;를 포함하는 것을 특징으로 한다.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세 히 설명하기로 한다.

도 2는 본 발명에 따른 반도체 메모리 장치의 내부 전원 싱크 회로의 구성을 나타낸 블록도이다.

본 발명에 따른 반도체 메모리 장치의 내부 전원 생성 회로는 딥 파워 다운 신호(DPD)를 입력 받아 동작 신호(drv)를 생성하여 스위칭 제어부(30)에 전달하는 딥 파워 다운 신호 입력부(20), 상기 동작 신호(drv)의 레벨에 따라 외부 공급전원(VDD)을 구동 또는 차단하여 싱크 신호(sink)를 생성하는 스위칭 제어부(30) 및 상기 싱크 신호(sink)를 입력 받아 내부 회로(10)의 전원을 그라운드 전압(VSS)으로 싱크시키거나 상기 내부 회로(10)의 전원을 유지시키는 스위칭부(40)로 구성된다.

이와 같이 구성된 반도체 메모리 장치의 내부 전원 싱크 회로의 동작은 도 3에 도시한 반도체 메모리 장치의 내부 전원 싱크 회로의 상세 구성도를 통해 설명하기로 한다.

도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 내부 전원 싱크 회로의 상세 구성도이다.

상기 딥 파워 다운 신호 입력부(20)는 상기 딥 파워 다운 신호(DPD)를 반전시켜 동작 신호(drv)를 생성하는 제 1 인버터(22)로 구성된다.

또한 상기 스위칭 제어부(30)는 상기 딥 파워 다운 신호 입력부(20)와 PMOS 트랜지스터와(34)의 공통 노드(Node)의 신호를 입력 받아 반전시켜 상기 싱크 신호(sink)를 생성 및 출력하는 제 2 인버터(32) 및 소스 단에 상기 외부 공급전원(VDD)이 인가되고 게이트 단에 상기 싱크 신호(sink)가 입력되며 드레인 단이 상기 딥 파워 다운 신호 입력부(20)와 상기 인버터(32)와의 공통 노드(Node)에 연결되는 PMOS 트랜지스터(34)로 구성된다.

그리고 상기 스위칭부(40)는 드레인 단에 상기 내부 회로(10)의 전원이 인가되고 게이트 단에 상기 싱크 신호(sink)가 입력되며 소스 단이 상기 그라운드 전압(VSS)과 연결되는 NMOS 트랜지스터(42)로 구성된다.

상기 딥 파워 다운 신호(DPD)가 디스에이블 되면 상기 딥 파워 다운 신호 입력부(20)의 상기 제 1 인버터(22)는 상기 로우 레벨의 딥 파워 다운 신호(DPD)를 반전시켜 하이 레벨의 동작 신호(drv)를 생성하여 상기 스위칭 제어부(30)에 전달한다.

이후 상기 스위칭 제어부(30)의 상기 제 2 인버터(32)는 상기 하이 레벨의 동작 신호(drv)를 입력 받아 반전시켜 로우 레벨의 싱크 신호(sink)를 생성한다. 이 때 상기 로우 레벨의 싱크 신호(sink)가 상기 PMOS 트랜지스터(34)의 게이트 단에 입력되므로 상기 PMOS 트랜지스터(34)는 턴 온 되어 상기 공통 노드(Node)에 외부 공급전원(VDD)을 인가한다. 따라서 상기 공통 노드(Node)의 전압 레벨은 더욱 상승하게 된다. 높아진 상기 공통 노드(Node)의 전압은 다시 상기 제 2 인버터(32)를 통해 반전되어 로우 레벨의 싱크 신호(sink)가 된다. 이 때의 싱크 신호(sink)는 상기 공통 노드(Node)의 높은 전압이 반전된 값을 갖는 신호이므로 더욱 안정적으로 낮은 레벨의 값을 갖으며 상기 스위칭부(40)의 상기 NMOS 트랜지스터(42)를 턴 오프 시켜 상기 내부 회로(10)의 전원이 상기 스위칭부(40)를 통해 누설되는 것을 방지한다.

만일 상기 딥 파워 다운 신호(DPD)의 레벨에 변동이 생겨 로우 레벨의 값에서 약간 상승하게 되었다 하더라도 상기 공통 노드(Node)의 높은 전압으로 인해 싱크 신호(sink)의 레벨은 거의 변동되지 않는다.

즉 로우 레벨의 딥 파워 다운 신호(DPD) 입력시 싱크 신호(sink)는 보다 안정적으로 디스에이블 되고 상기 내부 회로(10)에서 상기 스위칭부(40)를 통해 누설되는 전원을 보다 효과적으로 차단할 수 있게 된다.

상기 딥 파워 다운 신호(DPD)가 인에이블 되면 상기 딥 파워 다운 신호 입력부(20)의 상기 제 1 인버터(22)는 상기 하이 레벨의 딥 파워 다운 신호(DPD)를 반전시켜 로우 레벨의 동작 신호(drv)를 생성하여 상기 스위칭 제어부(30)에 전달한다.

이후 상기 스위칭 제어부(30)의 상기 제 2 인버터(32)는 상기 로우 레벨의 동작 신호(drv)를 입력 받아 반전시켜 하이 레벨의 싱크 신호(sink)를 생성한다. 이 때 상기 하이 레벨의 싱크 신호(sink)가 상기 PMOS 트랜지스터(34)의 게이트 단에 입력되므로 상기 PMOS 트랜지스터(34)는 턴 오프 된다. 따라서 상기 외부 공급전원(VDD)은 상기 내부 전원 싱크 회로에 아무런 영향을 미치지 못한다. 상기 하이 레벨의 싱크 신호(sink)는 상기 스위칭부(40)의 상기 NMOS 트랜지스터(42)를 턴 온 시켜 상기 내부 회로(10)의 전원이 상기 스위칭부(40)를 통해 그라운드 전압(VSS)으로 싱크되도록 한다.

이 때의 상기 싱크 신호(sink)는 상기 딥 파워 다운 신호(DPD)가 상기 제 1 및 제 2 인버터(22, 32)에 의해 구동되는 효과를 지닌다. 즉 만일 상기 딥 파워 다 운 신호(DPD)의 레벨에 변동이 생겨 하이 레벨의 값에서 약간 하강하게 되어도 상기 두 개의 인버터에 의해 구동된 상기 싱크 신호(sink)는 안정적인 하이 레벨의 신호로 상기 스위칭부(40)에 전달되는 것이다.

도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 내부 전원 싱크 회로의 상세 구성도이다.

상기 딥 파워 다운 신호 입력부(200)는 파워 업 신호(pwrup)를 입력 받아 반전시켜 출력하는 제 3 인버터(24) 및 상기 제 3 인버터(24)에서 출력된 신호와 상기 딥 파워 다운 신호(DPD)를 입력 받아 공통 레벨의 신호를 추출 및 반전시켜 출력하는 낸드 게이트(26)로 구성된다.

또한 상기 스위칭 제어부(30)는 상기 딥 파워 다운 신호 입력부(20)와 PMOS 트랜지스터와(34)의 공통 노드(Node)의 신호를 입력 받아 반전시켜 상기 싱크 신호(sink)를 생성 및 출력하는 제 2 인버터(32) 및 소스 단에 상기 외부 공급전원(VDD)이 인가되고 게이트 단에 상기 싱크 신호(sink)가 입력되며 드레인 단이 상기 딥 파워 다운 신호 입력부(20)와 상기 인버터(32)와의 공통 노드(Node)에 연결되는 PMOS 트랜지스터(34)로 구성된다.

그리고 상기 스위칭부(40)는 드레인 단에 상기 내부 회로(10)의 전원이 인가되고 게이트 단에 상기 싱크 신호(sink)가 입력되며 소스 단이 상기 그라운드 전압(VSS)과 연결되는 NMOS 트랜지스터(42)로 구성된다.

상기 파워 업 신호(pwrup)는 반도체 메모리 장치 내부의 전원 공급을 지시하는 신호로서, 여기에서는 상기 내부 전원 싱크 회로를 초기화시키기 위해 사용된 다.

즉 상기 파워 업 신호(pwrup)가 인에이블 되면 상기 딥 파워 다운 입력부(20)에서 출력되는 상기 동작 신호(drv)는 하이 레벨로 리셋 된다. 이후 상기 스위칭 제어부(30)의 상기 제 2 인버터(32)는 상기 하이 레벨의 동작 신호(drv)를 입력 받아 반전시켜 로우 레벨의 싱크 신호(sink)를 생성한다. 이 때 상기 로우 레벨의 싱크 신호(sink)가 상기 PMOS 트랜지스터(34)의 게이트 단에 입력되므로 상기 PMOS 트랜지스터(34)는 턴 온 되어 상기 공통 노드(Node)에 외부 공급전원(VDD)을 인가한다. 따라서 상기 공통 노드(Node)의 전압 레벨은 더욱 상승하게 된다. 높아진 상기 공통 노드(Node)의 전압은 다시 상기 제 2 인버터(32)를 통해 반전되어 로우 레벨의 싱크 신호(sink)가 된다. 이 때의 싱크 신호(sink)는 상기 공통 노드(node)의 높은 전압이 반전된 값을 갖는 신호이므로 더욱 안정적으로 낮은 레벨의 값을 갖으며 상기 스위칭부(40)의 상기 NMOS 트랜지스터(42)를 턴 오프 시켜 상기 내부 회로(10)의 전원이 상기 스위칭부(40)를 통해 누설되는 것을 방지한다.

상기 파워 업 신호(pwrup)가 인에이블 되는 경우는 다시 말해서 반도체 메모리 장치 내의 전원 공급이 지속되고 있는 상태이다. 상기 파워 업 신호(pwrup)는 이러한 상태에 상기 반도체 메모리 장치의 내부 전원 생성 회로의 동작 신호(drv)를 하이 레벨로, 상기 싱크 신호(sink)를 로우 레벨로 초기화시킴으로써 상기 내부 회로(10)로부터 상기 스위칭부(40)를 통해 전원이 누설되는 것을 효과적으로 방지한다.

이와 같은 동작은 상기 딥 파워 다운 신호(DPD)가 디스에이블 되는 경우에도 동일하게 일어난다. 즉 상기 반도체 메모리 장치가 딥 파워 다운 모드로 진입하지 않은 경우에도 로우 레벨의 안정적인 상기 싱크 신호(sink)가 상기 스위칭부(40)에 전달됨에 따라 상기 내부 회로(10)의 누설 전류가 감소한다.

그러나 상기 파워 업 신호(pwrup)가 디스에이블 되고 상기 딥 파워 다운 신호(DPD)가 인에이블 되는 경우에는 상기 동작 신호(drv)는 로우 레벨로 떨어진다. 이후 상기 스위칭 제어부(30)의 상기 제 2 인버터(32)는 상기 로우 레벨의 동작 신호(drv)를 입력 받아 반전시켜 하이 레벨의 싱크 신호(sink)를 생성한다. 이 때 상기 하이 레벨의 싱크 신호(sink)가 상기 PMOS 트랜지스터(34)의 게이트 단에 입력되므로 상기 PMOS 트랜지스터(34)는 턴 오프 된다. 따라서 상기 외부 공급전원(VDD)은 상기 내부 전원 싱크 회로에 아무런 영향을 미치지 못한다. 상기 하이 레벨의 싱크 신호(sink)는 상기 스위칭부(40)의 상기 NMOS 트랜지스터(42)를 턴 온 시켜 상기 내부 회로(10)의 전원이 상기 스위칭부(40)를 통해 그라운드 전압(VSS)으로 싱크되도록 한다.

이 때의 상기 싱크 신호(sink)는 상기 딥 파워 다운 신호(DPD)가 상기 낸드 게이트(26) 및 상기 제 2 인버터(32)에 의해 구동되는 효과를 지닌다. 즉 만일 상기 딥 파워 다운 신호(DPD)의 레벨에 변동이 생겨 하이 레벨의 값에서 약간 하강하게 되어도 상기 낸드 게이트(26)와 상기 제 2 인버터(32)에 의해 구동된 상기 싱크 신호(sink)는 안정적인 하이 레벨의 신호로 상기 스위칭부(40)에 전달되는 것이다.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것 을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

이상에서 설명한 본 발명의 반도체 메모리 장치의 내부 전원 싱크 회로는 반도체 메모리 장치의 반도체 메모리 장치의 딥 파워 다운 모드시 안정적으로 내부 전원을 그라운드 전압(VSS) 레벨로 싱크시킴으로써 불필요한 내부 전원을 안정적으로 제거하고 누설 전류를 감소시키는 효과가 있다.

Claims (5)

1. 딥 파워 다운 신호를 입력 받아 동작 신호를 생성하여 스위칭 제어부에 전달하는 딥 파워 다운 신호 입력부;

   상기 동작 신호의 레벨에 따라 외부 공급전원(VDD)을 구동 또는 차단하여 싱크 신호를 생성하는 스위칭 제어부; 및

   상기 싱크 신호의 입력에 대한 응답으로 내부 회로의 전원을 그라운드 전압(VSS)으로 싱크시키는 스위칭부;

   를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 싱크 회로.
2. 제 1 항에 있어서,

   상기 딥 파워 다운 신호 입력부는,

   상기 딥 파워 다운 신호를 반전시켜 동작 신호를 생성하는 인버터;

   를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 싱크 회로.
3. 제 1 항에 있어서,

   상기 딥 파워 다운 신호 입력부는,

   파워 업 신호를 입력 받아 반전시켜 출력하는 인버터; 및

   상기 인버터에서 출력된 신호와 상기 딥 파워 다운 신호를 입력 받아 공통 레벨의 신호를 추출 및 반전시켜 출력하는 낸드 게이트;

   를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 싱크 회로.
4. 제 1 항에 있어서,

   상기 스위칭 제어부는,

   상기 딥 파워 다운 신호 입력부와 PMOS 트랜지스터와의 공통 노드의 신호를 입력 받아 반전시켜 상기 싱크 신호를 생성 및 출력하는 인버터; 및

   소스 단에 상기 외부 공급전원(VDD)이 인가되고 게이트 단에 상기 싱크 신호가 입력되며 드레인 단이 상기 딥 파워 다운 신호 입력부와 상기 인버터와의 공통 노드에 연결되는 PMOS 트랜지스터;

   를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 싱크 회로.
5. 제 1 항에 있어서,

   상기 스위칭부는,

   드레인 단에 상기 내부 회로의 전원이 인가되고 게이트 단에 상기 싱크 신호가 입력되며 소스 단이 상기 그라운드 전압(VSS)과 연결되는 NMOS 트랜지스터;

   를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전원 싱크 회 로.

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