JP4261507B2 - クロックネットワークの消費電力低減回路 - Google Patents
クロックネットワークの消費電力低減回路 Download PDFInfo
- Publication number
- JP4261507B2 JP4261507B2 JP2005103941A JP2005103941A JP4261507B2 JP 4261507 B2 JP4261507 B2 JP 4261507B2 JP 2005103941 A JP2005103941 A JP 2005103941A JP 2005103941 A JP2005103941 A JP 2005103941A JP 4261507 B2 JP4261507 B2 JP 4261507B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- buffer circuit
- control signal
- clock
- circuit group
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/3237—Power saving characterised by the action undertaken by disabling clock generation or distribution
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Description
半導体集積回路装置に搭載されるフリップフロップ回路等の多数の同期回路にクロックツリーネットワークを介してクロック信号が供給されることがある。近年の半導体集積回路装置の高集積化に基づいてクロックツリーネットワークを構成するバッファ回路の数が増大している。そして、半導体集積回路装置の低消費電力化の要請に基づいて、クロックツリーネットワークでの消費電力の低減を図ることが必要となっている。
図10は、クロックネットワークを構成するバッファ回路のリーク電流を低減するための従来の思想を示す。すなわち、バッファ回路群1cと電源VDD、電源Vssとの間にスイッチ回路2を介在させ、スタンバイ時にはそのスイッチ回路2を遮断状態とすることにより、スタンバイ時における電源VDDから電源Vssへのリーク電流を遮断するものである。
また、前記バッファ回路群への前記クロック信号の供給と遮断とを制御信号に基づいて制御する伝達制御回路と、前記制御信号が供給され、前記伝達制御回路が前記バッファ回路群への前記クロック信号の供給を遮断する場合に、前記バッファ回路群と電源との接続を前記制御信号に基づいて遮断するスイッチ回路と、を備え、前記伝達制御回路は、前記制御信号に基づいて、前記スイッチ回路が導通した後に前記クロック信号を前記バッファ回路群に供給するクロックネットワークの消費電力低減回路により達成される。
図1は、クロックツリーネットワーク上において、伝達制御回路であるGCBを介してクロック信号CLKが供給されるバッファ回路群11aを示す。バッファ回路群11aは、偶数段のインバータ回路が直列に接続されて、複数段のバッファ回路として構成される。
前記バッファ回路群11aには、スイッチ回路として動作するPチャネルMOSトランジスタTr3を介して高電位側電源VDDが供給され、同じくスイッチ回路として動作するNチャネルMOSトランジスタTr4を介して低電位側電源Vssが供給される。前記トランジスタTr3,Tr4は、しきい値の高いトランジスタで構成され、前記バッファ回路群11aを構成するトランジスタは、しきい値の低いトランジスタで構成される。
(1)制御信号Aに基づいてGCBが活性化されるとき、バッファ回路群11aが活性化されて、クロック信号CLKを複数のフリップフロップ回路FFに並列に供給することができる。
(2)制御信号Aに基づいてGCBが不活性化されるとき、GCBの不活性化に同期してバッファ回路群11aへの電源VDD,Vssの供給を遮断して、バッファ回路群11aを不活性化することができる。
(3)トランジスタTr3,Tr4をしきい値の高いトランジスタで構成したので、バッファ回路群11aの不活性時の電源VDDから電源Vssへのリーク電流を低減することができる。
(4)GCBの不活性化に同期して、トランジスタTr3,Tr4をオフさせることができる。従って、バッファ回路群11aが不活性化されるときは、トランジスタTr3,Tr4をオフさせて、リーク電流の低減を図ることができる。
(第二の実施の形態)
図2は、第二の実施の形態を示す。この実施の形態は、バッファ回路群11aを構成する多数段のインバータ回路と電源VDD,Vssとの間の配線抵抗のばらつきを抑制するものである。
(第三の実施の形態)
図3は、第三の実施の形態を示す。この実施の形態は、前記第二の実施の形態の高電位側電源配線L1と電源Vssとの間に容量C1を接続し、低電位側電源配線L2と電源VDDとの間に容量C2を接続したものである。その他の構成は第二の実施の形態と同様である。
(第四の実施の形態)
図4は、第四の実施の形態を示す。この実施の形態は、前記第三の実施の形態のバッファ回路群11aを構成する各インバータ回路毎に、電源VDD,Vssを供給するスイッチ回路を備え、かつ各インバータ回路毎に電源供給ノードに容量を備えたものである。
(第五の実施の形態)
図5は、第五の実施の形態を示す。この実施の形態は、前記第四の実施の形態のバッファ回路群11aの不活性時に、その出力ノードを電源Vssレベルにクランプするクランプ回路を備えたものである。
(第六の実施の形態)
図6は、第六の実施の形態を示す。この実施の形態は、前記第五の実施の形態のバッファ回路群11aが不活性状態から活性状態に移行するとき、各トランジスタTr3a〜Tr3d,Tr4a〜Tr4dがすべてオンされて、バッファ回路群11aを構成する各インバータ回路が活性化された後に、GCBからクロック信号CLKをバッファ回路群11aに供給するようにしたものである。
(第七の実施の形態)
図8は、第七の実施の形態を示す。この実施の形態は、前記第六の実施の形態のバッファ回路群11aを、共通のGCBからクロック信号CLKが供給されるクロックツリーネットワーク上のバッファ回路群11b〜11eに拡大した場合を示す。
(第八の実施の形態)
図9は、第八の実施の形態を示す。この実施の形態は、前記第七の実施の形態のクロックツリーネットワーク上のバッファ回路群11b〜11eに対し、クロックツリー毎に分岐する配線で制御信号Aを供給する構成としたものである。
・伝達制御回路は、GCB以外の回路としてもよい。
Claims (7)
- クロック信号を伝達するバッファ回路群を備えたクロックネットワークであって、
前記バッファ回路群への前記クロック信号の供給と遮断とを制御信号に基づいて制御する伝達制御回路と、
前記制御信号が供給され、前記伝達制御回路が前記バッファ回路群への前記クロック信号の供給を遮断する場合に、前記バッファ回路群と電源との接続を前記制御信号に基づいて遮断するスイッチ回路と、を備え、
前記バッファ回路群の出力ノードには、該バッファ回路群の不活性時に前記出力ノードを電源レベルにクランプするクランプ回路を接続したことを特徴とするクロックネットワークの消費電力低減回路。 - クロック信号を伝達するバッファ回路群を備えたクロックネットワークであって、
前記バッファ回路群への前記クロック信号の供給と遮断とを制御信号に基づいて制御する伝達制御回路と、
前記制御信号が供給され、前記伝達制御回路が前記バッファ回路群への前記クロック信号の供給を遮断する場合に、前記バッファ回路群と電源との接続を前記制御信号に基づいて遮断するスイッチ回路と、を備え、
前記伝達制御回路は、前記制御信号に基づいて、前記スイッチ回路が導通した後に前記クロック信号を前記バッファ回路群に供給することを特徴とするクロックネットワークの消費電力低減回路。 - 前記制御信号と、前記スイッチ回路に前記制御信号を供給する配線の末端の電位との論理和に基づいて、前記伝達制御回路からのクロック信号の供給を制御することを特徴とする請求項2記載のクロックネットワークの消費電力低減回路。
- 前記スイッチ回路は、前記制御信号の入力に基づいてオフするしきい値の高いトランジスタで構成したことを特徴とする請求項1乃至3のいずれか1項に記載のクロックネットワークの消費電力低減回路。
- 前記バッファ回路群の電源供給ノードに対し、複数の前記スイッチ回路を分散して接続したことを特徴とする請求項1乃至4のいずれか1項に記載のクロックネットワークの消費電力低減回路。
- 前記電源供給ノードと前記電源との間に容量を介在させたことを特徴とする請求項5記載のクロックネットワークの消費電力低減回路。
- 前記スイッチ回路及び容量は、前記バッファ回路群を構成するインバータ回路毎に設けたことを特徴とする請求項6記載のクロックネットワークの消費電力低減回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005103941A JP4261507B2 (ja) | 2005-03-31 | 2005-03-31 | クロックネットワークの消費電力低減回路 |
US11/220,676 US7463076B2 (en) | 2005-03-31 | 2005-09-08 | Power consumption reduction circuit for clock network |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005103941A JP4261507B2 (ja) | 2005-03-31 | 2005-03-31 | クロックネットワークの消費電力低減回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006287552A JP2006287552A (ja) | 2006-10-19 |
JP4261507B2 true JP4261507B2 (ja) | 2009-04-30 |
Family
ID=37069639
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005103941A Expired - Fee Related JP4261507B2 (ja) | 2005-03-31 | 2005-03-31 | クロックネットワークの消費電力低減回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7463076B2 (ja) |
JP (1) | JP4261507B2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7447099B2 (en) * | 2005-12-15 | 2008-11-04 | Arm Limited | Leakage mitigation logic |
JP4847383B2 (ja) * | 2007-03-28 | 2011-12-28 | 富士通セミコンダクター株式会社 | 順序回路及びその高速化方法 |
JP5457628B2 (ja) * | 2007-10-26 | 2014-04-02 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びそのタイミング制御方法 |
KR101477512B1 (ko) * | 2008-03-18 | 2014-12-31 | 삼성전자주식회사 | 액티브 클럭 쉴딩 구조의 회로 및 이를 포함하는 반도체집적 회로 |
KR20110001396A (ko) | 2009-06-30 | 2011-01-06 | 삼성전자주식회사 | 전력 소모를 줄일 수 있는 반도체 메모리 장치 |
US7986166B1 (en) * | 2010-01-12 | 2011-07-26 | Freescale Semiconductor, Inc. | Clock buffer circuit |
US8575963B2 (en) * | 2011-03-23 | 2013-11-05 | Fairchild Semiconductor Corporation | Buffer system having reduced threshold current |
JP5879925B2 (ja) * | 2011-10-26 | 2016-03-08 | 富士通株式会社 | 半導体装置、半導体装置の消費電力制御方法 |
US9515661B2 (en) | 2014-05-09 | 2016-12-06 | Semiconductor Energy Laboratory Co., Ltd. | Circuit, semiconductor device, and clock tree |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000082286A (ja) | 1991-11-08 | 2000-03-21 | Hitachi Ltd | 半導体集積回路 |
JP2631335B2 (ja) | 1991-11-26 | 1997-07-16 | 日本電信電話株式会社 | 論理回路 |
US5583457A (en) * | 1992-04-14 | 1996-12-10 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
JP3725911B2 (ja) | 1994-06-02 | 2005-12-14 | 株式会社ルネサステクノロジ | 半導体装置 |
JP3250711B2 (ja) | 1994-06-28 | 2002-01-28 | 日本電信電話株式会社 | 低電圧soi型論理回路 |
US5594371A (en) * | 1994-06-28 | 1997-01-14 | Nippon Telegraph And Telephone Corporation | Low voltage SOI (Silicon On Insulator) logic circuit |
JP3561012B2 (ja) * | 1994-11-07 | 2004-09-02 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
KR0150750B1 (ko) | 1995-05-19 | 1998-10-01 | 김주용 | 대기상태의 전력 소모를 감소시키기 위한 반도체 장치 |
JP3314185B2 (ja) | 1995-05-26 | 2002-08-12 | 日本電信電話株式会社 | 電力制御機能を有する論理回路 |
KR100190763B1 (ko) * | 1995-12-29 | 1999-06-01 | 김영환 | 차동 증폭기 |
JP3737240B2 (ja) | 1997-04-24 | 2006-01-18 | 富士通株式会社 | 半導体集積回路装置 |
KR100269643B1 (ko) * | 1997-11-27 | 2000-10-16 | 김영환 | 전력소비 억제회로 |
JP3255158B2 (ja) | 1999-10-13 | 2002-02-12 | 株式会社日立製作所 | 半導体集積回路 |
JP2001155487A (ja) * | 1999-11-30 | 2001-06-08 | Mitsubishi Electric Corp | 半導体集積回路および半導体集積回路システム |
US6681332B1 (en) * | 2000-03-13 | 2004-01-20 | Analog Devices, Inc. | System and method to place a device in power down modes/states and restore back to first mode/state within user-controlled time window |
JP2003330568A (ja) | 2002-05-09 | 2003-11-21 | Toshiba Corp | 半導体集積回路および回路設計システム |
-
2005
- 2005-03-31 JP JP2005103941A patent/JP4261507B2/ja not_active Expired - Fee Related
- 2005-09-08 US US11/220,676 patent/US7463076B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2006287552A (ja) | 2006-10-19 |
US7463076B2 (en) | 2008-12-09 |
US20060220722A1 (en) | 2006-10-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4261507B2 (ja) | クロックネットワークの消費電力低減回路 | |
KR100574488B1 (ko) | 레벨 쉬프터 | |
US7629830B1 (en) | Voltage level shifter | |
JP2005333618A (ja) | 出力バッファ回路 | |
US7355447B2 (en) | Level shifter circuit | |
KR100919655B1 (ko) | 입출력 회로 | |
KR100323792B1 (ko) | Mos 트랜지스터 출력 회로 | |
JP4552652B2 (ja) | レベル変換回路 | |
JP2008098920A (ja) | ドライバ回路 | |
JP2004187198A (ja) | 半導体集積回路 | |
JPH0389624A (ja) | 半導体集積回路 | |
KR100703720B1 (ko) | 파워 게이팅 회로를 구비한 반도체 집적회로 장치 | |
WO2012165599A1 (ja) | レベルシフト回路 | |
KR101004670B1 (ko) | 파워 게이팅 회로 및 이를 포함하는 반도체 장치 | |
JP5071077B2 (ja) | 出力回路および半導体装置 | |
JP3751733B2 (ja) | ローアドレスストローブ信号用入力バッファ | |
US20060255836A1 (en) | Clock driver circuit and driving method therefor | |
JP2013110584A (ja) | 半導体装置 | |
KR100780769B1 (ko) | 듀얼 패스 레벨 시프터회로 | |
JPS59224915A (ja) | デ−タラツチ回路 | |
KR100444316B1 (ko) | 반도체 메모리장치의 입력버퍼 | |
JP2003110418A (ja) | 出力回路 | |
JP2011114817A (ja) | 半導体装置 | |
KR100518234B1 (ko) | 출력 버퍼 회로 | |
KR940005875Y1 (ko) | 씨모스 출력 버퍼회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071228 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080205 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080407 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080730 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080909 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081006 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20081118 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090203 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090205 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4261507 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130220 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140220 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |