JP2013110584A - 半導体装置 - Google Patents

Abstract

【課題】低電圧動作を実現可能なレベルシフト回路を提供する。
【解決手段】入力電位は、ＧＮＤとＶＤＤとの間で切り替わる。電源端子には、ＶＤＤよりも高いＶＤＤＯが印加される。レベルシフト回路は、クランプ回路と接続制御回路を備える。クランプ回路は、ソースが第１ノードに接続され、ドレインがＰ側出力端子に接続され、ゲートが電源端子に接続された第１ＮＭＯＳトランジスタと、ソースが第１ノードに接続され、ドレインがＮ側出力端子に接続され、ゲートがグランド端子に接続された第１ＰＭＯＳトランジスタと、を備える。入力電位がＧＮＤとＶＤＤの一方の場合、接続制御回路は、Ｐ側出力端子にＶＤＤＯを印加し、且つ、Ｎ側出力端子とグランド端子との間の電気的接続を遮断する。入力電位がＧＮＤとＶＤＤの他方の場合、接続制御回路は、Ｎ側出力端子にＧＮＤを印加し、且つ、Ｐ側出力端子と電源端子との間の電気的接続を遮断する。
【選択図】図２

Description

本発明は、レベルシフト回路を備える半導体装置に関する。

低電源電位ＶＤＤで動作する内部回路と高電源電位ＶＤＤＯで動作する外部回路との間には、入出力インタフェース回路が設けられる。入出力インタフェース回路において内部回路の信号を外部回路の信号に変換するために、レベルシフト回路が一般的に用いられている。そのようなレベルシフト回路は、例えば、特許文献１（特開平９−１７２３６８号公報）や特許文献２（特開２００５−２６０３５０号公報）に記載されている。

図１は、特許文献１に記載されている半導体出力回路（レベルシフト回路）の構成を示している。この半導体出力回路は、低電源電位ＶＤＤ側の入力信号を入力端子ＩＮから受け取り、その入力信号のレベルシフトを行い、高電源電位ＶＤＤＯ側の出力信号を出力端子ＯＵＴから出力する。

より詳細には、図１に示される半導体出力回路は、第１のＰＭＯＳトランジスタ１１１、第２のＰＭＯＳトランジスタ１１２、ラッチ回路１７０、クランプ回路１７１、及びラッチ反転回路１７２を備えている。ラッチ回路１７０は、クロスカップルしたＰＭＯＳトランジスタ１５１、１５２で構成されている。クランプ回路１７１は、ゲートに低電源電位ＶＤＤが共通に印加されるＰＭＯＳトランジスタ１５３、１５４及びＮＭＯＳトランジスタ１６１、１６２で構成されている。ラッチ反転回路１７２は、相補信号がゲートに入力されるＮＭＯＳトランジスタ１６３、１６４で構成されている。

図１に示されるような回路構成の場合、第１のＰＭＯＳトランジスタ１１１のゲート電位Ｖｇ１１は、次のような値を取る（特許文献１の図２を参照）。すなわち、第１のＰＭＯＳトランジスタ１１１のゲート電位Ｖｇ１１は、Ｈｉｇｈレベルの場合に高電源電位ＶＤＤＯとなり、Ｌｏｗレベルの場合に低電源電位ＶＤＤとなる。

特開平９−１７２３６８号公報 特開２００５−２６０３５０号公報

近年、半導体装置の低電圧化が進んでおり、高電源電位ＶＤＤＯも低下してきている。例えば、ＬＰＤＤＲ２規格（モバイル系のメモリインターフェース規格の一つ）では、出力電圧は１．２Ｖで規定されており、入出力回路をこの１．２Ｖで動作させる必要がある。

一例として、高電源電位ＶＤＤＯが１．２Ｖであり、低電源電位ＶＤＤが１．０Ｖであるような低電圧動作を考える。この場合、上述の図１で示された回路構成では、Ｌｏｗレベルのゲート電位Ｖｇ１１は１．０Ｖとなる。この時の第１のＰＭＯＳトランジスタ１１１のゲート−ソース電圧Ｖｇｓは、１．２Ｖ−１．０Ｖ＝０．２Ｖであり、第１のＰＭＯＳトランジスタ１１１をＯＮさせるには不十分である。すなわち、図１で示された回路構成では、低電圧動作が不可能である。

以下に、［発明を実施するための形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の１つの観点において、レベルシフト回路（１０）を具備する半導体装置が提供される。レベルシフト回路（１０）は、グランド電位（ＧＮＤ）が印加されるグランド端子と、グランド電位（ＧＮＤ）と第１電源電位（ＶＤＤ）との間で電位が切り替わる入力信号（ＳＩ）が入力される入力端子（ＩＮ）と、第１電源電位（ＶＤＤ）よりも高い第２電源電位（ＶＤＤＯ）が印加される電源端子と、Ｐ側出力端子（ＯＵＴ−Ｐ）と、Ｎ側出力端子（ＯＵＴ−Ｎ）と、クランプ回路（４０）と、接続制御回路（２０，３０）と、を備える。

クランプ回路（４０）は、Ｐ側出力端子（ＯＵＴ−Ｐ）とＮ側出力端子（ＯＵＴ−Ｎ）との間に接続されている。クランプ回路（４０）は、ソースが第１ノード（ＮＦ）に接続され、ドレインがＰ側出力端子（ＯＵＴ−Ｐ）に接続され、ゲートが電源端子に接続された第１ＮＭＯＳトランジスタ（ＭＮ４２）と、ソースが第１ノード（ＮＦ）に接続され、ドレインがＮ側出力端子（ＯＵＴ−Ｎ）に接続され、ゲートがグランド端子に接続された第１ＰＭＯＳトランジスタ（ＭＰ４２）と、を備える。

接続制御回路（２０，３０）は、入力信号（ＳＩ）の電位に応じて、グランド端子と電源端子とＰ側出力端子（ＯＵＴ−Ｐ）とＮ側出力端子（ＯＵＴ−Ｎ）との間の電気的接続を制御する。より詳細には、入力信号（ＳＩ）の電位がグランド電位（ＧＮＤ）と第１電源電位（ＶＤＤ）の一方の場合、接続制御回路（２０，３０）は、Ｐ側出力端子（ＯＵＴ−Ｐ）に第２電源電位（ＶＤＤＯ）を印加し、且つ、Ｎ側出力端子（ＯＵＴ−Ｎ）とグランド端子との間の電気的接続を遮断する。入力信号（ＳＩ）の電位がグランド電位（ＧＮＤ）と第１電源電位（ＶＤＤ）の他方の場合、接続制御回路（２０，３０）は、Ｎ側出力端子（ＯＵＴ−Ｎ）にグランド電位（ＧＮＤ）を印加し、且つ、Ｐ側出力端子（ＯＵＴ−Ｐ）と電源端子との間の電気的接続を遮断する。

クランプ回路（４０）は、更に、ソースが第２ノード（ＮＥ）に接続され、ドレインが第３ノード（ＮＣ）に接続され、ゲートが電源端子に接続された第２ＮＭＯＳトランジスタ（ＭＮ４１）と、ソースが第２ノード（ＮＥ）に接続され、ドレインが第４ノード（ＮＤ）に接続され、ゲートがグランド端子に接続された第２ＰＭＯＳトランジスタ（ＭＰ４１）と、を備えてもよい。入力信号（ＳＩ）の電位がグランド電位（ＧＮＤ）と第１電源電位（ＶＤＤ）の一方の場合、接続制御回路（２０，３０）は、第４ノード（ＮＤ）にグランド電位（ＧＮＤ）を印加し、且つ、第３ノード（ＮＣ）と電源端子との間の電気的接続を遮断する。入力信号（ＳＩ）の電位がグランド電位（ＧＮＤ）と第１電源電位（ＶＤＤ）の他方の場合、接続制御回路（２０，３０）は、第３ノード（ＮＣ）に第２電源電位（ＶＤＤＯ）を印加し、且つ、第４ノード（ＮＤ）とグランド端子との間の電気的接続を遮断する。

入力信号（ＳＩ）の反転信号は、反転入力信号である。接続制御回路（２０，３０）は、ソースが電源端子に接続され、ドレインが第３ノード（ＮＣ）に接続され、ゲートが第１ノード（ＮＦ）に接続された第３ＰＭＯＳトランジスタ（ＭＰ２１）と、ソースが電源端子に接続され、ドレインがＰ側出力端子（ＯＵＴ−Ｐ）に接続され、ゲートが第２ノード（ＮＥ）に接続された第４ＰＭＯＳトランジスタ（ＭＰ２２）と、を備えてもよい。接続制御回路（２０，３０）は、更に、ソースがグランド端子に接続され、ドレインが第４ノード（ＮＤ）に接続され、ゲートに入力信号（ＳＩ）と反転入力信号の一方が入力される第３ＮＭＯＳトランジスタ（ＭＮ３１）と、ソースがグランド端子に接続され、ドレインがＮ側出力端子（ＯＵＴ−Ｎ）に接続され、ゲートに入力信号（ＳＩ）と反転入力信号の他方が入力される第４ＮＭＯＳトランジスタ（ＭＮ３２）と、を備えてもよい。

レベルシフト回路（１０）のＰ側出力端子（ＯＵＴ−Ｐ）から出力される信号は、Ｐ側制御信号（ＳＰ）である。ＨｉｇｈレベルのＰ側制御信号（ＳＰ）の電位は、第２電源電位（ＶＤＤＯ）である。ＬｏｗレベルのＰ側制御信号（ＳＰ）の電位は、グランド電位（ＧＮＤ）から第１ＰＭＯＳトランジスタ（ＭＰ４２）の閾値電圧（Ｖｔｈｐ）の分だけ増加した電位である。ＨｉｇｈレベルとＬｏｗレベルの電位がＰ側制御信号（ＳＰ）のものと同じである信号は、Ｐ側信号である。

レベルシフト回路（１０）のＮ側出力端子（ＯＵＴ−Ｎ）から出力される信号は、Ｎ側制御信号（ＳＮ）である。ＨｉｇｈレベルのＮ側制御信号（ＳＮ）の電位は、第２電源電位（ＶＤＤＯ）から第１ＮＭＯＳトランジスタ（ＭＮ４２）の閾値電圧（Ｖｔｈｎ）の分だけ低下した電位である。ＬｏｗレベルのＮ側制御信号（ＳＮ）の電位は、グランド電位（ＧＮＤ）である。ＨｉｇｈレベルとＬｏｗレベルの電位がＮ側制御信号（ＳＮ）のものと同じである信号は、Ｎ側信号である。

本発明に係る半導体装置は、更に、出力回路（５０）を具備してもよい。その出力回路（５０）は、Ｐ側信号が入力されるＰ側入力端子（ＩＮ−Ｐ）と、Ｎ側信号が入力されるＮ側入力端子（ＩＮ−Ｎ）と、出力端子（ＯＵＴ）と、を備える。その出力回路（５０）は、更に、ソースが電源端子に接続され、ドレインが出力端子（ＯＵＴ）に接続され、ゲートがＰ側入力端子（ＩＮ−Ｐ）に接続された第５ＰＭＯＳトランジスタ（ＭＰ５１）と、ソースがグランド端子に接続され、ドレインが出力端子（ＯＵＴ）に接続され、ゲートがＮ側入力端子（ＩＮ−Ｎ）に接続された第５ＮＭＯＳトランジスタ（ＭＮ５１）と、を備える。

出力回路（５０）は、更に、ソースが第５ＰＭＯＳトランジスタ（ＭＰ５１）のドレインに接続され、ドレインが出力端子（ＯＵＴ）に接続され、ゲートに所定のゲート電位（ＶＤＰ）が印加される第６ＰＭＯＳトランジスタ（ＭＰ５２）と、ソースが第５ＮＭＯＳトランジスタ（ＭＮ５１）のドレインに接続され、ドレインが出力端子（ＯＵＴ）に接続され、ゲートに第１電源電位（ＶＤＤ）が印加される第６ＮＭＯＳトランジスタ（ＭＮ５２）と、を備えてもよい。

第２電源電位（ＶＤＤＯ）がＶＤＤＯであり、第６ＰＭＯＳトランジスタ（ＭＰ５２）の閾値電圧及び耐圧がそれぞれＶｔｈｐ、Ｖｂであるとき、所定のゲート電位（ＶＤＰ）は、ＶＤＤＯ−Ｖｂ以上、且つ、Ｖｂ−Ｖｔｈｐ以下である。

本発明に係る半導体装置は、更に、論理ゲート（６０，７０，８０）を備えてもよい。論理ゲート（６０，７０，８０）は、Ｐ側信号の１つであるＰ側入力信号（ＳＰｉｎ）が入力されるＰ側論理入力端子（ＩＮ−Ｐ）と、Ｎ側信号の１つであるＮ側入力信号（ＳＮｉｎ）が入力されるＮ側論理入力端子（ＩＮ−Ｎ）と、Ｐ側信号の１つであるＰ側出力信号（ＳＰｏｕｔ）が出力されるＰ側論理出力端子（ＯＵＴ−Ｐ）と、Ｎ側信号の１つであるＮ側出力信号（ＳＮｏｕｔ）が出力されるＮ側論理出力端子（ＯＵＴ−Ｎ）と、論理演算部と、を備える。論理演算部は、Ｐ側入力信号（ＳＰｉｎ）及びＮ側入力信号（ＳＮｉｎ）に基づいて所定の論理演算を行い、Ｐ側出力信号（ＳＰｏｕｔ）及びＮ側出力信号（ＳＮｏｕｔ）を生成する。

論理演算部は、ソースが第５ノード（ＮＩ，ＮＫ，ＮＭ）に接続され、ドレインがＰ側論理出力端子（ＯＵＴ−Ｐ）に接続され、ゲートが電源端子に接続された第７ＮＭＯＳトランジスタ（ＭＮ６２，ＭＮ７３，ＭＮ８３）と、ソースが第５ノード（ＮＩ，ＮＫ，ＮＭ）に接続され、ドレインがＮ側論理出力端子（ＯＵＴ−Ｎ）に接続され、ゲートがグランド端子に接続された第７ＰＭＯＳトランジスタ（ＭＰ６２，ＭＰ７３，ＭＰ８３）と、を備えてもよい。Ｐ側出力信号（ＳＰｏｕｔ）及びＮ側出力信号（ＳＮｏｕｔ）がＨｉｇｈレベルである場合、論理演算部は、Ｐ側論理出力端子（ＯＵＴ−Ｐ）に第２電源電位（ＶＤＤＯ）を印加し、且つ、Ｎ側論理出力端子（ＯＵＴ−Ｎ）とグランド端子との間の電気的接続を遮断する。Ｐ側出力信号（ＳＰｏｕｔ）及びＮ側出力信号（ＳＮｏｕｔ）がＬｏｗレベルである場合、論理演算部は、Ｎ側論理出力端子（ＯＵＴ−Ｎ）にグランド電位（ＧＮＤ）を印加し、且つ、Ｐ側論理出力端子（ＯＵＴ−Ｐ）と電源端子との間の電気的接続を遮断する。

本発明に係るレベルシフト回路によれば、低電圧動作の場合であっても、出力段のトランジスタを十分にＯＮさせることが可能となる。

図１は、特許文献１（特開平９−１７２３６８号公報）に記載されている半導体出力回路の構成を示す回路図である。 図２は、本発明の実施の形態に係るレベルシフト回路の構成を示す回路図である。 図３は、入力信号がＬｏｗレベルである場合のレベルシフト回路の状態を示す回路図である。 図４は、入力信号がＨｉｇｈレベルである場合のレベルシフト回路の状態を示す回路図である。 図５は、レベルシフト回路の動作を示すタイミングチャートである。 図６は、レベルシフト回路中の各トランジスタに印加される電圧を要約的に示すテーブルである。 図７は、本発明の実施の形態に係る出力回路の構成を示す回路図である。 図８は、入力信号がＬｏｗレベルである場合の出力回路の状態を示す回路図である。 図９は、入力信号がＨｉｇｈレベルである場合の出力回路の状態を示す回路図である。 図１０は、出力回路中の各トランジスタに印加される電圧を要約的に示すテーブルである。 図１１は、本発明の実施の形態に係るレベルシフト回路及び出力回路を備える半導体装置を示すブロック図である。 図１２は、本発明の実施の形態に係るインバータの構成を示す回路図である。 図１３は、入力信号がＬｏｗレベルである場合のインバータの状態を示す回路図である。 図１４は、入力信号がＨｉｇｈレベルである場合のインバータの状態を示す回路図である。 図１５は、本発明の実施の形態に係るＮＡＮＤゲートの構成を示す回路図である。 図１６は、第１入力信号がＬｏｗレベルであり第２入力信号がＨｉｇｈレベルである場合のＮＡＮＤゲートの状態を示す回路図である。 図１７は、第１入力信号がＨｉｇｈレベルであり第２入力信号がＨｉｇｈレベルである場合のＮＡＮＤゲートの状態を示す回路図である。 図１８は、本発明の実施の形態に係るＮＯＲゲートの構成を示す回路図である。 図１９は、第１入力信号がＬｏｗレベルであり第２入力信号がＬｏｗレベルである場合のＮＯＲゲートの状態を示す回路図である。 図２０は、第１入力信号がＨｉｇｈレベルであり第２入力信号がＬｏｗレベルである場合のＮＯＲゲートの状態を示す回路図である。 図２１は、本発明の実施の形態に係るレベルシフト回路、論理回路及び出力回路を備える半導体装置を示すブロック図である。 図２２は、本発明の実施の形態に係るレベルシフト回路、論理回路及び出力回路を備える半導体装置の一例を示すブロック図である。 図２３は、比較例を示すブロック図である。

添付図面を参照して、本発明の実施の形態を説明する。

１．レベルシフト回路
１−１．構成
図２は、本発明の実施の形態に係るレベルシフト回路１０の構成を示す回路図である。このレベルシフト回路１０は、入出力インタフェース回路において内部回路の信号を外部回路の信号に変換するために用いられる。内部回路は、内部電源電位である低電源電位ＶＤＤ（第１電源電位）で動作し、外部回路は、外部電源電位である高電源電位ＶＤＤＯ（第２電源電位）で動作する。高電源電位ＶＤＤＯは、低電源電位ＶＤＤより高い。例えば、高電源電位ＶＤＤＯは１．２Ｖであり、低電源電位ＶＤＤは１．０Ｖである。

図２に示されるように、レベルシフト回路１０は、入力端子ＩＮ、Ｐ側出力端子ＯＵＴ−Ｐ、及びＮ側出力端子ＯＵＴ−Ｎを備えている。つまり、レベルシフト回路１０は、１入力２出力の構成を有している。

入力端子ＩＮには、内部回路からの信号が入力信号ＳＩとして入力される。入力信号ＳＩの電位は、低電源電位ＶＤＤとグランド電位ＧＮＤ（０Ｖ）との間で切り替わる。つまり、Ｈｉｇｈレベルの入力信号ＳＩの電位は低電源電位ＶＤＤであり、Ｌｏｗレベルの入力信号ＳＩの電位はグランド電位ＧＮＤである。

Ｐ側出力端子ＯＵＴ−Ｐからは、Ｐ側制御信号ＳＰが出力される。後に詳しく説明されるように、Ｐ側制御信号ＳＰの電位は、高電源電位ＶＤＤＯと電位Ｖｔｈｐとの間で切り替わる。つまり、ＨｉｇｈレベルのＰ側制御信号ＳＰの電位は高電源電位ＶＤＤＯであり、ＬｏｗレベルのＰ側制御信号ＳＰの電位はＶｔｈｐである。ここで、電位Ｖｔｈｐは、レベルシフト回路１０内で用いられるＰＭＯＳトランジスタの閾値電圧であり、例えば０．５Ｖである。

Ｎ側出力端子ＯＵＴ−Ｎからは、Ｎ側制御信号ＳＮが出力される。後に詳しく説明されるように、Ｎ側制御信号ＳＮの電位は、電位ＶＤＤＯ−Ｖｔｈｎとグランド電位ＧＮＤとの間で切り替わる。つまり、ＨｉｇｈレベルのＮ側制御信号ＳＮの電位はＶＤＤＯ−Ｖｔｈｎであり、ＬｏｗレベルのＮ側制御信号ＳＮの電位はグランド電位ＧＮＤである。ここで、電位Ｖｔｈｎは、レベルシフト回路１０内で用いられるＮＭＯＳトランジスタの閾値電圧であり、例えば０．５Ｖである。

Ｐ側制御信号ＳＰとＮ側制御信号ＳＮは同相（in-phase）である。つまり、Ｐ側制御信号ＳＰがＨｉｇｈレベルのとき、Ｎ側制御信号ＳＮもＨｉｇｈレベルである。また、Ｐ側制御信号ＳＰがＬｏｗレベルのとき、Ｎ側制御信号ＳＮもＬｏｗレベルである。

図２に示されるように、レベルシフト回路１０は更に、インバータ１１、１２、ラッチ回路２０、ラッチ反転回路３０、及びクランプ回路４０を備えている。

インバータ１１の入力は入力端子ＩＮに接続されており、その出力はノードＮＡに接続されている。また、インバータ１１は、ＶＤＤ端子（低電源電位ＶＤＤが印加される端子）とグランド端子（グランド電位ＧＮＤが印加される端子）に接続されている。入力信号ＳＩの電位が低電源電位ＶＤＤ（Ｈｉｇｈレベル）の場合、インバータ１１は、グランド電位ＧＮＤ（Ｌｏｗレベル）をノードＮＡに出力する。一方、入力信号ＳＩの電位がグランド電位ＧＮＤ（Ｌｏｗレベル）の場合、インバータ１１は、低電源電位ＶＤＤ（Ｈｉｇｈレベル）をノードＮＡに出力する。つまり、ノードＮＡには、入力信号ＳＩの論理レベルが反転した反転入力信号が現れる。

インバータ１２の入力はノードＮＡに接続されており、その出力はノードＮＢに接続されている。また、インバータ１２は、ＶＤＤ端子とグランド端子に接続されている。ノードＮＡの電位が低電源電位ＶＤＤ（Ｈｉｇｈレベル）の場合、インバータ１２は、グランド電位ＧＮＤ（Ｌｏｗレベル）をノードＮＢに出力する。一方、ノードＮＡの電位がグランド電位ＧＮＤ（Ｌｏｗレベル）の場合、インバータ１２は、低電源電位ＶＤＤ（Ｈｉｇｈレベル）をノードＮＢに出力する。つまり、ノードＮＢには、入力信号ＳＩと同じ論理レベルの信号が現れる。

ラッチ回路２０は、ＰＭＯＳトランジスタＭＰ２１とＰＭＯＳトランジスタＭＰ２２を備えている。ＰＭＯＳトランジスタＭＰ２１のソース、ドレイン、及びゲートは、それぞれ、ＶＤＤＯ端子（高電源電位ＶＤＤＯが印加される端子）、ノードＮＣ、及びノードＮＦに接続されている。ＰＭＯＳトランジスタＭＰ２２のソース、ドレイン、及びゲートは、それぞれ、ＶＤＤＯ端子、Ｐ側出力端子ＯＵＴ−Ｐ、及びノードＮＥに接続されている。

ラッチ反転回路３０は、ＮＭＯＳトランジスタＭＮ３１とＮＭＯＳトランジスタＭＮ３２を備えている。ＮＭＯＳトランジスタＭＮ３１のソース、ドレイン、及びゲートは、それぞれ、グランド端子、ノードＮＤ、及びノードＮＡに接続されている。ＮＭＯＳトランジスタＭＮ３２のソース、ドレイン、及びゲートは、それぞれ、グランド端子、Ｎ側出力端子ＯＵＴ−Ｎ、及びノードＮＢに接続されている。ＮＭＯＳトランジスタＭＮ３１のゲート（ノードＮＡ）には反転入力信号が入力され、ＮＭＯＳトランジスタＭＮ３２のゲート（ノードＮＢ）には入力信号ＳＩが入力される。従って、ＮＭＯＳトランジスタＭＮ３１、ＭＮ３２の一方がＯＮするとき、他方はＯＦＦする。尚、ノードＮＡに入力信号ＳＩが現れ、ノードＮＢに反転入力信号が現れてもよい。その場合、各ノードの論理レベルが逆になるだけで、同じ議論が適用可能である。

後に説明されるように、ラッチ回路２０とラッチ反転回路３０は、「接続制御回路」として機能する。この接続制御回路は、入力信号ＳＩの電位に応じて、グランド端子とＶＤＤＯ端子とＰ側出力端子ＯＵＴ−ＰとＮ側出力端子ＯＵＴ−Ｎとの間の電気的接続を制御する。

クランプ回路４０は、Ｐ側出力端子ＯＵＴ−ＰとＮ側出力端子ＯＵＴ−Ｎとの間に接続されている。より詳細には、クランプ回路４０は、ＮＭＯＳトランジスタＭＮ４１、ＮＭＯＳトランジスタＭＮ４２、ＰＭＯＳトランジスタＭＰ４１、及びＰＭＯＳトランジスタＭＰ４２を備えている。ＮＭＯＳトランジスタＭＮ４１のソース、ドレイン、及びゲートは、それぞれ、ノードＮＥ、ノードＮＣ、及びＶＤＤＯ端子に接続されている。ＮＭＯＳトランジスタＭＮ４２のソース、ドレイン、及びゲートは、それぞれ、ノードＮＦ、Ｐ側出力端子ＯＵＴ−Ｐ、及びＶＤＤＯ端子に接続されている。ＰＭＯＳトランジスタＭＰ４１のソース、ドレイン、及びゲートは、それぞれ、ノードＮＥ、ノードＮＤ、及びグランド端子に接続されている。ＰＭＯＳトランジスタＭＰ４２のソース、ドレイン、及びゲートは、それぞれ、ノードＮＦ、Ｎ側出力端子ＯＵＴ−Ｎ、及びグランド端子に接続されている。

１−２．動作
図３は、入力信号ＳＩがＬｏｗレベルである場合のレベルシフト回路１０の状態を示している。ノードＮＡの電位は低電源電位ＶＤＤであり、ＮＭＯＳトランジスタＭＮ３１はＯＮする。一方、ノードＮＢの電位はグランド電位ＧＮＤであり、ＮＭＯＳトランジスタＭＮ３２はＯＦＦする。つまり、Ｎ側出力端子ＯＵＴ−Ｎとグランド端子との間の電気的接続が遮断される。

ＮＭＯＳトランジスタＭＮ３１がＯＮするため、ノードＮＤとグランド端子とが電気的に接続され、ノードＮＤにはＮＭＯＳトランジスタＭＮ３１を通してグランド電位ＧＮＤが印加される。更に、ＰＭＯＳトランジスタＭＰ４１のゲート電位はグランド電位ＧＮＤに固定されているため、そのソース電位、すなわち、ノードＮＥの電位は、ゲート電位（グランド電位ＧＮＤ）からＰＭＯＳトランジスタＭＰ４１の閾値電圧Ｖｔｈｐの分だけ増加した“Ｖｔｈｐ”となる。ゲート電位が高電源電位ＶＤＤＯに固定され、ソース電位が“Ｖｔｈｐ”であるＮＭＯＳトランジスタＭＮ４１はＯＮし、ノードＮＣの電位も“Ｖｔｈｐ”となる。

ノードＮＥの電位がＶｔｈｐであるため、ＰＭＯＳトランジスタＭＰ２２はＯＮする。その結果、Ｐ側出力端子ＯＵＴ−ＰとＶＤＤＯ端子とが電気的に接続され、Ｐ側出力端子ＯＵＴ−ＰにはＰＭＯＳトランジスタＭＰ２２を通して高電源電位ＶＤＤＯが印加される。つまり、Ｐ側制御信号ＳＰの電位は、高電源電位ＶＤＤＯ（Ｈｉｇｈレベル）となる。

ＮＭＯＳトランジスタＭＮ４２のゲート電位は高電源電位ＶＤＤＯに固定されているため、そのソース電位、すなわち、ノードＮＦの電位は、ゲート電位（高電源電位ＶＤＤＯ）からＮＭＯＳトランジスタＭＮ４２の閾値電圧Ｖｔｈｎの分だけ低下した“ＶＤＤＯ−Ｖｔｈｎ”となる。よって、ＰＭＯＳトランジスタＭＰ２１はＯＦＦし、ノードＮＣとＶＤＤＯ端子との間の電気的接続が遮断される。

ゲート電位がグランド電位ＧＮＤに固定され、ソース電位が“ＶＤＤＯ−Ｖｔｈｎ”であるＰＭＯＳトランジスタＭＰ４２はＯＮし、Ｎ側出力端子ＯＵＴ−Ｎの電位も“ＶＤＤＯ−Ｖｔｈｎ”となる。つまり、Ｎ側制御信号ＳＮの電位は、“ＶＤＤＯ−Ｖｔｈｎ”（Ｈｉｇｈレベル）となる。

このように、入力信号ＳＩがＬｏｗレベルである場合、ラッチ回路２０（接続制御回路）は、Ｐ側出力端子ＯＵＴ−ＰとＶＤＤＯ端子とを電気的に接続することによって、Ｐ側出力端子ＯＵＴ−Ｐに高電源電位ＶＤＤＯを印加する。これにより、Ｐ側制御信号ＳＰの電位は、高電源電位ＶＤＤＯ（Ｈｉｇｈレベル）となる。また、ラッチ反転回路３０（接続制御回路）は、Ｎ側出力端子ＯＵＴ−Ｎとグランド端子との間の電気的接続を遮断する。更に、Ｐ側出力端子ＯＵＴ−ＰとＮ側出力端子ＯＵＴ−Ｎの間には、ゲート電位が高電源電位ＶＤＤＯに固定されたＮＭＯＳトランジスタＭＮ４２が介在している。これにより、Ｎ側出力端子ＯＵＴ−Ｎの電位、すなわち、Ｎ側制御信号ＳＮの電位は、“ＶＤＤＯ−Ｖｔｈｎ”（Ｈｉｇｈレベル）となる。

図４は、入力信号ＳＩがＨｉｇｈレベルである場合のレベルシフト回路１０の状態を示している。ノードＮＡの電位はグランド電位ＧＮＤであり、ＮＭＯＳトランジスタＭＮ３１はＯＦＦする。つまり、ノードＮＤとグランド端子との間の電気的接続が遮断される。一方、ノードＮＢの電位は低電源電位ＶＤＤであり、ＮＭＯＳトランジスタＭＮ３２はＯＮする。

ＮＭＯＳトランジスタＭＮ３２がＯＮするため、Ｎ側出力端子ＯＵＴ−Ｎとグランド端子とが電気的に接続され、Ｎ側出力端子ＯＵＴ−ＮにはＮＭＯＳトランジスタＭＮ３２を通してグランド電位ＧＮＤが印加される。これにより、Ｎ側制御信号ＳＮの電位は、グランド電位ＧＮＤ（Ｌｏｗレベル）となる。

ＰＭＯＳトランジスタＭＰ４２のゲート電位はグランド電位ＧＮＤに固定されているため、そのソース電位、すなわち、ノードＮＦの電位は、ゲート電位（グランド電位ＧＮＤ）からＰＭＯＳトランジスタＭＰ４２の閾値電圧Ｖｔｈｐの分だけ増加した“Ｖｔｈｐ”となる。ゲート電位が高電源電位ＶＤＤＯに固定され、ソース電位が“Ｖｔｈｐ”であるＮＭＯＳトランジスタＭＮ４２はＯＮし、Ｐ側出力端子ＯＵＴ−Ｐの電位も“Ｖｔｈｐ”となる。つまり、Ｐ側制御信号ＳＰの電位は、“Ｖｔｈｐ”（Ｌｏｗレベル）となる。

ノードＮＦの電位がＶｔｈｐであるため、ＰＭＯＳトランジスタＭＰ２１はＯＮする。その結果、ノードＮＣとＶＤＤＯ端子とが電気的に接続され、ノードＮＣにはＰＭＯＳトランジスタＭＰ２１を通して高電源電位ＶＤＤＯが印加される。ＮＭＯＳトランジスタＭＮ４１のゲート電位は高電源電位ＶＤＤＯに固定されているため、そのソース電位、すなわち、ノードＮＥの電位は、ゲート電位（高電源電位ＶＤＤＯ）からＮＭＯＳトランジスタＭＮ４１の閾値電圧Ｖｔｈｎの分だけ低下した“ＶＤＤＯ−Ｖｔｈｎ”となる。よって、ＰＭＯＳトランジスタＭＰ２２はＯＦＦし、Ｐ側出力端子ＯＵＴ−ＰとＶＤＤＯ端子との間の電気的接続が遮断される。また、ゲート電位がグランド電位ＧＮＤに固定され、ソース電位が“ＶＤＤＯ−Ｖｔｈｎ”であるＰＭＯＳトランジスタＭＰ４１はＯＮし、ノードＮＤの電位も“ＶＤＤＯ−Ｖｔｈｎ”となる。

このように、入力信号ＳＩがＨｉｇｈレベルである場合、ラッチ反転回路３０（接続制御回路）は、Ｎ側出力端子ＯＵＴ−Ｎとグランド端子とを電気的に接続することによって、Ｎ側出力端子ＯＵＴ−Ｎにグランド電位ＧＮＤを印加する。これにより、Ｎ側制御信号ＳＮの電位は、グランド電位ＧＮＤ（Ｌｏｗレベル）となる。また、ラッチ回路２０（接続制御回路）は、Ｐ側出力端子ＯＵＴ−ＰとＶＤＤＯ端子との間の電気的接続を遮断する。更に、Ｐ側出力端子ＯＵＴ−ＰとＮ側出力端子ＯＵＴ−Ｎの間には、ゲート電位がグランド電位ＧＮＤに固定されたＰＭＯＳトランジスタＭＰ４２が介在している。これにより、Ｐ側出力端子ＯＵＴ−Ｐの電位、すなわち、Ｐ側制御信号ＳＰの電位は、“Ｖｔｈｐ”（Ｌｏｗレベル）となる。

図５は、レベルシフト回路１０の動作を示すタイミングチャートである。図５には、入力端子ＩＮ（入力信号ＳＩ）、Ｎ側出力端子ＯＵＴ−Ｎ（Ｎ側制御信号ＳＮ）、ノードＮＦ、及びＰ側出力端子ＯＵＴ−Ｐ（Ｐ側制御信号ＳＰ）のそれぞれの電位が示されている。ここで、例えば、ＶＤＤＯ＝１．２Ｖ、ＶＤＤ＝１．０Ｖ、ＧＮＤ＝０．０Ｖ、Ｖｔｈｐ，Ｖｔｈｎ＝０．５Ｖであるとする。

入力信号ＳＩの電位は、低電源電位ＶＤＤ（Ｈｉｇｈ）とグランド電位ＧＮＤ（Ｌｏｗ）との間で切り替わる。Ｎ側制御信号ＳＮの電位は、電位ＶＤＤＯ−Ｖｔｈｎ（Ｈｉｇｈ）とグランド電位ＧＮＤ（Ｌｏｗ）との間で切り替わる。Ｐ側制御信号ＳＰの電位は、高電源電位ＶＤＤＯ（Ｈｉｇｈ）と電位Ｖｔｈｐ（Ｌｏｗ）との間で切り替わる。また、Ｐ側制御信号ＳＰとＮ側制御信号ＳＮは同相である。尚、図３〜図５で示された例において、入力信号ＳＩと出力制御信号（ＳＰ，ＳＮ）とは逆相であるが、それらは同相であってもよい。

１−３．耐圧
図６は、上記の図３及び図４で示されたそれぞれの状態において各トランジスタに印加される電圧を示している。Ｖｇｓはゲート−ソース間の電圧（電位差）であり、Ｖｇｄはゲート−ドレイン間の電圧（電位差）であり、Ｖｄｓはドレイン−ソース間の電圧（電位差）である。各トランジスタの耐圧がＶｂである場合、その耐圧Ｖｂは次の条件を満たせばよい。

Ｖｂ≧Ｖｔｈｎ
Ｖｂ≧Ｖｔｈｐ
Ｖｂ≧ＶＤＤＯ−Ｖｔｈｎ
Ｖｂ≧ＶＤＤＯ−Ｖｔｈｐ
Ｖｂ≧ＶＤＤＯ−Ｖｔｈｎ−Ｖｔｈｐ
Ｖｂ≧ＶＤＤ

一例として、ＶＤＤＯ＝１．２Ｖ、ＶＤＤ＝１．０Ｖ、Ｖｔｈｐ＝０．５Ｖ、Ｖｔｈｎ＝０．５Ｖである場合を考える。この場合、耐圧Ｖｂは次の条件を満たせばよい。

Ｖｂ≧Ｖｔｈｎ＝０．５Ｖ
Ｖｂ≧Ｖｔｈｐ＝０．５Ｖ
Ｖｂ≧ＶＤＤＯ−Ｖｔｈｎ＝１．２Ｖ−０．５Ｖ＝０．７Ｖ
Ｖｂ≧ＶＤＤＯ−Ｖｔｈｐ＝１．２Ｖ−０．５Ｖ＝０．７Ｖ
Ｖｂ≧ＶＤＤＯ−Ｖｔｈｎ−Ｖｔｈｐ＝１．２Ｖ−０．５Ｖ−０．５Ｖ＝０．２Ｖ
Ｖｂ≧ＶＤＤ＝１．０Ｖ

従って、図３及び図４で示された状態を考えた場合、各トランジスタの耐圧Ｖｂは、１．０Ｖ以上であればよい。逆に言えば、耐圧Ｖｂとして、高電源電位ＶＤＤＯほどの高レベルは不要である。つまり、本実施の形態では、各トランジスタの耐圧Ｖｂを、高電源電位ＶＤＤＯより低くすることが可能である（ＶＤＤＯ＞Ｖｂ）。これは、レベルシフト回路１０内のトランジスタを全て「低耐圧トランジスタ」で構成可能であることを意味する。レベルシフト回路１０を低耐圧トランジスタだけで構成することにより、製造コストと回路面積が削減される。

クランプ回路４０は「耐圧保護回路」としての役割を果たしているとも言える。クランプ回路４０により、Ｎ側出力端子ＯＵＴ−ＮとノードＮＤの電位の上限値は、“ＶＤＤＯ−Ｖｔｈｎ”となる。これにより、グランド電位ＧＮＤが印加されるＮＭＯＳトランジスタＭＮ３１、ＭＮ３２及びＰＭＯＳトランジスタＭＰ４１、ＭＰ４２の破壊が防止される。また、クランプ回路４０により、Ｐ側出力端子ＯＵＴ−ＰとノードＮＣの電位の下限値は、“Ｖｔｈｐ”となる。これにより、高電源電位ＶＤＤＯが印加されるＰＭＯＳトランジスタＭＰ２１、ＭＰ２２及びＮＭＯＳトランジスタＭＮ４１、ＭＮ４２の破壊が防止される。

１−４．効果
以上に説明されたように、本実施の形態に係るレベルシフト回路１０は、入力信号ＳＩのレベルシフトにより、２種類の制御信号ＳＰ、ＳＮを生成する。例えば、それら制御信号ＳＰ、ＳＮを、出力回路中のトランジスタのＯＮ／ＯＦＦ制御に用いることができる（この例については、次の第２節においても詳しく説明される）。

Ｐ側制御信号ＳＰを、高電源電位ＶＤＤＯを出力するための「ＰＭＯＳ出力トランジスタ」のゲート制御信号として用いることを考える。Ｐ側制御信号ＳＰの電位は、高電源電位ＶＤＤＯ（Ｈｉｇｈ）と電位Ｖｔｈｐ（Ｌｏｗ）との間で切り替わる。Ｌｏｗレベルの電位がＶｔｈｐであるため、ＶＤＤＯ＝１．２Ｖ程度の低電圧動作の場合であっても、ＰＭＯＳ出力トランジスタを十分にＯＮさせることが可能となる。また、ＰＭＯＳ出力トランジスタのゲート電位がＶｔｈｐ以上となるため、ＰＭＯＳ出力トランジスタを低耐圧トランジスタで構成することも可能となる。この場合、出力回路の製造コストと回路面積が削減される。

Ｎ側制御信号ＳＮを、グランド電位ＧＮＤを出力するための「ＮＭＯＳ出力トランジスタ」のゲート制御信号として用いることを考える。Ｎ側制御信号ＳＮの電位は、電位ＶＤＤＯ−Ｖｔｈｎ（Ｈｉｇｈ）とグランド電位ＧＮＤ（Ｌｏｗ）との間で切り替わる。Ｈｉｇｈレベルの電位がＶＤＤＯ−Ｖｔｈｎであるため、ＮＭＯＳ出力トランジスタを十分にＯＮさせることが可能となる。また、ＮＭＯＳ出力トランジスタのゲート電位がＶＤＤＯ−Ｖｔｈｎ以下となるため、ＮＭＯＳ出力トランジスタを低耐圧トランジスタで構成することも可能となる。この場合、出力回路の製造コストと回路面積が削減される。

また、上述の通り、クランプ回路４０は、レベルシフト回路１０内のトランジスタの破壊を防止する「耐圧保護回路」としての役割も果たしている。レベルシフト回路１０内のトランジスタを全て低耐圧トランジスタで構成することも可能であり、その場合、製造コストと回路面積が削減される。

２．出力回路
２−１．構成
図７は、本実施の形態に係る出力回路５０の構成を示す回路図である。この出力回路５０は、上述のＰ側制御信号ＳＰ及びＮ側制御信号ＳＮをサポートしており、それら制御信号ＳＰ、ＳＮに応じた出力信号ＳＯを生成、出力することができる。より詳細には、出力回路５０は、Ｐ側入力端子ＩＮ−Ｐ、Ｎ側入力端子ＩＮ−Ｎ及び出力端子ＯＵＴを備えている。

Ｐ側入力端子ＩＮ−Ｐには、上記のレベルシフト回路１０から出力されたＰ側制御信号ＳＰ、あるいは、Ｐ側制御信号ＳＰと同じ電位変化をする信号が入力される。そのような信号は、以下、「Ｐ側信号ＳＰ」と参照される。Ｐ側信号ＳＰの電位は、高電源電位ＶＤＤＯと電位Ｖｔｈｐとの間で切り替わる。つまり、ＨｉｇｈレベルのＰ側信号ＳＰの電位は高電源電位ＶＤＤＯであり、ＬｏｗレベルのＰ側信号ＳＰの電位はＶｔｈｐである。

Ｎ側入力端子ＩＮ−Ｎには、上記のレベルシフト回路１０から出力されたＮ側制御信号ＳＮ、あるいは、Ｎ側制御信号ＳＮと同じ電位変化をする信号が入力される。そのような信号は、以下、「Ｎ側信号ＳＮ」と参照される。Ｎ側信号ＳＮの電位は、電位ＶＤＤＯ−Ｖｔｈｎとグランド電位ＧＮＤとの間で切り替わる。つまり、ＨｉｇｈレベルのＮ側信号ＳＮの電位はＶＤＤＯ−Ｖｔｈｎであり、ＬｏｗレベルのＮ側信号ＳＮの電位はグランド電位ＧＮＤである。

Ｐ側信号ＳＰとＮ側信号ＳＮは同相（in-phase）である。つまり、Ｐ側信号ＳＰがＨｉｇｈレベルのとき、Ｎ側信号ＳＮもＨｉｇｈレベルである。また、Ｐ側信号ＳＰがＬｏｗレベルのとき、Ｎ側信号ＳＮもＬｏｗレベルである。この同相のＰ側信号ＳＰ及びＮ側信号ＳＮが、入力信号として出力回路５０に入力される。

出力端子ＯＵＴからは、出力信号ＳＯが出力される。出力信号ＳＯの電位は、高電源電位ＶＤＤＯとグランド電位ＧＮＤとの間で切り替わる。つまり、Ｈｉｇｈレベルの出力信号ＳＯの電位はＶＤＤＯであり、Ｌｏｗレベルの出力信号ＳＯの電位はグランド電位ＧＮＤである。

図７に示されるように、出力回路５０は更に、ＰＭＯＳトランジスタＭＰ５１、ＭＰ５２、ＮＭＯＳトランジスタＭＮ５１、ＭＮ５２、及び中間電位生成回路５２を備えている。中間電位生成回路５２は、所定のゲート電位ＶＤＰを生成、出力する。

ＰＭＯＳトランジスタＭＰ５１のソース、ドレイン、及びゲートは、それぞれ、ＶＤＤＯ端子、ノードＮＧ、及びＰ側入力端子ＩＮ−Ｐに接続されている。ノードＮＧは、ＰＭＯＳトランジスタＭＰ５２を介して、出力端子ＯＵＴに接続されている。具体的には、ＰＭＯＳトランジスタＭＰ５２のソースがノードＮＧに接続されており、そのドレインが出力端子ＯＵＴに接続されている。また、ＰＭＯＳトランジスタＭＰ５２のゲートには、中間電位生成回路５２によって生成された所定のゲート電位ＶＤＰが印加される。

ＮＭＯＳトランジスタＭＮ５１のソース、ドレイン、及びゲートは、それぞれ、グランド端子、ノードＮＨ、及びＮ側入力端子ＩＮ−Ｎに接続されている。ノードＮＨは、ＮＭＯＳトランジスタＭＮ５２を介して、出力端子ＯＵＴに接続されている。具体的には、ＮＭＯＳトランジスタＭＮ５２のソースがノードＮＨに接続されており、そのドレインが出力端子ＯＵＴに接続されている。また、ＮＭＯＳトランジスタＭＮ５２のゲートには、低電源電位ＶＤＤが印加される。

２−２．動作
図８は、入力信号ＳＰ、ＳＮがＬｏｗレベルである場合の出力回路５０の状態を示している。Ｐ側入力端子ＩＮ−Ｐの電位、すなわち、ＰＭＯＳトランジスタＭＰ５１のゲート電位はＶｔｈｐである。よって、ＰＭＯＳトランジスタＭＰ５１は十分にＯＮする。一方、Ｎ側入力端子ＩＮ−Ｎの電位、すなわち、ＮＭＯＳトランジスタＭＮ５１のゲート電位はグランド電位ＧＮＤである。よって、ＮＭＯＳトランジスタＭＮ５１はＯＦＦし、ノードＮＨとグランド端子との間の電気的接続は遮断される。

ＰＭＯＳトランジスタＭＰ５１がＯＮするため、ノードＮＧとＶＤＤＯ端子とが電気的に接続され、ノードＮＧにはＰＭＯＳトランジスタＭＰ５１を通して高電源電位ＶＤＤＯが印加される。更に、ゲート電位ＶＤＰが適切に設定されたＰＭＯＳトランジスタＭＰ５２もＯＮし、出力端子ＯＵＴの電位も高電源電位ＶＤＤＯとなる。よって、出力信号ＳＯの電位は、高電源電位ＶＤＤＯ（Ｈｉｇｈレベル）となる。

その一方で、ＮＭＯＳトランジスタＭＮ５２のゲート電位は低電源電位ＶＤＤに固定されているため、そのソース電位、すなわち、ノードＮＨの電位は、ゲート電位（低電源電位ＶＤＤ）からＮＭＯＳトランジスタＭＮ５２の閾値電圧Ｖｔｈｎの分だけ低下した“ＶＤＤ−Ｖｔｈｎ”となる。つまり、ノードＮＨに高電源電位ＶＤＤＯが印加されることが防止されている。ＮＭＯＳトランジスタＭＮ５２は、グランド電位ＧＮＤが印加されるＮＭＯＳトランジスタＭＮ５１の耐圧保護の役割を果たしている。

図９は、入力信号ＳＰ、ＳＮがＨｉｇｈレベルである場合の出力回路５０の状態を示している。Ｐ側入力端子ＩＮ−Ｐの電位、すなわち、ＰＭＯＳトランジスタＭＰ５１のゲート電位は高電源電位ＶＤＤＯである。よって、ＰＭＯＳトランジスタＭＰ５１はＯＦＦし、ノードＮＧとＶＤＤＯ端子との間の電気的接続は遮断される。一方、Ｎ側入力端子ＩＮ−Ｎの電位、すなわち、ＮＭＯＳトランジスタＭＮ５１のゲート電位は“ＶＤＤＯ−Ｖｔｈｎ”である。よって、ＮＭＯＳトランジスタＭＮ５１は十分にＯＮする。

ＮＭＯＳトランジスタＭＮ５１がＯＮするため、ノードＮＨとグランド端子とが電気的に接続され、ノードＮＨにはＮＭＯＳトランジスタＭＮ５１を通してグランド電位ＧＮＤが印加される。更に、ゲート電位が低電源電位ＶＤＤであるＮＭＯＳトランジスタＭＮ５２もＯＮし、出力端子ＯＵＴの電位もグランド電位ＧＮＤとなる。よって、出力信号ＳＯの電位は、グランド電位ＧＮＤ（Ｌｏｗレベル）となる。

その一方で、ＰＭＯＳトランジスタＭＰ５２のゲート電位はＶＤＰに固定されているため、そのソース電位、すなわち、ノードＮＧの電位は、ゲート電位ＶＤＰからＰＭＯＳトランジスタＭＰ５２の閾値電圧Ｖｔｈｎの分だけ増加した“ＶＤＰ＋Ｖｔｈｐ”となる。つまり、ノードＮＧにグランド電位ＧＮＤが印加されることが防止されている。ＰＭＯＳトランジスタＭＰ５２は、高電源電位ＶＤＤＯが印加されるＰＭＯＳトランジスタＭＰ５１の耐圧保護の役割を果たしている。

２−３．耐圧
図１０は、上記の図８及び図９で示されたそれぞれの状態において各トランジスタに印加される電圧を示している。Ｖｇｓはゲート−ソース間の電圧（電位差）であり、Ｖｇｄはゲート−ドレイン間の電圧（電位差）であり、Ｖｄｓはドレイン−ソース間の電圧（電位差）である。各トランジスタの耐圧がＶｂである場合、その耐圧Ｖｂは次の条件を満たせばよい。

Ｖｂ≧Ｖｔｈｎ
Ｖｂ≧Ｖｔｈｐ
Ｖｂ≧ＶＤＤＯ−Ｖｔｈｎ
Ｖｂ≧ＶＤＤＯ−Ｖｔｈｐ
Ｖｂ≧ＶＤＤＯ−ＶＤＤ
Ｖｂ≧ＶＤＤＯ−ＶＤＤ＋Ｖｔｈｎ
Ｖｂ≧ＶＤＤ−Ｖｔｈｎ
Ｖｂ≧ＶＤＤ
Ｖｂ≧ＶＤＤＯ−ＶＤＰ
Ｖｂ≧ＶＤＤＯ−ＶＤＰ−Ｖｔｈｐ
Ｖｂ≧ＶＤＰ
Ｖｂ≧ＶＤＰ＋Ｖｔｈｐ

また、これら条件から、ゲート電位ＶＤＰは、次の関係式「Ｖｂ−Ｖｔｈｐ≧ＶＤＰ≧ＶＤＤＯ−Ｖｂ」を満たせばよいことが分かる。一例として、ＶＤＤＯ＝１．２Ｖ、ＶＤＤ＝１．０Ｖ、Ｖｔｈｐ＝０．５Ｖ、Ｖｔｈｎ＝０．５Ｖである場合を考える。この場合、耐圧Ｖｂは次の条件を満たせばよい。

Ｖｂ≧Ｖｔｈｎ＝０．５Ｖ
Ｖｂ≧Ｖｔｈｐ＝０．５Ｖ
Ｖｂ≧ＶＤＤＯ−Ｖｔｈｎ＝１．２Ｖ−０．５Ｖ＝０．７Ｖ
Ｖｂ≧ＶＤＤＯ−Ｖｔｈｐ＝１．２Ｖ−０．５Ｖ＝０．７Ｖ
Ｖｂ≧ＶＤＤＯ−ＶＤＤ＝１．２Ｖ−１．０Ｖ＝０．２Ｖ
Ｖｂ≧ＶＤＤＯ−ＶＤＤ＋Ｖｔｈｎ＝１．２Ｖ−１．０Ｖ＋０．５Ｖ＝０．７Ｖ
Ｖｂ≧ＶＤＤ−Ｖｔｈｎ＝１．０Ｖ−０．５Ｖ＝０．５Ｖ
Ｖｂ≧ＶＤＤ＝１．０Ｖ
Ｖｂ≧ＶＤＤＯ−ＶＤＰ＝１．２Ｖ−ＶＤＰ
Ｖｂ≧ＶＤＤＯ−ＶＤＰ−Ｖｔｈｐ＝１．２Ｖ−ＶＤＰ−０．５Ｖ＝０．７Ｖ−ＶＤＰ
Ｖｂ≧ＶＤＰ
Ｖｂ≧ＶＤＰ＋Ｖｔｈｐ＝ＶＤＰ＋０．５Ｖ

各トランジスタが低耐圧トランジスタであり、耐圧Ｖｂが例えば１．０Ｖである場合を考える。この場合、ゲート電位ＶＤＰは、１．０Ｖ−０．５Ｖ≧ＶＤＰ≧１．２Ｖ−１．０Ｖを満たせばよい。例えば、ゲート電位ＶＤＰは０．３Ｖに設定される。これにより、全ての条件が満たされる。そして、出力回路５０を低耐圧トランジスタだけで構成することにより、製造コストと回路面積が削減される。

２−４．効果
図１１は、本実施の形態に係るレベルシフト回路１０と出力回路５０を備える半導体装置（出力インタフェース回路）である。レベルシフト回路１０は、入力信号ＳＩを受け取り、その入力信号ＳＩに応じたＰ側制御信号ＳＰ及びＮ側制御信号ＳＮを生成する。出力回路５０は、レベルシフト回路１０から出力されるＰ側制御信号ＳＰ及びＮ側制御信号ＳＮを受け取り、それに応じた出力信号ＳＯを出力する。入力信号ＳＩの電位が低電源電位ＶＤＤ（Ｈｉｇｈレベル）の場合、出力信号ＳＯの電位は高電源電位ＶＤＤＯ（Ｈｉｇｈレベル）である。入力信号ＳＩの電位がグランド電位ＧＮＤ（Ｌｏｗレベル）の場合、出力信号ＳＯの電位はグランド電位ＧＮＤ（Ｌｏｗレベル）である。但し、入出力論理関係は逆であってもよい。

本実施の形態によれば、ＶＤＤＯ＝１．２Ｖ程度の低電圧動作の場合であっても、各トランジスタを十分にＯＮさせることが可能である。また、各トランジスタを低耐圧トランジスタで構成することも可能である。すなわち、本実施の形態によれば、耐圧を保護しつつ、低電圧動作が可能な出力インタフェース回路を実現することが可能となる。

３．論理ゲート
第３節では、Ｐ側信号ＳＰ及びＮ側信号ＳＮをサポートする「論理ゲート」を提案する。論理ゲートに入力されるＰ側信号ＳＰ及びＮ側信号ＳＮは、それぞれ、Ｐ側入力信号ＳＰｉｎ及びＮ側入力信号ＳＮｉｎである。論理ゲートから出力されるＰ側信号ＳＰ及びＮ側信号ＳＮは、それぞれ、Ｐ側出力信号ＳＰｏｕｔ及びＮ側出力信号ＳＮｏｕｔである。論理ゲートは、入力信号（ＳＰｉｎ、ＳＮｉｎ）を受け取り、その入力信号に基づいて所定の論理演算を行い、その論理演算の結果を出力信号（ＳＰｏｕｔ、ＳＮｏｕｔ）として出力する。

３−１．インバータ
図１２は、本実施の形態に係るインバータ６０の構成を示す回路図である。インバータ６０は、入力端子（ＩＮ−Ｐ、ＩＮ−Ｎ）及び出力端子（ＯＵＴ−Ｐ、ＯＵＴ−Ｎ）を備えている。入力端子（ＩＮ−Ｐ、ＩＮ−Ｎ）には、同相の入力信号（ＳＰｉｎ、ＳＮｉｎ）が入力される。出力端子（ＯＵＴ−Ｐ、ＯＵＴ−Ｎ）からは、同相の出力信号（ＳＰｏｕｔ、ＳＮｏｕｔ）が出力される。

インバータ６０は更に、論理演算部を備えている。論理演算部は、入力信号（ＳＰｉｎ、ＳＮｉｎ）の論理を反転させ、その反転論理を出力信号（ＳＰｏｕｔ、ＳＮｏｕｔ）として出力する。より詳細には、論理演算部は、ＰＭＯＳトランジスタＭＰ６１及びＮＭＯＳトランジスタＭＮ６１を備えている。ＰＭＯＳトランジスタＭＰ６１のソース、ドレイン、及びゲートは、それぞれ、ＶＤＤＯ端子、Ｐ側出力端子ＯＵＴ−Ｐ、及びＰ側入力端子ＩＮ−Ｐに接続されている。ＮＭＯＳトランジスタＭＮ６１のソース、ドレイン、及びゲートは、それぞれ、グランド端子、Ｎ側出力端子ＯＵＴ−Ｎ、及びＮ側入力端子ＩＮ−Ｎに接続されている。

論理演算部は更に、Ｐ側出力端子ＯＵＴ−ＰとＮ側出力端子ＯＵＴ−Ｎとの間に接続されたクランプ回路６２を備えている。クランプ回路６２は、ＮＭＯＳトランジスタＭＮ６２及びＰＭＯＳトランジスタＭＰ６２を備えている。ＮＭＯＳトランジスタＭＮ６２のソース、ドレイン、及びゲートは、それぞれ、ノードＮＩ、Ｐ側出力端子ＯＵＴ−Ｐ、及びＶＤＤＯ端子に接続されている。ＰＭＯＳトランジスタＭＰ６２のソース、ドレイン、及びゲートは、それぞれ、ノードＮＩ、Ｎ側出力端子ＯＵＴ−Ｎ、及びグランド端子に接続されている。

図１３は、入力信号（ＳＰｉｎ、ＳＮｉｎ）がＬｏｗレベルである場合のインバータ６０の状態を示している。Ｐ側入力端子ＩＮ−Ｐの電位、すなわち、ＰＭＯＳトランジスタＭＰ６１のゲート電位はＶｔｈｐである。よって、ＰＭＯＳトランジスタＭＰ６１は十分にＯＮする。一方、Ｎ側入力端子ＩＮ−Ｎの電位、すなわち、ＮＭＯＳトランジスタＭＮ６１のゲート電位はグランド電位ＧＮＤである。よって、ＮＭＯＳトランジスタＭＮ６１はＯＦＦし、Ｎ側出力端子ＯＵＴ−Ｎとグランド端子との間の電気的接続は遮断される。

ＰＭＯＳトランジスタＭＰ６１がＯＮするため、Ｐ側出力端子ＯＵＴ−ＰとＶＤＤＯ端子とが電気的に接続され、Ｐ側出力端子ＯＵＴ−ＰにはＰＭＯＳトランジスタＭＰ６１を通して高電源電位ＶＤＤＯが印加される。つまり、Ｐ側出力信号ＳＰｏｕｔの電位は、高電源電位ＶＤＤＯ（Ｈｉｇｈレベル）となる。

ＮＭＯＳトランジスタＭＮ６２のゲート電位は高電源電位ＶＤＤＯに固定されているため、そのソース電位、すなわち、ノードＮＩの電位は、ゲート電位（高電源電位ＶＤＤＯ）からＮＭＯＳトランジスタＭＮ６２の閾値電圧Ｖｔｈｎの分だけ低下した“ＶＤＤＯ−Ｖｔｈｎ”となる。ゲート電位がグランド電位ＧＮＤに固定され、ソース電位が“ＶＤＤＯ−Ｖｔｈｎ”であるＰＭＯＳトランジスタＭＰ６２はＯＮし、Ｎ側出力端子ＯＵＴ−Ｎの電位も“ＶＤＤＯ−Ｖｔｈｎ”となる。つまり、Ｎ側出力信号ＳＮｏｕｔの電位は、“ＶＤＤＯ−Ｖｔｈｎ”（Ｈｉｇｈレベル）となる。

図１４は、入力信号（ＳＰｉｎ、ＳＮｉｎ）がＨｉｇｈレベルである場合のインバータ６０の状態を示している。Ｐ側入力端子ＩＮ−Ｐの電位、すなわち、ＰＭＯＳトランジスタＭＰ６１のゲート電位は高電源電位ＶＤＤＯである。よって、ＰＭＯＳトランジスタＭＰ６１はＯＦＦし、Ｐ側出力端子ＯＵＴ−ＰとＶＤＤＯ端子との間の電気的接続は遮断される。一方、Ｎ側入力端子ＩＮ−Ｎの電位、すなわち、ＮＭＯＳトランジスタＭＮ６１のゲート電位は“ＶＤＤＯ−Ｖｔｈｎ”である。よって、ＮＭＯＳトランジスタＭＮ６１は十分にＯＮする。

ＮＭＯＳトランジスタＭＮ６１がＯＮするため、Ｎ側出力端子ＯＵＴ−Ｎとグランド端子とが電気的に接続され、Ｎ側出力端子ＯＵＴ−ＮにはＮＭＯＳトランジスタＭＮ６１を通してグランド電位ＧＮＤが印加される。つまり、Ｎ側出力信号ＳＮｏｕｔの電位は、グランド電位ＧＮＤ（Ｌｏｗレベル）となる。

ＰＭＯＳトランジスタＭＰ６２のゲート電位はグランド電位ＧＮＤに固定されているため、そのソース電位、すなわち、ノードＮＩの電位は、ゲート電位（グランド電位ＧＮＤ）からＰＭＯＳトランジスタＭＰ６２の閾値電圧Ｖｔｈｐの分だけ増加した“Ｖｔｈｐ”となる。ゲート電位が高電源電位ＶＤＤＯに固定され、ソース電位が“Ｖｔｈｐ”であるＮＭＯＳトランジスタＭＮ６２はＯＮし、Ｐ側出力端子ＯＵＴ−Ｐの電位も“Ｖｔｈｐ”となる。つまり、Ｐ側出力信号ＳＰｏｕｔの電位は、“Ｖｔｈｐ”（Ｌｏｗレベル）となる。

レベルシフト回路１０のクランプ回路４０と同様に、インバータ６０のクランプ回路６２は、「耐圧保護回路」としての役割も果たしている。クランプ回路６２により、Ｎ側出力端子ＯＵＴ−Ｎの電位の上限値は“ＶＤＤＯ−Ｖｔｈｎ”となる。これにより、グランド電位ＧＮＤが印加されるＮＭＯＳトランジスタＭＮ６１の破壊が防止される。また、クランプ回路６２により、Ｐ側出力端子ＯＵＴ−Ｐの電位の下限値は“Ｖｔｈｐ”となる。これにより、高電源電位ＶＤＤＯが印加されるＰＭＯＳトランジスタＭＰ６１の破壊が防止される。

各トランジスタの耐圧に関しても、レベルシフト回路１０の場合と同様であり、各トランジスタを低耐圧トランジスタで構成可能である。

３−２．ＮＡＮＤゲート
図１５は、本実施の形態に係るＮＡＮＤゲート７０の構成を示す回路図である。ＮＡＮＤゲート７０は、第１入力端子（ＩＮ１−Ｐ、ＩＮ１−Ｎ）、第２入力端子（ＩＮ２−Ｐ、ＩＮ２−Ｎ）、及び出力端子（ＯＵＴ−Ｐ、ＯＵＴ−Ｎ）を備えている。第１入力端子（ＩＮ１−Ｐ、ＩＮ１−Ｎ）には、同相の第１入力信号（ＳＰｉｎ１、ＳＮｉｎ１）が入力される。第２入力端子（ＩＮ２−Ｐ、ＩＮ２−Ｎ）には、同相の第２入力信号（ＳＰｉｎ２、ＳＮｉｎ２）が入力される。出力端子（ＯＵＴ−Ｐ、ＯＵＴ−Ｎ）からは、同相の出力信号（ＳＰｏｕｔ、ＳＮｏｕｔ）が出力される。

ＮＡＮＤゲート７０は更に、論理演算部を備えている。論理演算部は、第１入力信号（ＳＰｉｎ１、ＳＮｉｎ１）及び第２入力信号（ＳＰｉｎ２、ＳＮｉｎ２）に基づいてＮＡＮＤ論理演算を行い、出力信号（ＳＰｏｕｔ、ＳＮｏｕｔ）を生成する。より詳細には、論理演算部は、ＰＭＯＳトランジスタＭＰ７１、ＭＰ７２、及びＮＭＯＳトランジスタＭＮ７１、ＭＮ７２を備えている。ＰＭＯＳトランジスタＭＰ７１のソース、ドレイン、及びゲートは、それぞれ、ＶＤＤＯ端子、Ｐ側出力端子ＯＵＴ−Ｐ、及び第１Ｐ側入力端子ＩＮ１−Ｐに接続されている。ＰＭＯＳトランジスタＭＰ７２のソース、ドレイン、及びゲートは、それぞれ、ＶＤＤＯ端子、Ｐ側出力端子ＯＵＴ−Ｐ、及び第２Ｐ側入力端子ＩＮ２−Ｐに接続されている。ＮＭＯＳトランジスタＭＮ７１のソース、ドレイン、及びゲートは、それぞれ、ノードＮＪ、Ｎ側出力端子ＯＵＴ−Ｎ、及び第１Ｎ側入力端子ＩＮ１−Ｎに接続されている。ＮＭＯＳトランジスタＭＮ７２のソース、ドレイン、及びゲートは、それぞれ、グランド端子、ノードＮＪ、及び第２Ｎ側入力端子ＩＮ２−Ｎに接続されている。

論理演算部は更に、Ｐ側出力端子ＯＵＴ−ＰとＮ側出力端子ＯＵＴ−Ｎとの間に接続されたクランプ回路７３を備えている。クランプ回路７３は、ＮＭＯＳトランジスタＭＮ７３及びＰＭＯＳトランジスタＭＰ７３を備えている。ＮＭＯＳトランジスタＭＮ７３のソース、ドレイン、及びゲートは、それぞれ、ノードＮＫ、Ｐ側出力端子ＯＵＴ−Ｐ、及びＶＤＤＯ端子に接続されている。ＰＭＯＳトランジスタＭＰ７３のソース、ドレイン、及びゲートは、それぞれ、ノードＮＫ、Ｎ側出力端子ＯＵＴ−Ｎ、及びグランド端子に接続されている。

図１６は、第１入力信号（ＳＰｉｎ１、ＳＮｉｎ１）がＬｏｗレベルであり、第２入力信号（ＳＰｉｎ２、ＳＮｉｎ２）がＨｉｇｈレベルである場合のＮＡＮＤゲート７０の状態を示している。

第１Ｐ側入力端子ＩＮ１−Ｐの電位、すなわち、ＰＭＯＳトランジスタＭＰ７１のゲート電位はＶｔｈｐである。よって、ＰＭＯＳトランジスタＭＰ７１は十分にＯＮする。第２Ｐ側入力端子ＩＮ２−Ｐの電位、すなわち、ＰＭＯＳトランジスタＭＰ７２のゲート電位は高電源電位ＶＤＤＯである。よって、ＰＭＯＳトランジスタＭＰ７２はＯＦＦする。

第２Ｎ側入力端子ＩＮ２−Ｎの電位、すなわち、ＮＭＯＳトランジスタＭＮ７２のゲート電位は“ＶＤＤＯ−Ｖｔｈｎ”である。よって、ＮＭＯＳトランジスタＭＮ７２はＯＮし、ノードＮＪにグランド電位ＧＮＤが印加される。第１Ｎ側入力端子ＩＮ１−Ｎの電位、すなわち、ＮＭＯＳトランジスタＭＮ７１のゲート電位はグランド電位ＧＮＤである。よって、ＮＭＯＳトランジスタＭＮ７１はＯＦＦする。結果として、Ｎ側出力端子ＯＵＴ−Ｎとグランド端子との間の電気的接続は遮断される。

ＰＭＯＳトランジスタＭＰ７１がＯＮするため、Ｐ側出力端子ＯＵＴ−ＰとＶＤＤＯ端子とが電気的に接続され、Ｐ側出力端子ＯＵＴ−ＰにはＰＭＯＳトランジスタＭＰ７１を通して高電源電位ＶＤＤＯが印加される。つまり、Ｐ側出力信号ＳＰｏｕｔの電位は、高電源電位ＶＤＤＯ（Ｈｉｇｈレベル）となる。

ＮＭＯＳトランジスタＭＮ７３のゲート電位は高電源電位ＶＤＤＯに固定されているため、そのソース電位、すなわち、ノードＮＫの電位は、ゲート電位（高電源電位ＶＤＤＯ）からＮＭＯＳトランジスタＭＮ７３の閾値電圧Ｖｔｈｎの分だけ低下した“ＶＤＤＯ−Ｖｔｈｎ”となる。ゲート電位がグランド電位ＧＮＤに固定され、ソース電位が“ＶＤＤＯ−Ｖｔｈｎ”であるＰＭＯＳトランジスタＭＰ７３はＯＮし、Ｎ側出力端子ＯＵＴ−Ｎの電位も“ＶＤＤＯ−Ｖｔｈｎ”となる。つまり、Ｎ側出力信号ＳＮｏｕｔの電位は、“ＶＤＤＯ−Ｖｔｈｎ”（Ｈｉｇｈレベル）となる。

第１入力信号（ＳＰｉｎ１、ＳＮｉｎ１）と第２入力信号（ＳＰｉｎ２、ＳＮｉｎ２）のうち少なくとも一方がＬｏｗレベルであれば、出力信号（ＳＰｏｕｔ、ＳＮｏｕｔ）や出力端子（ＯＵＴ−Ｐ、ＯＵＴ−Ｎ）の電位状態は、図１６で示されたものと同じになる。

図１７は、第１入力信号（ＳＰｉｎ１、ＳＮｉｎ１）と第２入力信号（ＳＰｉｎ２、ＳＮｉｎ２）が共にＨｉｇｈレベルである場合のＮＡＮＤゲート７０の状態を示している。

第１Ｐ側入力端子ＩＮ１−Ｐの電位、すなわち、ＰＭＯＳトランジスタＭＰ７１のゲート電位は高電源電位ＶＤＤＯである。よって、ＰＭＯＳトランジスタＭＰ７１はＯＦＦする。第２Ｐ側入力端子ＩＮ２−Ｐの電位、すなわち、ＰＭＯＳトランジスタＭＰ７２のゲート電位は高電源電位ＶＤＤＯである。よって、ＰＭＯＳトランジスタＭＰ７２はＯＦＦする。結果として、Ｐ側出力端子ＯＵＴ−ＰとＶＤＤＯ端子との間の電気的接続は遮断される。

第１Ｎ側入力端子ＩＮ１−Ｎの電位、すなわち、ＮＭＯＳトランジスタＭＮ７１のゲート電位は“ＶＤＤＯ−Ｖｔｈｎ”である。また、第２Ｎ側入力端子ＩＮ２−Ｎの電位、すなわち、ＮＭＯＳトランジスタＭＮ７２のゲート電位は“ＶＤＤＯ−Ｖｔｈｎ”である。よって、ＮＭＯＳトランジスタＭＮ７１、ＭＮ７２は共に十分にＯＮする。

ＮＭＯＳトランジスタＭＮ７１、ＭＮ７２が共にＯＮするため、Ｎ側出力端子ＯＵＴ−Ｎとグランド端子とが電気的に接続され、Ｎ側出力端子ＯＵＴ−ＮにはＮＭＯＳトランジスタＭＮ７１、ＭＮ７２を通してグランド電位ＧＮＤが印加される。つまり、Ｎ側出力信号ＳＮｏｕｔの電位は、グランド電位ＧＮＤ（Ｌｏｗレベル）となる。

ＰＭＯＳトランジスタＭＰ７３のゲート電位はグランド電位ＧＮＤに固定されているため、そのソース電位、すなわち、ノードＮＫの電位は、ゲート電位（グランド電位ＧＮＤ）からＰＭＯＳトランジスタＭＰ７３の閾値電圧Ｖｔｈｐの分だけ増加した“Ｖｔｈｐ”となる。ゲート電位が高電源電位ＶＤＤＯに固定され、ソース電位が“Ｖｔｈｐ”であるＮＭＯＳトランジスタＭＮ７３はＯＮし、Ｐ側出力端子ＯＵＴ−Ｐの電位も“Ｖｔｈｐ”となる。つまり、Ｐ側出力信号ＳＰｏｕｔの電位は、“Ｖｔｈｐ”（Ｌｏｗレベル）となる。

レベルシフト回路１０のクランプ回路４０と同様に、ＮＡＮＤゲート７０のクランプ回路７３は、「耐圧保護回路」としての役割も果たしている。クランプ回路７３により、Ｎ側出力端子ＯＵＴ−Ｎの電位の上限値は“ＶＤＤＯ−Ｖｔｈｎ”となる。これにより、グランド電位ＧＮＤが印加されるＮＭＯＳトランジスタＭＮ７１、ＭＮ７２の破壊が防止される。また、クランプ回路７３により、Ｐ側出力端子ＯＵＴ−Ｐの電位の下限値は“Ｖｔｈｐ”となる。これにより、高電源電位ＶＤＤＯが印加されるＰＭＯＳトランジスタＭＰ７１、ＭＰ７２の破壊が防止される。

各トランジスタの耐圧に関しても、レベルシフト回路１０の場合と同様であり、各トランジスタを低耐圧トランジスタで構成可能である。

３−３．ＮＯＲゲート
図１８は、本実施の形態に係るＮＯＲゲート８０の構成を示す回路図である。ＮＯＲゲート８０は、第１入力端子（ＩＮ１−Ｐ、ＩＮ１−Ｎ）、第２入力端子（ＩＮ２−Ｐ、ＩＮ２−Ｎ）、及び出力端子（ＯＵＴ−Ｐ、ＯＵＴ−Ｎ）を備えている。第１入力端子（ＩＮ１−Ｐ、ＩＮ１−Ｎ）には、同相の第１入力信号（ＳＰｉｎ１、ＳＮｉｎ１）が入力される。第２入力端子（ＩＮ２−Ｐ、ＩＮ２−Ｎ）には、同相の第２入力信号（ＳＰｉｎ２、ＳＮｉｎ２）が入力される。出力端子（ＯＵＴ−Ｐ、ＯＵＴ−Ｎ）からは、同相の出力信号（ＳＰｏｕｔ、ＳＮｏｕｔ）が出力される。

ＮＯＲゲート８０は更に、論理演算部を備えている。論理演算部は、第１入力信号（ＳＰｉｎ１、ＳＮｉｎ１）及び第２入力信号（ＳＰｉｎ２、ＳＮｉｎ２）に基づいてＮＯＲ論理演算を行い、出力信号（ＳＰｏｕｔ、ＳＮｏｕｔ）を生成する。より詳細には、論理演算部は、ＰＭＯＳトランジスタＭＰ８１、ＭＰ８２、及びＮＭＯＳトランジスタＭＮ８１、ＭＮ８２を備えている。ＰＭＯＳトランジスタＭＰ８１のソース、ドレイン、及びゲートは、それぞれ、ノードＮＬ、Ｐ側出力端子ＯＵＴ−Ｐ、及び第１Ｐ側入力端子ＩＮ１−Ｐに接続されている。ＰＭＯＳトランジスタＭＰ８２のソース、ドレイン、及びゲートは、それぞれ、ＶＤＤＯ端子、ノードＮＬ、及び第２Ｐ側入力端子ＩＮ２−Ｐに接続されている。ＮＭＯＳトランジスタＭＮ８１のソース、ドレイン、及びゲートは、それぞれ、グランド端子、Ｎ側出力端子ＯＵＴ−Ｎ、及び第１Ｎ側入力端子ＩＮ１−Ｎに接続されている。ＮＭＯＳトランジスタＭＮ８２のソース、ドレイン、及びゲートは、それぞれ、グランド端子、Ｎ側出力端子ＯＵＴ−Ｎ、及び第２Ｎ側入力端子ＩＮ２−Ｎに接続されている。

論理演算部は更に、Ｐ側出力端子ＯＵＴ−ＰとＮ側出力端子ＯＵＴ−Ｎとの間に接続されたクランプ回路８３を備えている。クランプ回路８３は、ＮＭＯＳトランジスタＭＮ８３及びＰＭＯＳトランジスタＭＰ８３を備えている。ＮＭＯＳトランジスタＭＮ８３のソース、ドレイン、及びゲートは、それぞれ、ノードＮＭ、Ｐ側出力端子ＯＵＴ−Ｐ、及びＶＤＤＯ端子に接続されている。ＰＭＯＳトランジスタＭＰ８３のソース、ドレイン、及びゲートは、それぞれ、ノードＮＭ、Ｎ側出力端子ＯＵＴ−Ｎ、及びグランド端子に接続されている。

図１９は、第１入力信号（ＳＰｉｎ１、ＳＮｉｎ１）と第２入力信号（ＳＰｉｎ２、ＳＮｉｎ２）が共にＬｏｗレベルである場合のＮＯＲゲート８０の状態を示している。

第１Ｐ側入力端子ＩＮ１−Ｐの電位、すなわち、ＰＭＯＳトランジスタＭＰ８１のゲート電位はＶｔｈｐである。また、第２Ｐ側入力端子ＩＮ２−Ｐの電位、すなわち、ＰＭＯＳトランジスタＭＰ８２のゲート電位はＶｔｈｐである。よって、ＰＭＯＳトランジスタＭＰ８１、ＭＰ８２は共に十分にＯＮする。

第１Ｎ側入力端子ＩＮ１−Ｎの電位、すなわち、ＮＭＯＳトランジスタＭＮ８１のゲート電位はグランド電位ＧＮＤである。よって、ＮＭＯＳトランジスタＭＮ８１はＯＦＦする。第２Ｎ側入力端子ＩＮ２−Ｎの電位、すなわち、ＮＭＯＳトランジスタＭＮ８２のゲート電位はグランド電位ＧＮＤである。よって、ＮＭＯＳトランジスタＭＮ８２はＯＦＦする。結果として、Ｎ側出力端子ＯＵＴ−Ｎとグランド端子との間の電気的接続は遮断される。

ＰＭＯＳトランジスタＭＰ８１、ＭＰ８２が共にＯＮするため、Ｐ側出力端子ＯＵＴ−ＰとＶＤＤＯ端子とが電気的に接続され、Ｐ側出力端子ＯＵＴ−ＰにはＰＭＯＳトランジスタＭＰ８１、ＭＰ８２を通して高電源電位ＶＤＤＯが印加される。つまり、Ｐ側出力信号ＳＰｏｕｔの電位は、高電源電位ＶＤＤＯ（Ｈｉｇｈレベル）となる。

ＮＭＯＳトランジスタＭＮ８３のゲート電位は高電源電位ＶＤＤＯに固定されているため、そのソース電位、すなわち、ノードＮＭの電位は、ゲート電位（高電源電位ＶＤＤＯ）からＮＭＯＳトランジスタＭＮ８３の閾値電圧Ｖｔｈｎの分だけ低下した“ＶＤＤＯ−Ｖｔｈｎ”となる。ゲート電位がグランド電位ＧＮＤに固定され、ソース電位が“ＶＤＤＯ−Ｖｔｈｎ”であるＰＭＯＳトランジスタＭＰ８３はＯＮし、Ｎ側出力端子ＯＵＴ−Ｎの電位も“ＶＤＤＯ−Ｖｔｈｎ”となる。つまり、Ｎ側出力信号ＳＮｏｕｔの電位は、“ＶＤＤＯ−Ｖｔｈｎ”（Ｈｉｇｈレベル）となる。

図２０は、第１入力信号（ＳＰｉｎ１、ＳＮｉｎ１）がＨｉｇｈレベルであり、第２入力信号（ＳＰｉｎ２、ＳＮｉｎ２）がＬｏｗレベルである場合のＮＯＲゲート８０の状態を示している。

第２Ｐ側入力端子ＩＮ２−Ｐの電位、すなわち、ＰＭＯＳトランジスタＭＰ８２のゲート電位はＶｔｈｐである。よって、ＰＭＯＳトランジスタＭＰ８２はＯＮし、ノードＮＬに高電源電位ＶＤＤＯが印加される。第１Ｐ側入力端子ＩＮ１−Ｐの電位、すなわち、ＰＭＯＳトランジスタＭＰ８１のゲート電位は高電源電位ＶＤＤＯである。よって、ＰＭＯＳトランジスタＭＰ８１はＯＦＦする。結果として、Ｐ側出力端子ＯＵＴ−ＰとＶＤＤＯ端子との間の電気的接続は遮断される。

第１Ｎ側入力端子ＩＮ１−Ｎの電位、すなわち、ＮＭＯＳトランジスタＭＮ８１のゲート電位は“ＶＤＤＯ−Ｖｔｈｎ”である。よって、ＮＭＯＳトランジスタＭＮ８１は十分にＯＮする。第２Ｎ側入力端子ＩＮ２−Ｎの電位、すなわち、ＮＭＯＳトランジスタＭＮ８２のゲート電位はグランド電位ＧＮＤである。よって、ＮＭＯＳトランジスタＭＮ８２はＯＦＦする。

ＮＭＯＳトランジスタＭＮ８１が共にＯＮするため、Ｎ側出力端子ＯＵＴ−Ｎとグランド端子とが電気的に接続され、Ｎ側出力端子ＯＵＴ−ＮにはＮＭＯＳトランジスタＭＮ８１を通してグランド電位ＧＮＤが印加される。つまり、Ｎ側出力信号ＳＮｏｕｔの電位は、グランド電位ＧＮＤ（Ｌｏｗレベル）となる。

ＰＭＯＳトランジスタＭＰ８３のゲート電位はグランド電位ＧＮＤに固定されているため、そのソース電位、すなわち、ノードＮＭの電位は、ゲート電位（グランド電位ＧＮＤ）からＰＭＯＳトランジスタＭＰ８３の閾値電圧Ｖｔｈｐの分だけ増加した“Ｖｔｈｐ”となる。ゲート電位が高電源電位ＶＤＤＯに固定され、ソース電位が“Ｖｔｈｐ”であるＮＭＯＳトランジスタＭＮ８３はＯＮし、Ｐ側出力端子ＯＵＴ−Ｐの電位も“Ｖｔｈｐ”となる。つまり、Ｐ側出力信号ＳＰｏｕｔの電位は、“Ｖｔｈｐ”（Ｌｏｗレベル）となる。

第１入力信号（ＳＰｉｎ１、ＳＮｉｎ１）と第２入力信号（ＳＰｉｎ２、ＳＮｉｎ２）のうち少なくとも一方がＨｉｇｈレベルであれば、出力信号（ＳＰｏｕｔ、ＳＮｏｕｔ）や出力端子（ＯＵＴ−Ｐ、ＯＵＴ−Ｎ）の電位状態は、図２０で示されたものと同じになる。

レベルシフト回路１０のクランプ回路４０と同様に、ＮＯＲゲート８０のクランプ回路８３は、「耐圧保護回路」としての役割も果たしている。クランプ回路８３により、Ｎ側出力端子ＯＵＴ−Ｎの電位の上限値は“ＶＤＤＯ−Ｖｔｈｎ”となる。これにより、グランド電位ＧＮＤが印加されるＮＭＯＳトランジスタＭＮ８１、ＭＮ８２の破壊が防止される。また、クランプ回路８３により、Ｐ側出力端子ＯＵＴ−Ｐの電位の下限値は“Ｖｔｈｐ”となる。これにより、高電源電位ＶＤＤＯが印加されるＰＭＯＳトランジスタＭＰ８１、ＭＰ８２の破壊が防止される。

各トランジスタの耐圧に関しても、レベルシフト回路１０の場合と同様であり、各トランジスタを低耐圧トランジスタで構成可能である。

３−４．応用
図２１は、本実施の形態に係るレベルシフト回路１０、論理回路９０及び出力回路５０を備える半導体装置を示している。論理回路９０は、所望の論理演算が実現されるように上述のインバータ６０、ＮＡＮＤゲート７０、ＮＯＲゲート８０を適宜組み合わせることで構成される。論理回路９０は、Ｐ側信号ＳＰ及びＮ側信号ＳＮをサポートしているため、レベルシフト回路１０の出力に基づいて所望の論理演算を実行することが可能である。出力回路５０は、その論理演算の結果に応じた出力信号ＳＯを出力する。

図２２は、回路の一例を示している。図２２に示される回路は、３つの入力端子ＩＮ、ＤＲＶ１、ＤＲＶ２、４つの出力端子ＯＵＴ１〜ＯＵＴ４、３つのレベルシフト回路１０−１〜１０−３、４つの出力回路５０−１〜５０−４、及び論理回路９０を備えている。レベルシフト回路１０−１〜１０−３は、入力端子ＩＮ、ＤＲＶ１、ＤＲＶ２のそれぞれに入力される入力信号のレベルシフトを行う。論理回路９０は、レベルシフト回路１０−１〜１０−３の出力に基づいて所定の論理演算を行う。出力回路５０−１〜５０−４は、その論理演算の結果に応じた出力信号を出力端子ＯＵＴ１〜ＯＵＴ４のそれぞれに出力する。３つの入力端子ＩＮ、ＤＲＶ１、ＤＲＶ２の論理レベルによって、４つの出力端子ＯＵＴ１〜ＯＵＴ４の論理レベルが制御される。

図２３は、比較例を示している。比較例では、本実施の形態に係る論理ゲート（６０、７０、８０）は用いられない。その代わり、Ｐ側信号ＳＰ及びＮ側信号ＳＮをサポートしていない通常の論理ゲートで、図２２と同じ論理演算が実現される。この場合、レベルシフト回路１０よりも前の段で、論理演算を行っておく必要がある。よって、図２３に示されるように、４個のレベルシフト回路１０−１〜１０−４が必要となる。

図２２と図２３の比較から明らかなように、本実施の形態に係る論理ゲート（６０、７０、８０）を利用することによって、レベルシフト回路１０の数を削減することが可能となる。これにより、回路面積が削減される。更に、後段の負荷を軽くすることができるため、レベルシフト回路１０自体のＷサイズも削減できる。このことも、回路面積の削減に寄与する。

以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。

１０ レベルシフト回路
１１ インバータ
１２ インバータ
２０ ラッチ回路
３０ ラッチ反転回路
４０ クランプ回路
５０ 出力回路
５２ 中間電位生成回路
６０ インバータ
６２ クランプ回路
７０ ＮＡＮＤゲート
７３ クランプ回路
８０ ＮＯＲゲート
８３ クランプ回路
９０ 論理回路
ＭＰ ＰＭＯＳトランジスタ
ＭＮ ＮＭＯＳトランジスタ
ＩＮ 入力端子
ＩＮ−Ｐ Ｐ側入力端子
ＩＮ−Ｎ Ｎ側入力端子
ＯＵＴ 出力端子
ＯＵＴ−Ｐ Ｐ側出力端子
ＯＵＴ−Ｎ Ｎ側出力端子
ＳＩ 入力信号
ＳＯ 出力信号
ＳＰ Ｐ側制御信号
ＳＮ Ｎ側制御信号
ＶＤＤ 低電源電位（内部電源電位、第１電源電位）
ＶＤＤＯ 高電源電位（第２電源電位）
Ｖｔｈｐ ＰＭＯＳ閾値電圧
Ｖｔｈｎ ＮＭＯＳ閾値電圧
ＧＮＤ グランド電位

Claims (9)

1. レベルシフト回路を具備する半導体装置であって、
   前記レベルシフト回路は、
   グランド電位が印加されるグランド端子と、
   前記グランド電位と第１電源電位との間で電位が切り替わる入力信号が入力される入力端子と、
   前記第１電源電位よりも高い第２電源電位が印加される電源端子と、
   Ｐ側出力端子と、
   Ｎ側出力端子と、
   前記Ｐ側出力端子と前記Ｎ側出力端子との間に接続されたクランプ回路と、
   前記入力信号の電位に応じて、前記グランド端子と前記電源端子と前記Ｐ側出力端子と前記Ｎ側出力端子との間の電気的接続を制御する接続制御回路と
   を備え、
   前記クランプ回路は、
   ソースが第１ノードに接続され、ドレインが前記Ｐ側出力端子に接続され、ゲートが前記電源端子に接続された第１ＮＭＯＳトランジスタと、
   ソースが前記第１ノードに接続され、ドレインが前記Ｎ側出力端子に接続され、ゲートが前記グランド端子に接続された第１ＰＭＯＳトランジスタと
   を備え、
   前記入力信号の電位が前記グランド電位と前記第１電源電位の一方の場合、前記接続制御回路は、前記Ｐ側出力端子に前記第２電源電位を印加し、且つ、前記Ｎ側出力端子と前記グランド端子との間の電気的接続を遮断し、
   前記入力信号の電位が前記グランド電位と前記第１電源電位の他方の場合、前記接続制御回路は、前記Ｎ側出力端子に前記グランド電位を印加し、且つ、前記Ｐ側出力端子と前記電源端子との間の電気的接続を遮断する
   半導体装置。
2. 請求項１に記載の半導体装置であって、
   前記クランプ回路は、更に、
   ソースが第２ノードに接続され、ドレインが第３ノードに接続され、ゲートが前記電源端子に接続された第２ＮＭＯＳトランジスタと、
   ソースが前記第２ノードに接続され、ドレインが第４ノードに接続され、ゲートが前記グランド端子に接続された第２ＰＭＯＳトランジスタと
   を備え、
   前記入力信号の電位が前記グランド電位と前記第１電源電位の前記一方の場合、前記接続制御回路は、前記第４ノードに前記グランド電位を印加し、且つ、前記第３ノードと前記電源端子との間の電気的接続を遮断し、
   前記入力信号の電位が前記グランド電位と前記第１電源電位の前記他方の場合、前記接続制御回路は、前記第３ノードに前記第２電源電位を印加し、且つ、前記第４ノードと前記グランド端子との間の電気的接続を遮断する
   半導体装置。
3. 請求項２に記載の半導体装置であって、
   前記入力信号の反転信号は、反転入力信号であり、
   前記接続制御回路は、
   ソースが前記電源端子に接続され、ドレインが前記第３ノードに接続され、ゲートが前記第１ノードに接続された第３ＰＭＯＳトランジスタと、
   ソースが前記電源端子に接続され、ドレインが前記Ｐ側出力端子に接続され、ゲートが前記第２ノードに接続された第４ＰＭＯＳトランジスタと、
   ソースが前記グランド端子に接続され、ドレインが前記第４ノードに接続され、ゲートに前記入力信号と前記反転入力信号の一方が入力される第３ＮＭＯＳトランジスタと、
   ソースが前記グランド端子に接続され、ドレインが前記Ｎ側出力端子に接続され、ゲートに前記入力信号と前記反転入力信号の他方が入力される第４ＮＭＯＳトランジスタと
   を備える
   半導体装置。
4. 請求項１乃至３のいずれか一項に記載の半導体装置であって、
   前記レベルシフト回路の前記Ｐ側出力端子から出力される信号は、Ｐ側制御信号であり、
   Ｈｉｇｈレベルの前記Ｐ側制御信号の電位は、前記第２電源電位であり、
   Ｌｏｗレベルの前記Ｐ側制御信号の電位は、前記グランド電位から前記第１ＰＭＯＳトランジスタの閾値電圧の分だけ増加した電位であり、
   ＨｉｇｈレベルとＬｏｗレベルの電位が前記Ｐ側制御信号のものと同じである信号は、Ｐ側信号であり、
   前記レベルシフト回路の前記Ｎ側出力端子から出力される信号は、Ｎ側制御信号であり、
   Ｈｉｇｈレベルの前記Ｎ側制御信号の電位は、前記第２電源電位から前記第１ＮＭＯＳトランジスタの閾値電圧の分だけ低下した電位であり、
   Ｌｏｗレベルの前記Ｎ側制御信号の電位は、前記グランド電位であり、
   ＨｉｇｈレベルとＬｏｗレベルの電位が前記Ｎ側制御信号のものと同じである信号は、Ｎ側信号である
   半導体装置。
5. 請求項４に記載の半導体装置であって、
   更に、出力回路を具備し、
   前記出力回路は、
   前記Ｐ側信号が入力されるＰ側入力端子と、
   前記Ｎ側信号が入力されるＮ側入力端子と、
   出力端子と、
   ソースが前記電源端子に接続され、ドレインが前記出力端子に接続され、ゲートが前記Ｐ側入力端子に接続された第５ＰＭＯＳトランジスタと、
   ソースが前記グランド端子に接続され、ドレインが前記出力端子に接続され、ゲートが前記Ｎ側入力端子に接続された第５ＮＭＯＳトランジスタと
   を備える
   半導体装置。
6. 請求項５に記載の半導体装置であって、
   前記出力回路は、更に、
   ソースが前記第５ＰＭＯＳトランジスタの前記ドレインに接続され、ドレインが前記出力端子に接続され、ゲートに所定のゲート電位が印加される第６ＰＭＯＳトランジスタと、
   ソースが前記第５ＮＭＯＳトランジスタの前記ドレインに接続され、ドレインが前記出力端子に接続され、ゲートに前記第１電源電位が印加される第６ＮＭＯＳトランジスタと
   を備える
   半導体装置。
7. 請求項６に記載の半導体装置であって、
   前記第２電源電位がＶＤＤＯであり、前記第６ＰＭＯＳトランジスタの閾値電圧及び耐圧がそれぞれＶｔｈｐ、Ｖｂであるとき、
   前記所定のゲート電位は、ＶＤＤＯ−Ｖｂ以上、且つ、Ｖｂ−Ｖｔｈｐ以下である
   半導体装置。
8. 請求項４乃至７のいずれか一項に記載の半導体装置であって、
   更に、論理ゲートを備え、
   前記論理ゲートは、
   前記Ｐ側信号の１つであるＰ側入力信号が入力されるＰ側論理入力端子と、
   前記Ｎ側信号の１つであるＮ側入力信号が入力されるＮ側論理入力端子と、
   前記Ｐ側信号の１つであるＰ側出力信号が出力されるＰ側論理出力端子と、
   前記Ｎ側信号の１つであるＮ側出力信号が出力されるＮ側論理出力端子と、
   前記Ｐ側入力信号及び前記Ｎ側入力信号に基づいて所定の論理演算を行い、前記Ｐ側出力信号及び前記Ｎ側出力信号を生成する論理演算部と
   を備える
   半導体装置。
9. 請求項８に記載の半導体装置であって、
   前記論理演算部は、
   ソースが第５ノードに接続され、ドレインが前記Ｐ側論理出力端子に接続され、ゲートが前記電源端子に接続された第７ＮＭＯＳトランジスタと、
   ソースが前記第５ノードに接続され、ドレインが前記Ｎ側論理出力端子に接続され、ゲートが前記グランド端子に接続された第７ＰＭＯＳトランジスタと
   を備え、
   前記Ｐ側出力信号及び前記Ｎ側出力信号がＨｉｇｈレベルである場合、前記論理演算部は、前記Ｐ側論理出力端子に前記第２電源電位を印加し、且つ、前記Ｎ側論理出力端子と前記グランド端子との間の電気的接続を遮断し、
   前記Ｐ側出力信号及び前記Ｎ側出力信号がＬｏｗレベルである場合、前記論理演算部は、前記Ｎ側論理出力端子に前記グランド電位を印加し、且つ、前記Ｐ側論理出力端子と前記電源端子との間の電気的接続を遮断する
   半導体装置。

Images