JP2004072426A - マスタースレーブフリップフロップ回路 - Google Patents
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- H03K3/356121—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit with synchronous operation
Abstract
【課題】マスタースレーブフリップフロップ回路の消費電力を低減する。
【解決手段】データをスルーまたは保持する状態に切り換えるマスターラッチ回路6と、データを保持またはスルーの状態に切り換えるスレーブラッチ回路7と、クロック信号CLK1の“L”、“H”によりマスターラッチ回路6をスルー状態およびスレーブラッチ回路7を保持状態に、または、マスターラッチ回路6を保持状態およびスレーブラッチ回路7をスルー状態にそれぞれ設定する回路設定制御手段3とを備えた構成にすることで、クロック信号の変化によって動作するトランジスタの数を減らし、ゲート電極において消費される電力を低減する。
【選択図】 図1
【解決手段】データをスルーまたは保持する状態に切り換えるマスターラッチ回路6と、データを保持またはスルーの状態に切り換えるスレーブラッチ回路7と、クロック信号CLK1の“L”、“H”によりマスターラッチ回路6をスルー状態およびスレーブラッチ回路7を保持状態に、または、マスターラッチ回路6を保持状態およびスレーブラッチ回路7をスルー状態にそれぞれ設定する回路設定制御手段3とを備えた構成にすることで、クロック信号の変化によって動作するトランジスタの数を減らし、ゲート電極において消費される電力を低減する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
この発明は消費電力を低減したマスタースレーブフリップフロップ回路に関するものである。
【0002】
【従来の技術】
図7は従来のマスタースレーブフリップフロップ回路を示す構成図であり、図において、21はクロック入力ドライバ、22はマスターラッチ回路、23はスレーブラッチ回路、24は出力ドライバである。
クロック入力ドライバ21は、Pチャンネル型MOSトランジスタ(以下、「Ptr」と示す。)21aとNチャンネル型MOSトランジスタ(以下、「Ntr」と示す。)21bとからなるインバータ、およびPtr21cとNtr21dとからなるインバータとを図示のように接続して構成したものであり、入力されるクロック信号(CLK)に対し、正相のクロック信号Tおよび逆相のクロック信号TCを出力する。
【0003】
また、マスターラッチ回路22は、二つのスイッチ素子22a,22bと、Ptr22cとNtr22dとからなるインバータ、およびPtr22eとNtr22fとからなるインバータとを図示のように接続して構成され、スイッチ素子22aにデータ信号(D)が入力する。
スレーブラッチ回路23も同様の構成であり、二つのスイッチ素子23a,23bと、Ptr23cとNtr23dとからなるインバータ、およびPtr23eとNtr23fとからなるインバータとを図示のように接続して構成され、スイッチ素子23aにマスターラッチ回路22からの出力が入力する。
【0004】
出力ドライバ24は、Ptr24aとNtr24bとからなるインバータ、およびPtr24cとNtr24dとからなるインバータとで構成され、これらインバータにスレーブラッチ回路23からの出力QC、Qが入力し、同出力ドライバ24から正相データ信号Qoutおよび反転データ信号QCoutがそれぞれ出力される。
【0005】
各スイッチ素子22a,22b,23a,23bは、それぞれPtrとNtrとで構成され、クロック入力ドライバ21から入力する正相のクロック信号Tおよび逆相のクロック信号TCとによりオンオフする。具体的には、スイッチ素子22aと同22bとは、一方がオンのときには他方はオフするというように交互にオンオフし、スイッチ素子23aと同23bとについても同様に交互にオンオフし、また、そのオンオフのタイミングは、スイッチ素子22aと同23bとが同じであり、スイッチ素子22bと同23aとが同じである。
これら各スイッチ素子のオンオフは、クロック信号(CLK)のハイレベル(以下、「H」とする)またはローレベル(以下、「L」とする)との関係で予め定めてある。
【0006】
例えば、クロック信号(CLK)が“L”の時にマスターラッチ回路22のスイッチ素子22aがオンするとした場合、このときスイッチ素子22bは前記よりオフであり、データ信号(D)はスイッチ素子22aを通過してPtr22c,Ntr22d,Ptr22eおよびNtr22fの回路へ入力し、同Ptr22eとNtr22fとからなるインバータより出力される。このとき、スレーブラッチ回路23のスイッチ素子23aはオフである。この状態がマスターラッチ回路のスルー状態であり、データ信号(D)より新値をロードする状態である。一方、上記状態時のスレーブラッチ回路23のスイッチ素子23bはオンであり、スレーブラッチ回路23としてデータ保持状態(前値の保持)となる。
これに対し、クロック信号(CLK)が“H”の時には上記とは反対の動作となり、マスターラッチ回路22はデータ保持状態となり、スレーブラッチ回路23はデータスルー状態となる。
このように、マスターラッチ回路22とスレーブラッチ回路23とがクロック信号(CLK)により保持またはスルーの動作を繰り返しつつ出力ドライバ24から正相データ信号Qoutおよび反転データ信号QCoutが出力される。
【0007】
【発明が解決しようとする課題】
従来のマスタースレーブフリップフロップ回路は以上のように構成されているので、クロック信号(CLK)によって動作するトランジスタが、Ptr21a,Ntr21b,Ptr21c,Ntr21dおよび4個のスイッチ素子22a,22b,23a,23b各々のPtrとNtrの合計12個存在し、これらのゲート電極に対してクロック信号により動作するたびに各ゲート電極が持っている寄生容量(ゲート容量)に対して充放電電流が流れ、これにより電力を消費し、半導体集積回路等の低消費電力化を阻害しているという課題があった。
【0008】
この発明は上記のような課題を解決するためになされたもので、消費電力を低減したマスタースレーブフリップフロップ回路を得ることを目的とする。
【0009】
【課題を解決するための手段】
この発明に係るマスタースレーブフリップフロップ回路は、入力データをスルーする状態、または該スルーしたデータを保持する状態に切り換えるマスターラッチ回路と、マスターラッチ回路の保持データをスルーする状態、または該スルーしたデータを保持する状態に切り換えるスレーブラッチ回路と、電源電位および接地電位が印加され、クロック信号で該電源電位の電流パスをオフし、且つ、該接地電位の電流パスをオンすることによりマスターラッチ回路をスルー状態およびスレーブラッチ回路を保持状態にそれぞれ設定し、または、クロック信号で電源電位の電流パスをオンし、且つ、接地電位の電流パスをオフすることによりマスターラッチ回路を保持状態およびスレーブラッチ回路をスルー状態にそれぞれ設定する回路設定制御手段とを設け、マスターラッチ回路は、マスターラッチ回路がスルー状態設定時に、マスターラッチ回路からスレーブラッチ回路へ電源電位が伝わることを遮断する電源電位遮断手段を有し、スレーブラッチ回路は、スレーブラッチ回路がスルー状態設定時に、スレーブラッチ回路からマスターラッチ回路へ接地電位が伝わることを遮断する接地電位遮断手段を有するものである。
【0010】
この発明に係るマスタースレーブフリップフロップ回路は、マスターラッチ回路がスルー状態設定時には、二つのNORゲートのそれぞれの入出力端がたすき掛けに接続され、データ出力するRSフリップフロップ回路を形成し、保持状態設定時には、データ入力を遮断するとともに反転出力データを保持するインバータ回路を形成する一方、スレーブラッチ回路が保持状態設定時には、データ入力を遮断するとともに反転出力データを保持するインバータ回路を形成し、スルー状態設定時には、二つのNANDゲートのそれぞれの入出力端がたすき掛けに接続され、データ出力するRSフリップフロップ回路を形成するものである。
【0011】
この発明に係るマスタースレーブフリップフロップ回路は、入力データをスルーする状態、または該スルーしたデータを保持する状態に切り換えるマスターラッチ回路と、マスターラッチ回路の保持データをスルーする状態、または該スルーしたデータを保持する状態に切り換えるスレーブラッチ回路と、電源電位および接地電位が印加され、クロック信号で該電源電位の電流パスをオフし、且つ、該接地電位の電流パスをオンすることによりマスターラッチ回路を保持状態およびスレーブラッチ回路をスルー状態にそれぞれ設定し、または、クロック信号で電源電位の電流パスをオンし、且つ、接地電位の電流パスをオフすることによりマスターラッチ回路をスルー状態およびスレーブラッチ回路を保持状態にそれぞれ設定する回路設定制御手段とを設け、マスターラッチ回路は、マスターラッチ回路がスルー状態設定時に、マスターラッチ回路からスレーブラッチ回路へ接地電位が伝わることを遮断する接地電位遮断手段を有し、スレーブラッチ回路は、スレーブラッチ回路がスルー状態設定時に、スレーブラッチ回路からマスターラッチ回路へ電源電位が伝わることを遮断する電源電位遮断手段を有するものである。
【0012】
この発明に係るマスタースレーブフリップフロップ回路は、マスターラッチ回路がスルー状態設定時には、二つのNANDゲートのそれぞれの入出力端がたすき掛けに接続され、データ出力するRSフリップフロップ回路を形成し、保持状態設定時には、データ入力を遮断するとともに反転出力データを保持するインバータ回路を形成する一方、スレーブラッチ回路が保持状態設定時には、データ入力を遮断するとともに反転出力データを保持するインバータ回路を形成し、スルー状態設定時には、二つのNORゲートのそれぞれの入出力端がたすき掛けに接続され、データ出力するRSフリップフロップ回路を形成するものである。
【0013】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態1.
図1はこの発明の実施の形態1によるマスタースレーブフリップフロップ回路の構成図である。図1において、1は、Pチャンネル型MOSトランジスタ(以下、「Ptr」と示す。)であるPtr1とNチャンネル型MOSトランジスタ(以下、「Ntr」と示す。)であるNtr1とで構成され、入力クロック信号(CLK1)を反転したクロック信号(CLK2)を出力するクロック入力ドライバである。2は、Ptr2とNtr2とで構成され、データ信号(D)を入力し、入力信号と正相のデータ信号(D)と、入力信号を反転したデータ信号(DC)とを出力するデータ入力ドライバである。
【0014】
また、3は、ソースが電源Vddラインに接続されたPtr3とソースが接地(GND)端子に接続されたNtr3とで構成され、クロック信号CLK2により電源Vddラインから第1のライン4(VO)への電流パスまたは、第2のライン5(GO)から接地(GND)端子への電流パスをそれぞれオンオフ制御することにより、後述のマスターラッチ回路6およびスレーブラッチ回路7をそれぞれデータスルーの回路状態またはデータ保持の回路状態に切り換えて設定する回路設定制御手段である。6は、Ptr4〜11およびNtr4〜7とで構成され、回路設定制御手段3の第1のライン4(VO)および第2のライン5(GO)を介して、データスルーの回路状態またはデータ保持の回路状態に切り換わるマスターラッチ回路である。
【0015】
また、7は、Ptr12〜15およびNtr8〜15とで構成され、回路設定制御手段3の第1のライン4(VO)および第2のライン5(GO)を介して、データスルーの回路状態またはデータ保持の回路状態に切り換わるスレーブラッチ回路である。8は、Ptr16とNtr16とからなるインバータと、Ptr17およびNtr17とからなるインバータとで構成され、正相データ信号(Qout)および反転データ信号(QCout)をそれぞれ出力する出力ドライバである。
【0016】
次に図1の構成について図2および図3を併用して説明する。
ここに、図2および図3は図1のマスターラッチ回路6およびスレーブラッチ回路7の構成説明図である。
マスターラッチ回路とスレーブラッチ回路とを備えるマスタースレーブ方式のフリップフロップは、マスターラッチ回路が入力データをスルーする状態時にはスレーブラッチ回路はデータ保持の状態になり、マスターラッチ回路がデータ保持の状態のとき、スレーブラッチ回路はデータをスルーする状態になり、このデータスルーとデータ保持の状態とがクロック信号により交互に切り換わる動作をするフリップフロップである。
【0017】
図1に示すように、マスターラッチ回路6とスレーブラッチ回路7の基本部分に対し回路設定制御手段3を設け、同手段3にはクロック信号CLK1をクロック入力ドライバ1で反転したクロック信号CLK2が入力される。
【0018】
上記回路設定制御手段3は、マスターラッチ回路6およびスレーブラッチ回路7を、一方をデータスルーの状態にするときは他方をデータ保持の状態にするように回路設定を切り換える。この切り換えを、クロック入力ドライバ1を介してクロック信号CLK1の“L”、“H”により第1のライン4および第2のライン5の状態を変えることで行う。
【0019】
具体的には、クロック信号CLK1が“L”の場合、回路設定制御手段3のPtr3はオフ、Ntr3はオンとなり、これにより、第1のライン4は電源Vddラインから浮いた回路接続ラインとなり、第2のライン5は接地ラインとなる。
第1のライン4および第2のライン5が上記状態の場合、Ptr6〜Ptr9、Ptr12,15は電源が印加されないことからハイインピーダンスとなり、Ntr4,7,11,13はNtr5,6,9,15と同様に接地される。
【0020】
これにより、マスターラッチ回路6では図2(a)に示すように、Ptr4,5およびNtr4,5とで一つのNORゲート(NOR1)が形成される。
同様にして、図示しないが、Ptr10,11およびNtr6,7とで他のNORゲート(NOR2)が形成される。
【0021】
上記NOR1とNOR2の各入出力端がたすき掛けに接続され、図2(b)に示すようにRSフリップフロップが形成される。
上記RSフリップフロップの一方の入力端はPtr4とNtr4の各ゲート接続点であり、ここにデータ入力ドライバ2からの正相入力データ信号Dを入力する(図2(a))。また、同・他方の入力端はPtr10とNtr7の各ゲート接続点であり、ここにデータ入力ドライバ2からの反転入力データ信号DCを入力する。
【0022】
また、一方の出力端はPtr5とNtr4およびNtr5との接続点であり、ここより反転出力データ信号PCが出力される(図2(a))。また、他方の出力端はPtr11とNtr6およびNtr7との接続点であり、ここより正相出力データ信号Pが出力される。
【0023】
また、正相出力データ信号PがPtr5とNtr5の各ゲート接続点に帰還する(図2(a))。さらに、反転出力データ信号PCがPtr11とNtr6の各ゲート接続点に帰還することでたすき掛けが形成される。
マスターラッチ回路6は、上記のように構成されたRSフリップフロップによりCLK1が“L”のときには正相入力データ信号D→正相出力データ信号P、反転入力データ信号DC→反転出力データ信号PCというようにデータスルーの動作となる。
【0024】
一方、スレーブラッチ回路7では図2(c)に示すように、Ptr13およびNtr8〜Ntr11とで一つのインバータが形成される。
同様にして、図示しないが、Ptr14およびNtr12〜Ntr15とで他のインバータが形成される。
【0025】
一つのインバータの入力端は図2(c)に示すように、Ntr9のゲートであり、ここにマスターラッチ回路6からの正相出力データ信号Pが入力する。
同様にして、上記他のインバータの入力端はNtr15のゲートであり、ここにマスターラッチ回路6からの反転出力データ信号PCが入力する。
また、上記一つのインバータの出力端は図2(c)に示すように、Ptr13とNtr8およびNtr10との接続点であり、ここより反転出力データ信号QCが出力される。
【0026】
同様にして、他のインバータの出力端はPtr14とNtr12およびNtr14との接続点であり、ここより正相出力データ信号Qが出力される。
また、図2(c)に示すように、上記一つのインバータのPtr13およびNtr8,10の各ゲート接続点に正相出力データ信号Qを入力し、同Qが“H”または“L”により、Ptr13またはNtr8,10のうち、一方がオン時には他方がオフするようにしている。
同様に、他のインバータのPtr14およびNtr12,14の各ゲート接続点に反転出力データ信号QCを入力し、同QCが“H“または“L”により、Ptr14またはNtr12,14のうち、一方がオン時には他方がオフするようにしている。
【0027】
オンまたはオフの動作は、マスターラッチ回路6からの正相出力データ信号Pおよび反転出力データ信号PCが変化しても正相出力データ信号Q、反転出力データ信号QCが変化しないように正相出力データ信号Pおよび反転出力データ信号PCを遮断するための動作である(具体的動作は後述)。これがデータ保持の状態となる。
スレーブラッチ回路7は、上記のように構成された二つのインバータおよびオンオフ機能によりクロック信号CLK1が“L”のときにはデータ保持の動作となる。
【0028】
また、クロック信号CLK1が“H”の場合、回路設定制御手段3のPtr3はオン、Ntr3はオフとなる。これにより、第1のライン4は電源Vddが印加された回路接続ラインとなり、第2のライン5は接地から浮いた回路接続ラインとなる。
また、第1のライン4および第2のライン5が上記状態の場合、Ptr6〜Ptr9,Ptr12,15は電源電位が印加されることから動作状態となり、Ntr4,7,Ntr10〜Ntr13は接地電位が印加されないためにハイインピーダンスとなる。
【0029】
これにより、前述のCLK1が“L”のときのRSフリップフロップ構成およびインバータ構成が入れ替わり、マスターラッチ回路6側はインバータ構成となり、スレーブラッチ回路7側はRSフリップフロップ構成となる。
具体的には、マスターラッチ回路6側は図3(a)に示すように、Ntr5およびPtr4〜Ptr7とで一つのインバータが形成される。同様にして、図示しないが、Ntr6およびPtr8〜Ptr11とで他のインバータが形成される。
【0030】
これら各インバータのデータ入出力関係は前述のスレーブラッチ回路7の場合と同様であり、その説明は省略する。
【0031】
また、図3(a)に示すように、上記一つのインバータのNtr5およびPtr5,7の各ゲート接続点に正相出力データ信号Pを入力し、同Pが“H”または“L”により、Ntr5またはPtr5,7のうち、一方がオン時には他方がオフするようにしている。
【0032】
同様に、他のインバータのNtr6およびPtr9,11の各ゲート接続点に反転出力データ信号PCを入力し、同PCが“H”または“L”により、Ntr6またはPtr9,11のうち、一方がオン時には他方がオフするようにしている。
オンまたはオフの動作は、正相入力データ信号Dおよび反転入力データ信号DCが変化しても正相出力データ信号P、反転出力データ信号PCが変化しないように正相入力データ信号Dおよび反転入力データ信号DCを遮断するための動作である(具体的動作は後述)。これがデータ保持の状態となる。
【0033】
マスターラッチ回路6は、上記のように構成された二つのインバータおよびオンオフ機能によりCLK1が“H”のときにはデータ保持の動作となる。
また、スレーブラッチ回路7側は図3(b)に示すように、、Ptr12,13およびNtr8,9とで一つのNANDゲート(NAND1)が形成される。同様にして、図示しないが、Ptr14,15およびNtr14,15とで他のNANDゲート(NAND2)が形成される。
【0034】
上記NAND1とNAND2の各入出力端がたすき掛けに接続され、図3(c)に示すように、RSフリップフロップが構成される。
マスターラッチ回路6のNORゲートに対し、NANDゲートが構成されるのは、PtrとNtrとによる回路構成が両者異なることによる。
【0035】
RSフリップフロップのデータ入出力関係は前述のマスターラッチ回路6の場合と同様であり、その説明は省略する。
【0036】
スレーブラッチ回路7は、上記のように構成されたRSフリップフロップによりクロック信号CLK1が“H”のときには正相出力データ信号P→正相出力データ信号Q、反転出力データ信号PC→反転出力データ信号QCとデータスルーの動作となる。
以上説明のように、図1は、回路設定制御手段3がクロック信号CLK1の“H”、“L”に応じて第1のライン4および第2のライン5の状態を変え、マスターラッチ回路6およびスレーブラッチ回路7をデータスル−または保持の状態に回路設定する構成としたものである。
上記構成により、クロック信号CLK1で動作するトランジスタをPtr1,3、Ntr1,3の4個で済むこととなる。
【0037】
次に図1の具体的動作について説明する。
クロック信号CLK1が“L”のとき、クロック入力ドライバ1より出力されるクロック信号CLK2は“H”であり、これにより、Ptr3はオフ、Ntr3はオン状態になる。この結果、第1のライン4は電源Vddから浮いた回路接続ラインとなり、第2のライン5は接地ラインとなる。
【0038】
この場合、前述のように、マスターラッチ回路6はRSフリップフロップを形成し、スレーブラッチ回路7はインバータを形成する。
ここで、マスターラッチ回路6の正相出力データ信号Pが“L”、その反転出力データ信号PCが“H”のとき、Ntr5はオフ、Ptr5,7はオン、Ntr6はオン、Ptr9,11はオフの状態である。
【0039】
正相入力データ信号Dが“L”→“H”に変化した場合、その反転入力データ信号DCは“H”→“L”に変化し、Ntr4がオン、Ptr4がオフ、Ntr7がオフ、Ptr10がオンとなり、マスターラッチ回路6の反転出力データ信号PCは“H”→“L”に変化する。よって、Ptr9,11がオンに変化してマスターラッチ回路6の正相出力データ信号Pは“L”→“H”に変化する。
【0040】
また、上記のように、Ptr9,10,11がオンに変化しても、第1のライン4には電源Vddが印加されていないためにPtr8がオフすることにより、電源VddからPtr10,11,9,8を経由して第1のライン4(VO)へ電源電位が伝わることを遮断し、スレーブラッチ回路7へ電源電位が伝わることを防止する。ここで、上記Ptr8が電源電位遮断手段となっている。
【0041】
逆に、マスターラッチ回路6の正相出力データ信号Pが“H”、その反転出力データ信号PCが“L”のとき、Ntr5はオン、Ptr5,7はオフ、Ntr6はオフ、Ptr9,11はオンの状態である。
【0042】
また、正相入力データ信号Dが“H”→“L”に変化した場合、その反転入力データ信号DCは“L”→“H”に変化し、Ntr4がオフ、Ptr4がオン、Ntr7がオン、Ptr10がオフとなり、マスターラッチ回路6の正相出力データ信号Pは“H”→“L”に変化する。よって、Ptr5,7がオンに変化して、マスターラッチ回路6の反転出力データ信号PCは“L”→“H”に変化する。
【0043】
また、上記のように、Ptr4,5,7がオンに変化しても、第1のライン4には電源Vddが印加されていないためにPtr6がオフすることにより、電源VddからPtr4,5,7,6を経由して第1のライン4(VO)へ電源電位が伝わることを遮断し、スレーブラッチ回路7へ電源電位が伝わることを防止する。ここで、上記Ptr6が電源電位遮断手段となっている。
【0044】
この動作のように、入力クロック信号CLK1が“L”のときには、マスターラッチ回路6は正相入力データ信号D→正相出力データ信号P、反転入力データ信号DC→反転出力データ信号PCとスルー状態の動作となる。
【0045】
一方、スレーブラッチ回路7の正相出力データ信号Qが“H”、その反転出力データ信号QCが“L”のとき、Ptr13はオフ、Ntr8,10はオン、Ptr14はオン、Ntr12,14はオフの状態である。
【0046】
また、正相出力データ信号Pまたは反転出力データ信号PCが入力しているNtr9,Ntr11のいずれか一方は常にオンする。Ntr13,Ntr15についても同様にしていずれか一方は常にオンする。
Ntr8,10のオン、Ntr9またはNtr11のいずれか一方のオンにより、反転出力データ信号QCは正相出力データ信号P,反転出力データ信号PCの“H”,“L”に関係無く常に“L”である。
【0047】
また、Ntr12,14のオフにより、正相出力データ信号Qは正相出力データ信号P,反転出力データ信号PCの“H”,“L”に関係無く常に“H”である。
このように、スレーブラッチ回路7の正相出力データ信号P、反転出力データ信号PCが“H”→“L”,“L”→“H”に変化してもスレーブラッチ回路7の正相出力データ信号Q、反転出力データ信号QCは変化しない。
【0048】
また、スレーブラッチ回路7の正相出力データ信号Qが“L”、反転出力データ信号QCが“H”のとき、Ptr13はオン、Ntr8,10はオフ、Ptr14はオフ、Ntr12,14はオンの状態である。
【0049】
また、正相出力データ信号Pまたは反転出力データ信号PCが入力しているNtr9,Ntr11のいずれかの一方、Ntr13,Ntr15のいずれかの一方は前記のようにそれぞれ常にオンする。
Ntr8,10のオフにより、反転出力データ信号QCは正相出力データ信号P,反転出力データ信号PCの“H”,“L”に関係無く常に“H”である。
【0050】
また、Ntr12,14のオン、Ntr13またはNtr15のいずれか一方のオンにより、正相出力データ信号Qは正相出力データ信号P、反転出力データ信号PCの“H”,“L”に関係無く常に“L”である。
このように、スレーブラッチ回路7の正相出力データ信号P、反転出力データ信号PCが“L”→“H”,“H”→“L”に変化してもスレーブラッチ回路7の正相出力データ信号Q,反転出力データ信号QCは変化しない。
【0051】
上述の動作のように、クロック信号CLK1が“L”のときには、スレーブラッチ回路7は正相出力データ信号Q,反転出力データ信号QCのデータを保持する状態となる。
【0052】
上記に対し、クロック信号CLK1が“H”のとき、クロック入力ドライバ1より出力されるクロック信号CLK2は“L”であり、これにより、Ptr3はオン、Ntr3はオフ状態になる。この結果、第1のライン4は電源Vddが印加された回路接続ラインとなり、第2のライン5は接地から浮いた回路接続ラインとなる。
【0053】
この場合、前述のように、マスターラッチ回路6はインバータを形成し、スレーブラッチ回路7はRSフリップフロップを形成する。
ここで、マスターラッチ回路7の正相出力データ信号Pが“L”、その反転出力データ信号PCが“H”のとき、Ntr5はオフ、Ptr5,7はオン、Ntr6はオン、Ptr9,11はオフの状態である。
【0054】
また、正相入力データ信号Dまたは反転入力データ信号DCが入力しているPtr4,Ptr6のいずれか一方は常にオンする。Ptr8,Ptr10についても同様にしていずれか一方は常にオンする。
Ptr5,7のオン、Ptr4またはPtr6のいずれか一方のオンにより、反転出力データ信号PCは正相入力データ信号D,反転入力データ信号DCの“H”,“L”に関係無く常に“H”である。
【0055】
また、Ptr9,11のオフにより、正相出力データ信号Pは正相入力データ信号D,反転入力データ信号DCの“H”,“L”に関係無く常に“L”である。
このように、正相入力データ信号D、反転入力データ信号DCが“L”→“H”,“H”→“L”に変化してもマスターラッチ回路6の正相出力データ信号P,反転出力データ信号PCは変化しない。
【0056】
また、マスターラッチ回路6の正相出力データ信号Pが“H”、その反転出力データ信号PCが“L”のとき、Ntr5はオン、Ptr5,7はオフ、Ntr6はオフ、Ptr9,11はオンの状態である。
また、正相入力データ信号Dまたは反転入力データ信号DCが入力しているPtr4,Ptr6のいずれかの一方、Ptr8,Ptr10のずれかの一方は前記のようにそれぞれ常にオンする。
Ptr5,7のオフにより、反転出力データ信号PCは正相入力データ信号D,反転入力データ信号DCの“H”,“L”に関係無く常に“L”である。
【0057】
また、Ptr9,11のオン、Ptr8またはPtr10のいずれか一方のオンにより、正相出力データ信号Pは正相入力データ信号D,反転入力データ信号DCの“H”,“L”に関係無く常に“H”である。
このように、マスターラッチ回路6の正相入力データ信号D、反転入力データ信号DCが“H”→“L”,“L”→“H”に変化してもマスターラッチ回路6の正相出力データ信号P,反転出力データ信号PCは変化しない。
【0058】
上記動作のように、クロック信号CLK1が“H”のときには、マスターラッチ回路6は正相出力データ信号P,反転出力データ信号PCのデータを保持する状態となる。
【0059】
一方、スレーブラッチ回路7の正相出力データ信号Qが“H”、その反転出力データ信号QCが“L”のとき、Ptr13はオフ、Ntr8,10はオン、Ptr14はオン、Ntr12,14はオフの状態である。
【0060】
スレーブラッチ回路7の正相出力データ信号Pが“H”→“L”に変化した場合、反転出力データ信号PCは“L”→“H”に変化し、Ptr12がオン、Ntr9がオフ、Ptr15がオフ、Ntr15がオンとなり、スレーブラッチ回路7の正相出力データ信号Qは“H”→“L”に変化する。よって、Ntr8,10がオフに変化してスレーブラッチ回路7の反転出力データ信号QCは“L”→“H”に変化する。この反転出力データ信号QCの“H”により、Ntr12,14はオンとなる。
【0061】
また、上記のように、Ntr12,14,15がオンに変化しても、第2のライン5は接地されずに浮いているためにNtr13がオフすることにより、接地(GND)からNtr15,14,12,13を経由して第2のライン5(GO)へ接地電位が伝わることを遮断し、マスターラッチ回路6への接地電位が伝わることを防止する。ここで、上記Ntr13が接地電位遮断手段となっている。
【0062】
逆に、スレーブラッチ回路7の正相出力データ信号Qが“L”、その反転出力データ信号QCが“H”のとき、Ptr13はオン、Ntr8,10はオフ、Ptr14はオフ、Ntr12,14はオンの状態である。
【0063】
スレーブラッチ回路7の正相出力データ信号Pが“L”→“H”に変化した場合、その反転出力データ信号PCは“H”→“L”に変化し、Ptr12がオフ、Ntr9がオン、Ptr15がオン、Ntr15がオフとなり、スレーブラッチ回路7の反転出力データ信号QCは“H”→“L”に変化する。よって、Ntr12,14がオフに変化してスレーブラッチ回路7の正相出力データ信号Qは“L”→“H”に変化する。この正相出力データ信号Qの“H”により、Ntr8,10はオンとなる。
【0064】
また、上記のように、Ntr8,9,10がオンに変化しても、第2のライン5は接地されずに浮いているためにNtr11がオフすることにより、接地(GND)からNtr9,8,10,11を経由して第2のライン5(GO)へ接地電位が伝わることを遮断し、マスターラッチ回路6への接地電位が伝わることを防止する。ここで、上記Ntr11が接地電位遮断手段となっている。
【0065】
この動作のように、クロック信号CLK1が“H”のときは、スレーブラッチ回路7は正相出力データ信号P→正相出力データ信号Q,反転出力データ信号PC→反転出力データ信号QCとスルー状態となる。
【0066】
以上のようにマスターラッチ回路6は、クロック信号CLK1が“L”のときスルー、“H”のとき保持の機能を有し、クロック信号CLK1が“L”→“H”に変化したとき、正相入力データ信号Dから新値をロードする、ポジティブエッジのフリップフロップとして動作する。
【0067】
以上のように、この実施の形態1によれば、入力データをスルーする状態、または該スルーしたデータを保持する状態に切り換えるマスターラッチ回路と、前記マスターラッチ回路の保持データをスルーする状態、または該スルーしたデータを保持する状態に切り換えるスレーブラッチ回路と、電源電位および接地電位が印加され、クロック信号で該電源電位の電流パスをオフし、且つ、該接地電位の電流パスをオンすることにより前記マスターラッチ回路をスルー状態および前記スレーブラッチ回路を保持状態にそれぞれ設定し、または、クロック信号で電源電位の電流パスをオンし、且つ、接地電位の電流パスをオフすることにより前記マスターラッチ回路を保持状態および前記スレーブラッチ回路をスルー状態にそれぞれ設定する回路設定制御手段とを設けたマスタースレーブフリップフロップ回路としたことにより、クロック信号の変化によって動作するトランジスタが従来の構成(図7)の場合の12個から4個へ大幅に減少し、これによりクロック信号の変化によってゲート電極の寄生容量に対する充放電電流が大幅に削減され、消費電力を低減する効果が得られる。
【0068】
実施の形態2.
図4はこの発明の実施の形態2によるマスタースレーブフリップフロップ回路の構成図である。図4において、11はPtr12〜15およびNtr8〜15とで構成されるマスターラッチ回路である。12はPtr4〜11およびNtr4〜7とで構成されるスレーブラッチ回路である。
また、図1と同等のものについては同一符号を付し、その説明は省略する。
【0069】
図4の構成が図1と異なる点は、図1の構成が、クロック信号CLK1が“L”→“H”に変化したときにマスターラッチ回路6が正相入力データ信号Dから新値をロードする、いわゆるポジティブエッジ動作形式のフリップフロップであるのに対し、図4の構成は、クロック信号CLK1が“H”→“L”に変化したときにマスターラッチ回路11が正相入力データ信号Dから新値をロードする、いわゆるネガティブエッジ動作形式のフリップフロップとした点である。
このネガティブエッジのフリップフロップとするのは、図1の構成におけるマスターラッチ回路6とスレーブラッチ回路7とを入れ替えて構成することにより実現できる。
図4は上記入れ替えをしたものであり、各PtrまたはNtrの接続関係は図1と同一であるので同一符号を付し、各データ信号D,DC,P,PC,QおよびQC等は図4に示すように入力または出力とする。
【0070】
上記構成により、マスターラッチ回路11は図1のスレーブラッチ回路7と同様の動作となり、クロック信号CLK1が“H”でスルー、“L”で保持となり、スレーブラッチ回路12は図1のマスターラッチ回路6と同様の動作となり、クロック信号CLK1が“H”で保持、“L”でスルーとなる。このことは、マスターラッチ回路11は、クロック信号CLK1が“H”→“L”に変化したときに正相入力データ信号Dから新値をロードする、いわゆるネガティブエッジ動作形式のフリップフロップとなることを意味する。
また、図4の構成の場合、Ntr11およびNtr13がマスターラッチ回路11の接地電位遮断手段となり、Ptr6およびPtr8がスレーブラッチ回路12の電源電位遮断手段となる。
その他の動作については図1と同様であり、その説明は省略する。
【0071】
このように、実施の形態1(図1)におけるマスターラッチ回路6とスレーブラッチ回路7を入れ替え、それぞれマスターラッチ回路11およびスレーブラッチ回路12とすることにより、実施の形態1のポジティブエッジ動作形式のフリップフロップに対するネガティブエッジ動作形式のフリップフロップが容易に実現できる。
【0072】
以上のように、この実施の形態2によれば、クロック信号の変化によって動作するトランジスタが従来の12個から4個へ大幅に減少している点については実施の形態1と同様であり、これによりクロック信号の変化によってゲート電極の寄生容量に対する充放電電流が大幅に削減され、消費電力を低減する効果が得られる。
【0073】
実施の形態3.
図5および図6はこの発明の実施の形態3によるマスターラッチ回路6およびスレーブラッチ回路7の変形例を示す構成図であり、図5がマスターラッチ回路の変形例、図6がスレーブラッチ回路の変形例を示す。図5および図6の各Ptrおよび各Ntrとも図1と同一符号を付してある。
図5および図6の構成が実施の形態1(図1)の構成と相違する点は、図5ではPtr5およびPtr11を削除した点、図6ではNtr8およびNtr14を削除した点である。
【0074】
図1のマスターラッチ回路6を構成しているPtr5とPtr7、およびPtr9とPtr11はゲートとドレインを共通にしており、動作として同じである。従って、電気的動作上の観点からはいずれか一つで、即ち、図5に示すように、Ptr7およびPtr9で構成することができる。
また、図1のスレーブラッチ回路7を構成しているNtr8とNtr10、およびNtr12とNtr14についてもゲートとドレインを共通にしており、動作として同じである。従って、電気的動作上の観点からはいずれか一つで、即ち、図6に示すように、Ntr10およびNtr12で構成することができる。
図5および図6とも回路全体の動作については図1と同様であり、その説明は省略する。
なお、図5および図6は上記のように図1に対して適用したものであるが、実施の形態2(図4)に対しても適用できることは云うまでもない。
【0075】
以上のように、この実施の形態3によれば、実施の形態1(図1)におけるマスターラッチ回路6およびスレーブラッチ回路7、または、実施の形態2(図4)におけるマスターラッチ回路11およびスレーブラッチ回路12それぞれの使用トランジスタ数を削減でき、回路構成を合理化する効果が得られるとともに、実施の形態1および実施の形態2と同様に、消費電力を低減する効果が得られる。
【0076】
【発明の効果】
以上のように、この発明によれば、クロック信号の変化によって動作するトランジスタ数が従来の構成に比して大幅に減少し、これによりクロック信号の変化によってゲート電極の寄生容量に対する充放電電流が大幅に削減され、消費電力を低減する効果がある。
【図面の簡単な説明】
【図1】この発明の実施の形態1によるマスタースレーブフリップフロップ回路を示す構成図である。
【図2】図1のマスターラッチ回路およびスレーブラッチ回路の構成説明図であって、クロック信号CLK1が“L”のときの構成を示し、(a),(b)はマスターラッチ回路に関する図、(c)はスレーブラッチ回路に関する図である。
【図3】図1のマスターラッチ回路およびスレーブラッチ回路の構成説明図であって、クロック信号CLK1が“H”のときの構成を示し、(a)はマスターラッチ回路に関する図、(b),(c)はスレーブラッチ回路に関する図である。
【図4】この発明の実施の形態2によるマスタースレーブフリップフロップ回路を示す構成図である。
【図5】この発明の実施の形態3によるマスターラッチ回路6の変形例を示す構成図である。
【図6】この発明の実施の形態3によるスレーブラッチ回路7の変形例を示す構成図である。
【図7】従来のマスタースレーブフリップフロップ回路を示す構成図である。
【符号の説明】
1 クロック入力ドライバ、2 データ入力ドライバ、3 回路設定制御手段、4 第1のライン、5 第2のライン、6,11 マスターラッチ回路、7,12 スレーブラッチ回路、8 出力ドライバ、Ntr Nチャンネル型MOSトランジスタ、Ptr Pチャンネル型MOSトランジスタ。
【発明の属する技術分野】
この発明は消費電力を低減したマスタースレーブフリップフロップ回路に関するものである。
【0002】
【従来の技術】
図7は従来のマスタースレーブフリップフロップ回路を示す構成図であり、図において、21はクロック入力ドライバ、22はマスターラッチ回路、23はスレーブラッチ回路、24は出力ドライバである。
クロック入力ドライバ21は、Pチャンネル型MOSトランジスタ(以下、「Ptr」と示す。)21aとNチャンネル型MOSトランジスタ(以下、「Ntr」と示す。)21bとからなるインバータ、およびPtr21cとNtr21dとからなるインバータとを図示のように接続して構成したものであり、入力されるクロック信号(CLK)に対し、正相のクロック信号Tおよび逆相のクロック信号TCを出力する。
【0003】
また、マスターラッチ回路22は、二つのスイッチ素子22a,22bと、Ptr22cとNtr22dとからなるインバータ、およびPtr22eとNtr22fとからなるインバータとを図示のように接続して構成され、スイッチ素子22aにデータ信号(D)が入力する。
スレーブラッチ回路23も同様の構成であり、二つのスイッチ素子23a,23bと、Ptr23cとNtr23dとからなるインバータ、およびPtr23eとNtr23fとからなるインバータとを図示のように接続して構成され、スイッチ素子23aにマスターラッチ回路22からの出力が入力する。
【0004】
出力ドライバ24は、Ptr24aとNtr24bとからなるインバータ、およびPtr24cとNtr24dとからなるインバータとで構成され、これらインバータにスレーブラッチ回路23からの出力QC、Qが入力し、同出力ドライバ24から正相データ信号Qoutおよび反転データ信号QCoutがそれぞれ出力される。
【0005】
各スイッチ素子22a,22b,23a,23bは、それぞれPtrとNtrとで構成され、クロック入力ドライバ21から入力する正相のクロック信号Tおよび逆相のクロック信号TCとによりオンオフする。具体的には、スイッチ素子22aと同22bとは、一方がオンのときには他方はオフするというように交互にオンオフし、スイッチ素子23aと同23bとについても同様に交互にオンオフし、また、そのオンオフのタイミングは、スイッチ素子22aと同23bとが同じであり、スイッチ素子22bと同23aとが同じである。
これら各スイッチ素子のオンオフは、クロック信号(CLK)のハイレベル(以下、「H」とする)またはローレベル(以下、「L」とする)との関係で予め定めてある。
【0006】
例えば、クロック信号(CLK)が“L”の時にマスターラッチ回路22のスイッチ素子22aがオンするとした場合、このときスイッチ素子22bは前記よりオフであり、データ信号(D)はスイッチ素子22aを通過してPtr22c,Ntr22d,Ptr22eおよびNtr22fの回路へ入力し、同Ptr22eとNtr22fとからなるインバータより出力される。このとき、スレーブラッチ回路23のスイッチ素子23aはオフである。この状態がマスターラッチ回路のスルー状態であり、データ信号(D)より新値をロードする状態である。一方、上記状態時のスレーブラッチ回路23のスイッチ素子23bはオンであり、スレーブラッチ回路23としてデータ保持状態(前値の保持)となる。
これに対し、クロック信号(CLK)が“H”の時には上記とは反対の動作となり、マスターラッチ回路22はデータ保持状態となり、スレーブラッチ回路23はデータスルー状態となる。
このように、マスターラッチ回路22とスレーブラッチ回路23とがクロック信号(CLK)により保持またはスルーの動作を繰り返しつつ出力ドライバ24から正相データ信号Qoutおよび反転データ信号QCoutが出力される。
【0007】
【発明が解決しようとする課題】
従来のマスタースレーブフリップフロップ回路は以上のように構成されているので、クロック信号(CLK)によって動作するトランジスタが、Ptr21a,Ntr21b,Ptr21c,Ntr21dおよび4個のスイッチ素子22a,22b,23a,23b各々のPtrとNtrの合計12個存在し、これらのゲート電極に対してクロック信号により動作するたびに各ゲート電極が持っている寄生容量(ゲート容量)に対して充放電電流が流れ、これにより電力を消費し、半導体集積回路等の低消費電力化を阻害しているという課題があった。
【0008】
この発明は上記のような課題を解決するためになされたもので、消費電力を低減したマスタースレーブフリップフロップ回路を得ることを目的とする。
【0009】
【課題を解決するための手段】
この発明に係るマスタースレーブフリップフロップ回路は、入力データをスルーする状態、または該スルーしたデータを保持する状態に切り換えるマスターラッチ回路と、マスターラッチ回路の保持データをスルーする状態、または該スルーしたデータを保持する状態に切り換えるスレーブラッチ回路と、電源電位および接地電位が印加され、クロック信号で該電源電位の電流パスをオフし、且つ、該接地電位の電流パスをオンすることによりマスターラッチ回路をスルー状態およびスレーブラッチ回路を保持状態にそれぞれ設定し、または、クロック信号で電源電位の電流パスをオンし、且つ、接地電位の電流パスをオフすることによりマスターラッチ回路を保持状態およびスレーブラッチ回路をスルー状態にそれぞれ設定する回路設定制御手段とを設け、マスターラッチ回路は、マスターラッチ回路がスルー状態設定時に、マスターラッチ回路からスレーブラッチ回路へ電源電位が伝わることを遮断する電源電位遮断手段を有し、スレーブラッチ回路は、スレーブラッチ回路がスルー状態設定時に、スレーブラッチ回路からマスターラッチ回路へ接地電位が伝わることを遮断する接地電位遮断手段を有するものである。
【0010】
この発明に係るマスタースレーブフリップフロップ回路は、マスターラッチ回路がスルー状態設定時には、二つのNORゲートのそれぞれの入出力端がたすき掛けに接続され、データ出力するRSフリップフロップ回路を形成し、保持状態設定時には、データ入力を遮断するとともに反転出力データを保持するインバータ回路を形成する一方、スレーブラッチ回路が保持状態設定時には、データ入力を遮断するとともに反転出力データを保持するインバータ回路を形成し、スルー状態設定時には、二つのNANDゲートのそれぞれの入出力端がたすき掛けに接続され、データ出力するRSフリップフロップ回路を形成するものである。
【0011】
この発明に係るマスタースレーブフリップフロップ回路は、入力データをスルーする状態、または該スルーしたデータを保持する状態に切り換えるマスターラッチ回路と、マスターラッチ回路の保持データをスルーする状態、または該スルーしたデータを保持する状態に切り換えるスレーブラッチ回路と、電源電位および接地電位が印加され、クロック信号で該電源電位の電流パスをオフし、且つ、該接地電位の電流パスをオンすることによりマスターラッチ回路を保持状態およびスレーブラッチ回路をスルー状態にそれぞれ設定し、または、クロック信号で電源電位の電流パスをオンし、且つ、接地電位の電流パスをオフすることによりマスターラッチ回路をスルー状態およびスレーブラッチ回路を保持状態にそれぞれ設定する回路設定制御手段とを設け、マスターラッチ回路は、マスターラッチ回路がスルー状態設定時に、マスターラッチ回路からスレーブラッチ回路へ接地電位が伝わることを遮断する接地電位遮断手段を有し、スレーブラッチ回路は、スレーブラッチ回路がスルー状態設定時に、スレーブラッチ回路からマスターラッチ回路へ電源電位が伝わることを遮断する電源電位遮断手段を有するものである。
【0012】
この発明に係るマスタースレーブフリップフロップ回路は、マスターラッチ回路がスルー状態設定時には、二つのNANDゲートのそれぞれの入出力端がたすき掛けに接続され、データ出力するRSフリップフロップ回路を形成し、保持状態設定時には、データ入力を遮断するとともに反転出力データを保持するインバータ回路を形成する一方、スレーブラッチ回路が保持状態設定時には、データ入力を遮断するとともに反転出力データを保持するインバータ回路を形成し、スルー状態設定時には、二つのNORゲートのそれぞれの入出力端がたすき掛けに接続され、データ出力するRSフリップフロップ回路を形成するものである。
【0013】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態1.
図1はこの発明の実施の形態1によるマスタースレーブフリップフロップ回路の構成図である。図1において、1は、Pチャンネル型MOSトランジスタ(以下、「Ptr」と示す。)であるPtr1とNチャンネル型MOSトランジスタ(以下、「Ntr」と示す。)であるNtr1とで構成され、入力クロック信号(CLK1)を反転したクロック信号(CLK2)を出力するクロック入力ドライバである。2は、Ptr2とNtr2とで構成され、データ信号(D)を入力し、入力信号と正相のデータ信号(D)と、入力信号を反転したデータ信号(DC)とを出力するデータ入力ドライバである。
【0014】
また、3は、ソースが電源Vddラインに接続されたPtr3とソースが接地(GND)端子に接続されたNtr3とで構成され、クロック信号CLK2により電源Vddラインから第1のライン4(VO)への電流パスまたは、第2のライン5(GO)から接地(GND)端子への電流パスをそれぞれオンオフ制御することにより、後述のマスターラッチ回路6およびスレーブラッチ回路7をそれぞれデータスルーの回路状態またはデータ保持の回路状態に切り換えて設定する回路設定制御手段である。6は、Ptr4〜11およびNtr4〜7とで構成され、回路設定制御手段3の第1のライン4(VO)および第2のライン5(GO)を介して、データスルーの回路状態またはデータ保持の回路状態に切り換わるマスターラッチ回路である。
【0015】
また、7は、Ptr12〜15およびNtr8〜15とで構成され、回路設定制御手段3の第1のライン4(VO)および第2のライン5(GO)を介して、データスルーの回路状態またはデータ保持の回路状態に切り換わるスレーブラッチ回路である。8は、Ptr16とNtr16とからなるインバータと、Ptr17およびNtr17とからなるインバータとで構成され、正相データ信号(Qout)および反転データ信号(QCout)をそれぞれ出力する出力ドライバである。
【0016】
次に図1の構成について図2および図3を併用して説明する。
ここに、図2および図3は図1のマスターラッチ回路6およびスレーブラッチ回路7の構成説明図である。
マスターラッチ回路とスレーブラッチ回路とを備えるマスタースレーブ方式のフリップフロップは、マスターラッチ回路が入力データをスルーする状態時にはスレーブラッチ回路はデータ保持の状態になり、マスターラッチ回路がデータ保持の状態のとき、スレーブラッチ回路はデータをスルーする状態になり、このデータスルーとデータ保持の状態とがクロック信号により交互に切り換わる動作をするフリップフロップである。
【0017】
図1に示すように、マスターラッチ回路6とスレーブラッチ回路7の基本部分に対し回路設定制御手段3を設け、同手段3にはクロック信号CLK1をクロック入力ドライバ1で反転したクロック信号CLK2が入力される。
【0018】
上記回路設定制御手段3は、マスターラッチ回路6およびスレーブラッチ回路7を、一方をデータスルーの状態にするときは他方をデータ保持の状態にするように回路設定を切り換える。この切り換えを、クロック入力ドライバ1を介してクロック信号CLK1の“L”、“H”により第1のライン4および第2のライン5の状態を変えることで行う。
【0019】
具体的には、クロック信号CLK1が“L”の場合、回路設定制御手段3のPtr3はオフ、Ntr3はオンとなり、これにより、第1のライン4は電源Vddラインから浮いた回路接続ラインとなり、第2のライン5は接地ラインとなる。
第1のライン4および第2のライン5が上記状態の場合、Ptr6〜Ptr9、Ptr12,15は電源が印加されないことからハイインピーダンスとなり、Ntr4,7,11,13はNtr5,6,9,15と同様に接地される。
【0020】
これにより、マスターラッチ回路6では図2(a)に示すように、Ptr4,5およびNtr4,5とで一つのNORゲート(NOR1)が形成される。
同様にして、図示しないが、Ptr10,11およびNtr6,7とで他のNORゲート(NOR2)が形成される。
【0021】
上記NOR1とNOR2の各入出力端がたすき掛けに接続され、図2(b)に示すようにRSフリップフロップが形成される。
上記RSフリップフロップの一方の入力端はPtr4とNtr4の各ゲート接続点であり、ここにデータ入力ドライバ2からの正相入力データ信号Dを入力する(図2(a))。また、同・他方の入力端はPtr10とNtr7の各ゲート接続点であり、ここにデータ入力ドライバ2からの反転入力データ信号DCを入力する。
【0022】
また、一方の出力端はPtr5とNtr4およびNtr5との接続点であり、ここより反転出力データ信号PCが出力される(図2(a))。また、他方の出力端はPtr11とNtr6およびNtr7との接続点であり、ここより正相出力データ信号Pが出力される。
【0023】
また、正相出力データ信号PがPtr5とNtr5の各ゲート接続点に帰還する(図2(a))。さらに、反転出力データ信号PCがPtr11とNtr6の各ゲート接続点に帰還することでたすき掛けが形成される。
マスターラッチ回路6は、上記のように構成されたRSフリップフロップによりCLK1が“L”のときには正相入力データ信号D→正相出力データ信号P、反転入力データ信号DC→反転出力データ信号PCというようにデータスルーの動作となる。
【0024】
一方、スレーブラッチ回路7では図2(c)に示すように、Ptr13およびNtr8〜Ntr11とで一つのインバータが形成される。
同様にして、図示しないが、Ptr14およびNtr12〜Ntr15とで他のインバータが形成される。
【0025】
一つのインバータの入力端は図2(c)に示すように、Ntr9のゲートであり、ここにマスターラッチ回路6からの正相出力データ信号Pが入力する。
同様にして、上記他のインバータの入力端はNtr15のゲートであり、ここにマスターラッチ回路6からの反転出力データ信号PCが入力する。
また、上記一つのインバータの出力端は図2(c)に示すように、Ptr13とNtr8およびNtr10との接続点であり、ここより反転出力データ信号QCが出力される。
【0026】
同様にして、他のインバータの出力端はPtr14とNtr12およびNtr14との接続点であり、ここより正相出力データ信号Qが出力される。
また、図2(c)に示すように、上記一つのインバータのPtr13およびNtr8,10の各ゲート接続点に正相出力データ信号Qを入力し、同Qが“H”または“L”により、Ptr13またはNtr8,10のうち、一方がオン時には他方がオフするようにしている。
同様に、他のインバータのPtr14およびNtr12,14の各ゲート接続点に反転出力データ信号QCを入力し、同QCが“H“または“L”により、Ptr14またはNtr12,14のうち、一方がオン時には他方がオフするようにしている。
【0027】
オンまたはオフの動作は、マスターラッチ回路6からの正相出力データ信号Pおよび反転出力データ信号PCが変化しても正相出力データ信号Q、反転出力データ信号QCが変化しないように正相出力データ信号Pおよび反転出力データ信号PCを遮断するための動作である(具体的動作は後述)。これがデータ保持の状態となる。
スレーブラッチ回路7は、上記のように構成された二つのインバータおよびオンオフ機能によりクロック信号CLK1が“L”のときにはデータ保持の動作となる。
【0028】
また、クロック信号CLK1が“H”の場合、回路設定制御手段3のPtr3はオン、Ntr3はオフとなる。これにより、第1のライン4は電源Vddが印加された回路接続ラインとなり、第2のライン5は接地から浮いた回路接続ラインとなる。
また、第1のライン4および第2のライン5が上記状態の場合、Ptr6〜Ptr9,Ptr12,15は電源電位が印加されることから動作状態となり、Ntr4,7,Ntr10〜Ntr13は接地電位が印加されないためにハイインピーダンスとなる。
【0029】
これにより、前述のCLK1が“L”のときのRSフリップフロップ構成およびインバータ構成が入れ替わり、マスターラッチ回路6側はインバータ構成となり、スレーブラッチ回路7側はRSフリップフロップ構成となる。
具体的には、マスターラッチ回路6側は図3(a)に示すように、Ntr5およびPtr4〜Ptr7とで一つのインバータが形成される。同様にして、図示しないが、Ntr6およびPtr8〜Ptr11とで他のインバータが形成される。
【0030】
これら各インバータのデータ入出力関係は前述のスレーブラッチ回路7の場合と同様であり、その説明は省略する。
【0031】
また、図3(a)に示すように、上記一つのインバータのNtr5およびPtr5,7の各ゲート接続点に正相出力データ信号Pを入力し、同Pが“H”または“L”により、Ntr5またはPtr5,7のうち、一方がオン時には他方がオフするようにしている。
【0032】
同様に、他のインバータのNtr6およびPtr9,11の各ゲート接続点に反転出力データ信号PCを入力し、同PCが“H”または“L”により、Ntr6またはPtr9,11のうち、一方がオン時には他方がオフするようにしている。
オンまたはオフの動作は、正相入力データ信号Dおよび反転入力データ信号DCが変化しても正相出力データ信号P、反転出力データ信号PCが変化しないように正相入力データ信号Dおよび反転入力データ信号DCを遮断するための動作である(具体的動作は後述)。これがデータ保持の状態となる。
【0033】
マスターラッチ回路6は、上記のように構成された二つのインバータおよびオンオフ機能によりCLK1が“H”のときにはデータ保持の動作となる。
また、スレーブラッチ回路7側は図3(b)に示すように、、Ptr12,13およびNtr8,9とで一つのNANDゲート(NAND1)が形成される。同様にして、図示しないが、Ptr14,15およびNtr14,15とで他のNANDゲート(NAND2)が形成される。
【0034】
上記NAND1とNAND2の各入出力端がたすき掛けに接続され、図3(c)に示すように、RSフリップフロップが構成される。
マスターラッチ回路6のNORゲートに対し、NANDゲートが構成されるのは、PtrとNtrとによる回路構成が両者異なることによる。
【0035】
RSフリップフロップのデータ入出力関係は前述のマスターラッチ回路6の場合と同様であり、その説明は省略する。
【0036】
スレーブラッチ回路7は、上記のように構成されたRSフリップフロップによりクロック信号CLK1が“H”のときには正相出力データ信号P→正相出力データ信号Q、反転出力データ信号PC→反転出力データ信号QCとデータスルーの動作となる。
以上説明のように、図1は、回路設定制御手段3がクロック信号CLK1の“H”、“L”に応じて第1のライン4および第2のライン5の状態を変え、マスターラッチ回路6およびスレーブラッチ回路7をデータスル−または保持の状態に回路設定する構成としたものである。
上記構成により、クロック信号CLK1で動作するトランジスタをPtr1,3、Ntr1,3の4個で済むこととなる。
【0037】
次に図1の具体的動作について説明する。
クロック信号CLK1が“L”のとき、クロック入力ドライバ1より出力されるクロック信号CLK2は“H”であり、これにより、Ptr3はオフ、Ntr3はオン状態になる。この結果、第1のライン4は電源Vddから浮いた回路接続ラインとなり、第2のライン5は接地ラインとなる。
【0038】
この場合、前述のように、マスターラッチ回路6はRSフリップフロップを形成し、スレーブラッチ回路7はインバータを形成する。
ここで、マスターラッチ回路6の正相出力データ信号Pが“L”、その反転出力データ信号PCが“H”のとき、Ntr5はオフ、Ptr5,7はオン、Ntr6はオン、Ptr9,11はオフの状態である。
【0039】
正相入力データ信号Dが“L”→“H”に変化した場合、その反転入力データ信号DCは“H”→“L”に変化し、Ntr4がオン、Ptr4がオフ、Ntr7がオフ、Ptr10がオンとなり、マスターラッチ回路6の反転出力データ信号PCは“H”→“L”に変化する。よって、Ptr9,11がオンに変化してマスターラッチ回路6の正相出力データ信号Pは“L”→“H”に変化する。
【0040】
また、上記のように、Ptr9,10,11がオンに変化しても、第1のライン4には電源Vddが印加されていないためにPtr8がオフすることにより、電源VddからPtr10,11,9,8を経由して第1のライン4(VO)へ電源電位が伝わることを遮断し、スレーブラッチ回路7へ電源電位が伝わることを防止する。ここで、上記Ptr8が電源電位遮断手段となっている。
【0041】
逆に、マスターラッチ回路6の正相出力データ信号Pが“H”、その反転出力データ信号PCが“L”のとき、Ntr5はオン、Ptr5,7はオフ、Ntr6はオフ、Ptr9,11はオンの状態である。
【0042】
また、正相入力データ信号Dが“H”→“L”に変化した場合、その反転入力データ信号DCは“L”→“H”に変化し、Ntr4がオフ、Ptr4がオン、Ntr7がオン、Ptr10がオフとなり、マスターラッチ回路6の正相出力データ信号Pは“H”→“L”に変化する。よって、Ptr5,7がオンに変化して、マスターラッチ回路6の反転出力データ信号PCは“L”→“H”に変化する。
【0043】
また、上記のように、Ptr4,5,7がオンに変化しても、第1のライン4には電源Vddが印加されていないためにPtr6がオフすることにより、電源VddからPtr4,5,7,6を経由して第1のライン4(VO)へ電源電位が伝わることを遮断し、スレーブラッチ回路7へ電源電位が伝わることを防止する。ここで、上記Ptr6が電源電位遮断手段となっている。
【0044】
この動作のように、入力クロック信号CLK1が“L”のときには、マスターラッチ回路6は正相入力データ信号D→正相出力データ信号P、反転入力データ信号DC→反転出力データ信号PCとスルー状態の動作となる。
【0045】
一方、スレーブラッチ回路7の正相出力データ信号Qが“H”、その反転出力データ信号QCが“L”のとき、Ptr13はオフ、Ntr8,10はオン、Ptr14はオン、Ntr12,14はオフの状態である。
【0046】
また、正相出力データ信号Pまたは反転出力データ信号PCが入力しているNtr9,Ntr11のいずれか一方は常にオンする。Ntr13,Ntr15についても同様にしていずれか一方は常にオンする。
Ntr8,10のオン、Ntr9またはNtr11のいずれか一方のオンにより、反転出力データ信号QCは正相出力データ信号P,反転出力データ信号PCの“H”,“L”に関係無く常に“L”である。
【0047】
また、Ntr12,14のオフにより、正相出力データ信号Qは正相出力データ信号P,反転出力データ信号PCの“H”,“L”に関係無く常に“H”である。
このように、スレーブラッチ回路7の正相出力データ信号P、反転出力データ信号PCが“H”→“L”,“L”→“H”に変化してもスレーブラッチ回路7の正相出力データ信号Q、反転出力データ信号QCは変化しない。
【0048】
また、スレーブラッチ回路7の正相出力データ信号Qが“L”、反転出力データ信号QCが“H”のとき、Ptr13はオン、Ntr8,10はオフ、Ptr14はオフ、Ntr12,14はオンの状態である。
【0049】
また、正相出力データ信号Pまたは反転出力データ信号PCが入力しているNtr9,Ntr11のいずれかの一方、Ntr13,Ntr15のいずれかの一方は前記のようにそれぞれ常にオンする。
Ntr8,10のオフにより、反転出力データ信号QCは正相出力データ信号P,反転出力データ信号PCの“H”,“L”に関係無く常に“H”である。
【0050】
また、Ntr12,14のオン、Ntr13またはNtr15のいずれか一方のオンにより、正相出力データ信号Qは正相出力データ信号P、反転出力データ信号PCの“H”,“L”に関係無く常に“L”である。
このように、スレーブラッチ回路7の正相出力データ信号P、反転出力データ信号PCが“L”→“H”,“H”→“L”に変化してもスレーブラッチ回路7の正相出力データ信号Q,反転出力データ信号QCは変化しない。
【0051】
上述の動作のように、クロック信号CLK1が“L”のときには、スレーブラッチ回路7は正相出力データ信号Q,反転出力データ信号QCのデータを保持する状態となる。
【0052】
上記に対し、クロック信号CLK1が“H”のとき、クロック入力ドライバ1より出力されるクロック信号CLK2は“L”であり、これにより、Ptr3はオン、Ntr3はオフ状態になる。この結果、第1のライン4は電源Vddが印加された回路接続ラインとなり、第2のライン5は接地から浮いた回路接続ラインとなる。
【0053】
この場合、前述のように、マスターラッチ回路6はインバータを形成し、スレーブラッチ回路7はRSフリップフロップを形成する。
ここで、マスターラッチ回路7の正相出力データ信号Pが“L”、その反転出力データ信号PCが“H”のとき、Ntr5はオフ、Ptr5,7はオン、Ntr6はオン、Ptr9,11はオフの状態である。
【0054】
また、正相入力データ信号Dまたは反転入力データ信号DCが入力しているPtr4,Ptr6のいずれか一方は常にオンする。Ptr8,Ptr10についても同様にしていずれか一方は常にオンする。
Ptr5,7のオン、Ptr4またはPtr6のいずれか一方のオンにより、反転出力データ信号PCは正相入力データ信号D,反転入力データ信号DCの“H”,“L”に関係無く常に“H”である。
【0055】
また、Ptr9,11のオフにより、正相出力データ信号Pは正相入力データ信号D,反転入力データ信号DCの“H”,“L”に関係無く常に“L”である。
このように、正相入力データ信号D、反転入力データ信号DCが“L”→“H”,“H”→“L”に変化してもマスターラッチ回路6の正相出力データ信号P,反転出力データ信号PCは変化しない。
【0056】
また、マスターラッチ回路6の正相出力データ信号Pが“H”、その反転出力データ信号PCが“L”のとき、Ntr5はオン、Ptr5,7はオフ、Ntr6はオフ、Ptr9,11はオンの状態である。
また、正相入力データ信号Dまたは反転入力データ信号DCが入力しているPtr4,Ptr6のいずれかの一方、Ptr8,Ptr10のずれかの一方は前記のようにそれぞれ常にオンする。
Ptr5,7のオフにより、反転出力データ信号PCは正相入力データ信号D,反転入力データ信号DCの“H”,“L”に関係無く常に“L”である。
【0057】
また、Ptr9,11のオン、Ptr8またはPtr10のいずれか一方のオンにより、正相出力データ信号Pは正相入力データ信号D,反転入力データ信号DCの“H”,“L”に関係無く常に“H”である。
このように、マスターラッチ回路6の正相入力データ信号D、反転入力データ信号DCが“H”→“L”,“L”→“H”に変化してもマスターラッチ回路6の正相出力データ信号P,反転出力データ信号PCは変化しない。
【0058】
上記動作のように、クロック信号CLK1が“H”のときには、マスターラッチ回路6は正相出力データ信号P,反転出力データ信号PCのデータを保持する状態となる。
【0059】
一方、スレーブラッチ回路7の正相出力データ信号Qが“H”、その反転出力データ信号QCが“L”のとき、Ptr13はオフ、Ntr8,10はオン、Ptr14はオン、Ntr12,14はオフの状態である。
【0060】
スレーブラッチ回路7の正相出力データ信号Pが“H”→“L”に変化した場合、反転出力データ信号PCは“L”→“H”に変化し、Ptr12がオン、Ntr9がオフ、Ptr15がオフ、Ntr15がオンとなり、スレーブラッチ回路7の正相出力データ信号Qは“H”→“L”に変化する。よって、Ntr8,10がオフに変化してスレーブラッチ回路7の反転出力データ信号QCは“L”→“H”に変化する。この反転出力データ信号QCの“H”により、Ntr12,14はオンとなる。
【0061】
また、上記のように、Ntr12,14,15がオンに変化しても、第2のライン5は接地されずに浮いているためにNtr13がオフすることにより、接地(GND)からNtr15,14,12,13を経由して第2のライン5(GO)へ接地電位が伝わることを遮断し、マスターラッチ回路6への接地電位が伝わることを防止する。ここで、上記Ntr13が接地電位遮断手段となっている。
【0062】
逆に、スレーブラッチ回路7の正相出力データ信号Qが“L”、その反転出力データ信号QCが“H”のとき、Ptr13はオン、Ntr8,10はオフ、Ptr14はオフ、Ntr12,14はオンの状態である。
【0063】
スレーブラッチ回路7の正相出力データ信号Pが“L”→“H”に変化した場合、その反転出力データ信号PCは“H”→“L”に変化し、Ptr12がオフ、Ntr9がオン、Ptr15がオン、Ntr15がオフとなり、スレーブラッチ回路7の反転出力データ信号QCは“H”→“L”に変化する。よって、Ntr12,14がオフに変化してスレーブラッチ回路7の正相出力データ信号Qは“L”→“H”に変化する。この正相出力データ信号Qの“H”により、Ntr8,10はオンとなる。
【0064】
また、上記のように、Ntr8,9,10がオンに変化しても、第2のライン5は接地されずに浮いているためにNtr11がオフすることにより、接地(GND)からNtr9,8,10,11を経由して第2のライン5(GO)へ接地電位が伝わることを遮断し、マスターラッチ回路6への接地電位が伝わることを防止する。ここで、上記Ntr11が接地電位遮断手段となっている。
【0065】
この動作のように、クロック信号CLK1が“H”のときは、スレーブラッチ回路7は正相出力データ信号P→正相出力データ信号Q,反転出力データ信号PC→反転出力データ信号QCとスルー状態となる。
【0066】
以上のようにマスターラッチ回路6は、クロック信号CLK1が“L”のときスルー、“H”のとき保持の機能を有し、クロック信号CLK1が“L”→“H”に変化したとき、正相入力データ信号Dから新値をロードする、ポジティブエッジのフリップフロップとして動作する。
【0067】
以上のように、この実施の形態1によれば、入力データをスルーする状態、または該スルーしたデータを保持する状態に切り換えるマスターラッチ回路と、前記マスターラッチ回路の保持データをスルーする状態、または該スルーしたデータを保持する状態に切り換えるスレーブラッチ回路と、電源電位および接地電位が印加され、クロック信号で該電源電位の電流パスをオフし、且つ、該接地電位の電流パスをオンすることにより前記マスターラッチ回路をスルー状態および前記スレーブラッチ回路を保持状態にそれぞれ設定し、または、クロック信号で電源電位の電流パスをオンし、且つ、接地電位の電流パスをオフすることにより前記マスターラッチ回路を保持状態および前記スレーブラッチ回路をスルー状態にそれぞれ設定する回路設定制御手段とを設けたマスタースレーブフリップフロップ回路としたことにより、クロック信号の変化によって動作するトランジスタが従来の構成(図7)の場合の12個から4個へ大幅に減少し、これによりクロック信号の変化によってゲート電極の寄生容量に対する充放電電流が大幅に削減され、消費電力を低減する効果が得られる。
【0068】
実施の形態2.
図4はこの発明の実施の形態2によるマスタースレーブフリップフロップ回路の構成図である。図4において、11はPtr12〜15およびNtr8〜15とで構成されるマスターラッチ回路である。12はPtr4〜11およびNtr4〜7とで構成されるスレーブラッチ回路である。
また、図1と同等のものについては同一符号を付し、その説明は省略する。
【0069】
図4の構成が図1と異なる点は、図1の構成が、クロック信号CLK1が“L”→“H”に変化したときにマスターラッチ回路6が正相入力データ信号Dから新値をロードする、いわゆるポジティブエッジ動作形式のフリップフロップであるのに対し、図4の構成は、クロック信号CLK1が“H”→“L”に変化したときにマスターラッチ回路11が正相入力データ信号Dから新値をロードする、いわゆるネガティブエッジ動作形式のフリップフロップとした点である。
このネガティブエッジのフリップフロップとするのは、図1の構成におけるマスターラッチ回路6とスレーブラッチ回路7とを入れ替えて構成することにより実現できる。
図4は上記入れ替えをしたものであり、各PtrまたはNtrの接続関係は図1と同一であるので同一符号を付し、各データ信号D,DC,P,PC,QおよびQC等は図4に示すように入力または出力とする。
【0070】
上記構成により、マスターラッチ回路11は図1のスレーブラッチ回路7と同様の動作となり、クロック信号CLK1が“H”でスルー、“L”で保持となり、スレーブラッチ回路12は図1のマスターラッチ回路6と同様の動作となり、クロック信号CLK1が“H”で保持、“L”でスルーとなる。このことは、マスターラッチ回路11は、クロック信号CLK1が“H”→“L”に変化したときに正相入力データ信号Dから新値をロードする、いわゆるネガティブエッジ動作形式のフリップフロップとなることを意味する。
また、図4の構成の場合、Ntr11およびNtr13がマスターラッチ回路11の接地電位遮断手段となり、Ptr6およびPtr8がスレーブラッチ回路12の電源電位遮断手段となる。
その他の動作については図1と同様であり、その説明は省略する。
【0071】
このように、実施の形態1(図1)におけるマスターラッチ回路6とスレーブラッチ回路7を入れ替え、それぞれマスターラッチ回路11およびスレーブラッチ回路12とすることにより、実施の形態1のポジティブエッジ動作形式のフリップフロップに対するネガティブエッジ動作形式のフリップフロップが容易に実現できる。
【0072】
以上のように、この実施の形態2によれば、クロック信号の変化によって動作するトランジスタが従来の12個から4個へ大幅に減少している点については実施の形態1と同様であり、これによりクロック信号の変化によってゲート電極の寄生容量に対する充放電電流が大幅に削減され、消費電力を低減する効果が得られる。
【0073】
実施の形態3.
図5および図6はこの発明の実施の形態3によるマスターラッチ回路6およびスレーブラッチ回路7の変形例を示す構成図であり、図5がマスターラッチ回路の変形例、図6がスレーブラッチ回路の変形例を示す。図5および図6の各Ptrおよび各Ntrとも図1と同一符号を付してある。
図5および図6の構成が実施の形態1(図1)の構成と相違する点は、図5ではPtr5およびPtr11を削除した点、図6ではNtr8およびNtr14を削除した点である。
【0074】
図1のマスターラッチ回路6を構成しているPtr5とPtr7、およびPtr9とPtr11はゲートとドレインを共通にしており、動作として同じである。従って、電気的動作上の観点からはいずれか一つで、即ち、図5に示すように、Ptr7およびPtr9で構成することができる。
また、図1のスレーブラッチ回路7を構成しているNtr8とNtr10、およびNtr12とNtr14についてもゲートとドレインを共通にしており、動作として同じである。従って、電気的動作上の観点からはいずれか一つで、即ち、図6に示すように、Ntr10およびNtr12で構成することができる。
図5および図6とも回路全体の動作については図1と同様であり、その説明は省略する。
なお、図5および図6は上記のように図1に対して適用したものであるが、実施の形態2(図4)に対しても適用できることは云うまでもない。
【0075】
以上のように、この実施の形態3によれば、実施の形態1(図1)におけるマスターラッチ回路6およびスレーブラッチ回路7、または、実施の形態2(図4)におけるマスターラッチ回路11およびスレーブラッチ回路12それぞれの使用トランジスタ数を削減でき、回路構成を合理化する効果が得られるとともに、実施の形態1および実施の形態2と同様に、消費電力を低減する効果が得られる。
【0076】
【発明の効果】
以上のように、この発明によれば、クロック信号の変化によって動作するトランジスタ数が従来の構成に比して大幅に減少し、これによりクロック信号の変化によってゲート電極の寄生容量に対する充放電電流が大幅に削減され、消費電力を低減する効果がある。
【図面の簡単な説明】
【図1】この発明の実施の形態1によるマスタースレーブフリップフロップ回路を示す構成図である。
【図2】図1のマスターラッチ回路およびスレーブラッチ回路の構成説明図であって、クロック信号CLK1が“L”のときの構成を示し、(a),(b)はマスターラッチ回路に関する図、(c)はスレーブラッチ回路に関する図である。
【図3】図1のマスターラッチ回路およびスレーブラッチ回路の構成説明図であって、クロック信号CLK1が“H”のときの構成を示し、(a)はマスターラッチ回路に関する図、(b),(c)はスレーブラッチ回路に関する図である。
【図4】この発明の実施の形態2によるマスタースレーブフリップフロップ回路を示す構成図である。
【図5】この発明の実施の形態3によるマスターラッチ回路6の変形例を示す構成図である。
【図6】この発明の実施の形態3によるスレーブラッチ回路7の変形例を示す構成図である。
【図7】従来のマスタースレーブフリップフロップ回路を示す構成図である。
【符号の説明】
1 クロック入力ドライバ、2 データ入力ドライバ、3 回路設定制御手段、4 第1のライン、5 第2のライン、6,11 マスターラッチ回路、7,12 スレーブラッチ回路、8 出力ドライバ、Ntr Nチャンネル型MOSトランジスタ、Ptr Pチャンネル型MOSトランジスタ。
Claims (4)
- 入力データをスルーする状態、または該スルーしたデータを保持する状態に切り換えるマスターラッチ回路と、
前記マスターラッチ回路の保持データをスルーする状態、または該スルーしたデータを保持する状態に切り換えるスレーブラッチ回路と、
電源電位および接地電位が印加され、クロック信号で該電源電位の電流パスをオフし、且つ、該接地電位の電流パスをオンすることにより前記マスターラッチ回路をスルー状態および前記スレーブラッチ回路を保持状態にそれぞれ設定し、または、クロック信号で電源電位の電流パスをオンし、且つ、接地電位の電流パスをオフすることにより前記マスターラッチ回路を保持状態および前記スレーブラッチ回路をスルー状態にそれぞれ設定する回路設定制御手段とを設け、
前記マスターラッチ回路は、前記マスターラッチ回路がスルー状態設定時に、前記マスターラッチ回路から前記スレーブラッチ回路へ電源電位が伝わることを遮断する電源電位遮断手段を有し、前記スレーブラッチ回路は、前記スレーブラッチ回路がスルー状態設定時に、前記スレーブラッチ回路から前記マスターラッチ回路へ接地電位が伝わることを遮断する接地電位遮断手段を有するマスタースレーブフリップフロップ回路。 - マスターラッチ回路は、スルー状態設定時には、二つのNORゲートのそれぞれの入出力端がたすき掛けに接続され、データ出力するRSフリップフロップ回路を形成し、保持状態設定時には、データ入力を遮断するとともに反転出力データを保持するインバータ回路を形成する一方、スレーブラッチ回路は、前記保持状態設定時には、データ入力を遮断するとともに反転出力データを保持するインバータ回路を形成し、前記スルー状態設定時には、二つのNANDゲートのそれぞれの入出力端がたすき掛けに接続され、データ出力するRSフリップフロップ回路を形成する請求項1記載のマスタースレーブフリップフロップ回路。
- 入力データをスルーする状態、または該スルーしたデータを保持する状態に切り換えるマスターラッチ回路と、
前記マスターラッチ回路の保持データをスルーする状態、または該スルーしたデータを保持する状態に切り換えるスレーブラッチ回路と、
電源電位および接地電位が印加され、クロック信号で該電源電位の電流パスをオフし、且つ、該接地電位の電流パスをオンすることにより前記マスターラッチ回路を保持状態および前記スレーブラッチ回路をスルー状態にそれぞれ設定し、または、クロック信号で電源電位の電流パスをオンし、且つ、接地電位の電流パスをオフすることにより前記マスターラッチ回路をスルー状態および前記スレーブラッチ回路を保持状態にそれぞれ設定する回路設定制御手段とを設け、
前記マスターラッチ回路は、前記マスターラッチ回路がスルー状態設定時に、前記マスターラッチ回路から前記スレーブラッチ回路へ接地電位が伝わることを遮断する接地電位遮断手段を有し、前記スレーブラッチ回路は、前記スレーブラッチ回路がスルー状態設定時に、前記スレーブラッチ回路から前記マスターラッチ回路へ電源電位が伝わることを遮断する電源電位遮断手段を有するマスタースレーブフリップフロップ回路。 - マスターラッチ回路は、スルー状態設定時には、二つのNANDゲートのそれぞれの入出力端がたすき掛けに接続され、データ出力するRSフリップフロップ回路を形成し、保持状態設定時には、データ入力を遮断するとともに反転出力データを保持するインバータ回路を形成する一方、スレーブラッチ回路は、前記保持状態設定時には、データ入力を遮断するとともに反転出力データを保持するインバータ回路を形成し、前記スルー状態設定時には、二つのNORゲートのそれぞれの入出力端がたすき掛けに接続され、データ出力するRSフリップフロップ回路を形成する請求項3記載のマスタースレーブフリップフロップ回路。
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