JP2003330568A - 半導体集積回路および回路設計システム - Google Patents

半導体集積回路および回路設計システム

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JP2003330568A
JP2003330568A JP2002133714A JP2002133714A JP2003330568A JP 2003330568 A JP2003330568 A JP 2003330568A JP 2002133714 A JP2002133714 A JP 2002133714A JP 2002133714 A JP2002133714 A JP 2002133714A JP 2003330568 A JP2003330568 A JP 2003330568A
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Masahiro Kanazawa
正博 金沢
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Toshiba Corp
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    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
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Abstract

(57)【要約】 【課題】LSI に搭載したゲーティドクロック回路の無駄
な電力消費を抑制する。 【解決手段】ツリー構造のバッファ回路群を有し、初段
のバッファ回路に入力される同期動作用のクロック信号
を最終段のバッファ回路の一部から負荷回路群の一部に
選択的に供給するようにイネーブル信号によって制御さ
れるゲーティドクロック回路において、ツリー構造のバ
ッファ回路群の中間段の一部に設けられたアンドイネー
ブル付きバッファ回路２４と、このアンドイネーブル付
きバッファ回路に対応して設けられ、それより負荷回路
側の複数の最終段のアンドイネーブル付きバッファ回路
の動作をそれぞれ制御する複数のイネーブル信号enout
1、enout2の論理和をとり、その論理和出力を中間段の
アンドイネーブル付きバッファ回路の入力の一部とする
オア回路２５とを具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路お
よびその回路設計システムに係り、特にゲーティドクロ
ック回路およびＣＡＤ（コンピュータ支援設計）を用い
た回路設計システムに関する。
【０００２】
【従来の技術】半導体集積回路(LSI) の低消費電力化の
ための手法として、ツリー構造のバッファ回路群を有す
るゲーティドクロック回路が実用化されている。このゲ
ーティドクロック回路は、同期動作用のクロック信号を
ツリー構造のバッファ回路群の一部を介して負荷回路群
の一部に選択的に供給するようにイネーブル信号によっ
て制御される。
【０００３】図８は、従来のゲーティドクロック回路の
一例を示すブロック図である。このゲーティドクロック
回路は、同期動作用のクロック信号clk がツリー構造の
バッファ回路群の初段から最終段（本例では３段）まで
を経て負荷回路群（例えばフリップフロップ回路群）に
供給される。
【０００４】上記クロック信号clk は、初段（第１分岐
段）のバッファ１１に入力し、このバッファ１１の出力
clk1は次段バッファ１２、１３に入力する。上記バッフ
ァ１２の出力clk2は、次段（第２分岐段）のバッファ１
４、１５に入力する。上記バッファ１４の出力clk3は、
次段（第３分岐段）のアンドイネーブル付きバッファ
（ゲーティドアンドバッファ）１６、１７の一方の入力
となる。
【０００５】上記アンドイネーブル付きバッファ１６の
他方の入力として、イネーブル信号en1 およびクロック
信号CLK が入力するネガティブエッジラッチ回路１８の
出力enout1が入力する。上記アンドイネーブル付きバッ
ファ１６の出力gclk1 は第１のフリップフロップ回路(F
/F1)群のクロック入力として供給される。
【０００６】また、アンドイネーブル付きバッファ１７
の他方の入力として、イネーブル信号en2 およびクロッ
ク信号が入力するネガティブエッジラッチ回路１９の出
力enout2が入力する。上記アンドイネーブル付きバッフ
ァ１７の出力gclk2 は第２のフリップフロップ回路(F/F
2)群のクロック入力として供給される。
【０００７】なお、ネガティブエッジラッチ回路１８、
１９は、クロック信号CLKが"L" レベルの時にそれぞれ
対応してイネーブル信号en1 、en2 をスルーさせ、クロ
ック信号CLK が"H" レベルの時にそれぞれ対応してイネ
ーブル信号en1 、en2 をホールドさせるように動作す
る。これにより、クロック信号CLK のヒゲ状の入力ノイ
ズによる誤動作を防止することができる。
【０００８】なお、上記バッファ１４の系統と同様に、
第２分岐段のバッファ１５の負荷側にもアンドイネーブ
ル付きバッファ２０、２１が接続されており、この各ア
ンドイネーブル付きバッファ２０、２１に対応してネガ
ティブエッジラッチ回路２２、２３およびF/F3群、F/F4
群が接続されている。
【０００９】図９は、図８の回路の動作例（信号）を示
すタイミングチャートである。ラッチ回路１８の出力en
out1が"1" の時は、アンドイネーブル付きバッファ１６
の出力gclk1 が活性化されるので、クロック信号clk と
同じ動きで第１のフリップフロップ回路(F/F1)群にデー
タをロードする。上記ラッチ回路１８の出力enout1が"
0" の時は、アンドイネーブル付きバッファ１６の出力g
clk1 は非活性化されるので、F/F1群はクロックが供給
されず、動作しない。この時、F/F1群にクロックが供給
されないので、通常の回路に比べてゲーティドクロック
回路は低消費電力になる。
【００１０】ラッチ回路１９の出力enout2が"1" の時
は、アンドイネーブル付きバッファ１７の出力gclk2 が
活性化されるので、クロック信号clk と同じ動きで第２
のフリップフロップ回路(F/F2)群にデータをロードす
る。上記ラッチ回路１９の出力enout2が"0" の時は、ア
ンドイネーブル付きバッファ１７の出力gclk2 は非活性
化されるので、F/F2群はクロックが供給されず、動作し
ない。この時、F/F2群にクロックが供給されないので、
通常の回路に比べてゲーティドクロック回路は低消費電
力になる。
【００１１】ところで、図８の回路において、アンドイ
ネーブル付きバッファ１６、１７の前段（第２分岐段）
のバッファ１４の出力clk3は常に入力クロックclk と同
様に動き続けている。
【００１２】しかし、上記バッファ１４の出力clk3は、
ラッチ回路１８の出力enout1が"1"またはラッチ回路１
９の出力enout2が"1" の時だけ、入力クロックclk と同
じ動きをすれば機能としては十分である。
【００１３】換言すれば、前記したようにラッチ回路１
８の出力enout1およびラッチ回路１９の出力enout2がと
もに"0" の時は、バッファ１４の出力clk3は、入力クロ
ックclk と同じ動きをする必要がないにも拘らず、入力
クロックclk と同様に動き続けているので、電力を無駄
に消費していることになる。
【００１４】
【発明が解決しようとする課題】上記したように従来の
ツリー構造のバッファ回路群を用いたゲーティドクロッ
ク回路は、負荷回路側（リーフ側）に近いバッファ回路
にクロックを供給する必要がない時も、それよりルート
側に近いバッファ回路が常に動作を続けているので、電
力を無駄に消費しているという問題があった。
【００１５】本発明は上記の問題点を解決すべくなされ
たもので、ツリー構造のバッファ回路群のうちでリーフ
側に近いバッファ回路にクロックを供給する必要がない
時には、それよりルート側に近いバッファ回路の動作を
停止させ、無駄な電力消費を抑制し得るゲーティドクロ
ック回路を搭載した半導体集積回路およびその回路設計
システムを提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明の半導体集積回路
は、少なくとも最終段にアンドイネーブル付きバッファ
回路が用いられたツリー構造のバッファ回路群と、前記
最終段のアンドイネーブル付きバッファ回路に対応して
設けられ、イネーブル信号およびクロック信号が入力
し、その出力を対応する前記最終段のバッファ回路の入
力の一部とするラッチ回路と、前記ツリー構造のバッフ
ァ回路群の中間段の一部に設けられたアンドイネーブル
付きバッファ回路と、前記中間段のアンドイネーブル付
きバッファ回路に対応して設けられ、それより負荷回路
側の複数の最終段のアンドイネーブル付きバッファ回路
の動作をそれぞれ制御する複数のイネーブル信号の論理
和をとり、その論理和出力を前記中間段のアンドイネー
ブル付きバッファ回路の入力の一部とするオア回路とを
具備することを特徴とする。
【００１７】また、本発明の半導体集積回路の回路設計
システムは、同期動作用のクロック信号をツリー構造の
バッファ回路群の一部を介して負荷回路群の一部に選択
的に供給するようにイネーブル信号によって制御される
ゲーティドクロック回路を設計するシステムであって、
（ａ）ＣＡＤシステムを用いてゲーティドクロック回路
を改変した回路の試案を作成する手段と、（ｂ）前記回
路の試案について電力削減量を見積もる手段と、（ｃ）
前記回路の試案についてタイミングを解析し、改変部分
の回路のイネーブル入力が当該回路のクロックの活性化
前に確定していることを確認する手段と、（ｄ）前記電
力削減の効果の見積もりと前記タイミング解析の結果、
改変するかしないかを所定の判定基準に基づいて自動的
に判断する手段と、（ｅ）改変の判断をした部分につい
てバッファ回路をアンドイネーブル付きバッファ回路に
変え、クロック以外の入力として負荷回路側のイネーブ
ル信号の論理和を入力とするように接続を改変する手段
とを具備することを特徴とする。
【００１８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
【００１９】＜第１の実施形態＞図１は、本発明のLSI
に搭載された第１の実施形態に係るゲーティドクロック
回路の一例を示す回路図である。
【００２０】図１のゲーティドクロック回路は、基本的
には従来例のゲーティドクロック回路と同様にツリー構
造のバッファ回路群を有し、この回路を同期動作させる
ためのクロック信号clk 入力がツリー構造のバッファ回
路群の初段から最終段の少なくとも一部を経て負荷回路
群（本例ではフリップフロップ回路群）の少なくとも一
部に供給されるように構成されている。
【００２１】図１のゲーティドクロック回路は、図８を
参照して前述した従来例のゲーティドクロック回路と比
べて、次の点が異なり、その他は同じであるので同一符
号を付している。
【００２２】（１）第２分岐段のバッファ１４に代え
て、アンドイネーブル付きバッファ２４が用いられてお
り、その一方の入力として前段（第１分岐段）のバッフ
ァ１２の出力clk2が入力し、他方の入力として二入力の
オアゲート２５の出力orout1が入力する。
【００２３】（２）上記オアゲート２５は、上記アンド
イネーブル付きバッファ２４よりもリーフ側のアンドイ
ネーブル付きバッファ１６、１７に対応して設けられて
いるラッチ回路１８、１９の各出力enout1、enout2（イ
ネーブル信号群）の論理和をとるものである。
【００２４】即ち、図１において、クロック信号clk 入
力は、初段のバッファ１１に入力し、その出力clk1は次
段（第１分岐段）のバッファ１２、１３に入力する。上
記バッファ１２の出力clk2は、次段（第２分岐段）のア
ンドイネーブル付きバッファ２４の一方の入力端および
バッファ１５に入力する。
【００２５】上記アンドイネーブル付きバッファ２４の
出力clk3は、次段（第３分岐段、最終段）のアンドイネ
ーブル付きバッファ１６、１７の一方の入力となる。
【００２６】上記アンドイネーブル付きバッファ１６の
他方の入力として、イネーブル信号en1 およびクロック
信号が入力するネガティブエッジラッチ回路１８の出力
enout1が入力する。上記アンドイネーブル付きバッファ
１６の出力gclk1 は第１のフリップフロップ回路(F/F1)
群のクロック入力として供給される。
【００２７】また、アンドイネーブル付きバッファ１７
の他方の入力として、イネーブル信号en2 およびクロッ
ク信号clk が入力するネガティブエッジラッチ回路１９
の出力enout2が入力する。上記アンドイネーブル付きバ
ッファ１７の出力gclk2 は第２のフリップフロップ回路
(F/F2)群のクロック入力として供給される。
【００２８】そして、上記アンドイネーブル付きバッフ
ァ１６、１７に対応して設けられているラッチ回路１
８、１９の各出力enout1、enout2（イネーブル信号群）
の論理和をとるオアゲート２５の出力orout1が、アンド
イネーブル付きバッファ２４の他方の入力端に入力す
る。
【００２９】なお、上記アンドイネーブル付きバッファ
２４の負荷側回路と同様に、第２分岐段のバッファ１５
の負荷側にも、アンドイネーブル付きバッファ２０、２
１が接続されており、この各アンドイネーブル付きバッ
ファ２０、２１に対応してネガティブエッジラッチ回路
２２、２３およびF/F3群、F/F4群が接続されている。
【００３０】図２は、図１の回路の動作例（信号）を示
すタイミングチャートである。
【００３１】ラッチ回路１８の出力enout1が"1" の時
は、アンドイネーブル付きバッファ１６の出力gclk1 が
活性化されるので、クロック信号clk と同じ動きで第１
のフリップフロップ回路(F/F1)群にデータをロードす
る。
【００３２】上記ラッチ回路１８の出力enout1が"0" の
時は、アンドイネーブル付きバッファ１６の出力gclk1
は非活性化されるので、F/F1群はクロックが供給され
ず、動作しない。この時、F/F1群にクロックが供給され
ないので、通常の回路に比べてゲーティドクロック回路
は低消費電力になる。
【００３３】ラッチ回路１９の出力enout2が"1" の時
は、アンドイネーブル付きバッファ１７の出力gclk2 が
活性化されるので、クロック信号clk と同じ動きで第２
のフリップフロップ回路(F/F2)群にデータをロードす
る。
【００３４】上記ラッチ回路１９の出力enout2が"0" の
時は、アンドイネーブル付きバッファ１７の出力gclk2
は非活性化されるので、F/F2群はクロックが供給され
ず、動作しない。この時、F/F2群にクロックが供給され
ないので、通常の回路に比べてゲーティドクロック回路
は低消費電力になる。
【００３５】上記動作において、アンドイネーブル付き
バッファ２４の出力clk3は、ラッチ回路１８の出力enou
t1が"1" またはラッチ回路１９の出力enout2が"1" の時
だけ入力クロックclk と同じ動きをする必要があり、こ
の時はオアゲート２５の出力orout1によって活性化され
る。
【００３６】換言すれば、アンドイネーブル付きバッフ
ァ２４の出力clk3は、ラッチ回路１８の出力enout1とラ
ッチ回路１９の出力enout2がともに"0" の時は、入力ク
ロックclk と同じ動きをする必要がなく、この時はオア
ゲート２５の出力orout1によって非活性化され、無駄な
電力消費が抑制される。この際、ラッチ回路１８の出力
enout1とラッチ回路１９の出力enout2が同じタイミング
で同じ論理レベルになるような場合には特に効果的であ
る。
【００３７】即ち、アンドイネーブル付きバッファ２４
の出力clk3は、必要最低限の時のみ、つまり、enout1
が"1" かenout2が"1" の時のみ動作することになるの
で、clk3が常に動き続ける従来例の回路に比較して、ア
ンドイネーブル付きバッファ２４のセルの電力とclk3の
充放電に関して消費電力を削減することできる。
【００３８】＜第２の実施形態＞図３は、第２の実施形
態に係るゲーティドクロック回路の一例を示している。
このゲーティドクロック回路は、図１を参照して前述し
た第１の実施形態のゲーティドクロック回路と比べて、
各分岐段のバッファ１２、１３、１５の全てがイネーブ
ル付きバッファ１２´、１３´、１５´で構成されてい
る点が異なり、その他は同じであるので同一符号を付し
ている。
【００３９】この第２の実施形態によれば、クロックツ
リーを構成するバッファ回路の全てをイネーブル付きバ
ッファで構成することが可能である。
【００４０】＜第３の実施形態＞第１の実施形態のゲー
ティドクロック回路では、第２分岐段における２系統の
うちの一方の系統にのみアンドイネーブル付きバッファ
２４を設け、残りの他方の系統はバッファ１５のままと
したが、例えば第２分岐段における全ての系統にアンド
イネーブル付きバッファを設けるようにしてもよく、そ
の例を第３の実施形態として説明する。
【００４１】図４は、第３の実施形態に係るゲーティド
クロック回路の一例を示している。このゲーティドクロ
ック回路は、図１を参照して前述した第１の実施形態の
ゲーティドクロック回路と比べて、次の点が異なり、そ
の他は同じであるので同一符号を付している。
【００４２】即ち、第２分岐段における他方の系統にお
いて、バッファ１５に代えてアンドイネーブル付きバッ
ファ２６が用いられており、その一方の入力として前段
（第１分岐段）のバッファ１２の出力clk2が入力し、他
方の入力として二入力のオアゲート２７の出力orout2が
入力する。このオアゲート２７は、上記アンドイネーブ
ル付きバッファ２６よりもリーフ側のアンドイネーブル
付きバッファ２０、２１に対応して設けられているラッ
チ回路２２、２３の各出力enout3、enout4の論理和をと
るものである。
【００４３】第３の実施形態によれば、第３の実施形態
よりも多くの回路で改変しているので、電力削減の効果
がより大きくなる。
【００４４】＜第４の実施形態＞図５は、第４の実施形
態に係るゲーティドクロック回路の一例を示している。
このゲーティドクロック回路は、図４を参照して前述し
た第３の実施形態のゲーティドクロック回路と比べて、
さらにルート側の分岐段（本例では第１分岐段）にイネ
ーブル付きバッファを使用した点が異なり、その他は同
じであるので同一符号を付している。
【００４５】即ち、（１）第１分岐段における一方の系
統のバッファ１２に代えて、アンドイネーブル付きバッ
ファ２８が用いられており、その一方の入力として前段
（ルート段）のバッファ１１の出力clk1が入力し、他方
の入力として四入力のオアゲート２９の出力orout が入
力する。また、バッファ２８の出力はバッファ３０を介
してアンドイネーブル付きバッファ１６、１７に入力す
る。
【００４６】（２）上記オアゲート２９は、第１分岐段
における一方の系統のアンドイネーブル付きバッファ２
８よりもリーフ側のアンドイネーブル付きバッファ１
６、１７に対応して設けられているラッチ回路１８、１
９の各出力enout1、enout2（イネーブル信号群）と、第
１分岐段における他方の系統のバッファ３１よりもリー
フ側のアンドイネーブル付きバッファ２０、２１に対応
して設けられているラッチ回路２２、２３の各出力enou
t3、enout4（イネーブル信号群）との論理和をとるもの
である。
【００４７】第４の実施形態によれば、第３の実施形態
よりもさらにルート側の分岐段にイネーブル付きバッフ
ァを使用することによって、前述したような無駄な電力
の削減効果がさらにが大きくなる可能性がある場合に有
効である。
【００４８】＜第４の実施形態の変形例＞図６は、第４
の実施形態の変形例に係るゲーティドクロック回路中の
オアゲート部の変形例を示している。
【００４９】図６の回路は、図５中のオアゲート２９と
比べて、ラッチ回路１８、１９、２２、２３の各出力en
out 〜enout4（イネーブル信号群）に代えてラッチ回路
１８、１９、２２、２３の入力側のイネーブル信号en1,
en2,en3,en4 をオアゲート２９に入力し、このオアゲー
ト２９の出力をクロックに同期してラッチ回路３２にラ
ッチし、このラッチ回路３２の出力をアンドイネーブル
付きバッファ２８に入力している点が異なり、その他は
同じであるので同一符号を付している。
【００５０】このような変形例に係るゲーティドクロッ
ク回路は、図５を参照して前述した第４の実施形態のゲ
ーティドクロック回路と実質的に同じ動作が得られるの
で、第４の実施形態のゲーティドクロック回路と基本的
に同じ効果が得られるほか、オアゲートORの入力信号の
配線距離が短くなる場合にはタイミングの改善を図るこ
とが可能になる。
【００５１】＜第５の実施形態＞第５の実施形態では、
例えば図８に示した従来例のゲーティドクロック回路の
構成から本発明の実施形態に示したゲーティドクロック
回路の構成を作成する回路設計システムについて説明す
る。
【００５２】図７は、この回路設計システムにおける処
理手段およびそれによる処理の流れを示すフローチャー
トである。
【００５３】次に、前記各手段について詳細に説明す
る。
【００５４】（ａ）回路の試案を作成する手段およびそ
れによる処理 従来例のゲーティドクロック回路を改変した回路構成を
予測する（回路の試案を作成する）。配線の変更はＣＡ
Ｄシステムを用いて自動的に可能であるが、部分的に設
計者が見積りデータを入力する手作業を交えて半自動的
に行うことも可能である。
【００５５】（ｂ）回路の試案について電力削減量を見
積もる手段およびそれによる処理 電力の削減分の項目は、 ・clk3の充放電電力×（１−オアゲート２５の出力が１
になる確率） ・バッファ１４の電力 電力の増加分の項目は、 ・アンドイネーブル付きバッファ１６の電力 ・enout1とenout2の配線量の増分での充放電電力 ・オアゲート２５の電力 ・オアゲート２５の出力の充放電電力 である。
【００５６】電力の削減量＝clk3の充放電電力×（１−
オアゲート２５の出力が１になる確率） ＋（バッファ３０の電力） −（バッファ１６の電力） −（enout1とenout2の配線量の増分での充放電電力） −（オアゲート２５の電力） −（オアゲート２５の出力の充放電電力） で示される。
【００５７】（ｃ）タイミングを解析する手段およびそ
れによる処理 従来のタイミングチェックとしては、クロックclk3の立
上り前にenout1およびenout2が確定していることを確認
することであるが、本発明回路においてはクロックclk2
の立上り前にorout1が確定していることを確認する必要
がある。
【００５８】（ｄ）改変の有無を判断する手段およびそ
れによる処理。
【００５９】電力削減の効果の見積もりとタイミング解
析の結果、改変するかしないかを所定の判定基準に基づ
いて自動的に判断する。
【００６０】（ｅ）改変の判断をした部分の接続を改変
する手段およびそれによる処理 改変の判断をした部分についてバッファをアンドイネー
ブル付きバッファに変え、クロック以外の入力としてリ
ーフ側のイネーブル信号の論理和を入力とするように接
続を改変する。
【００６１】第６の実施形態によれば、ゲーティドクロ
ック回路の構成を電力削減の観点で自動的に改変する回
路設計システムを実現できるので、設計上の手間を省く
ことができる。
【００６２】
【発明の効果】上述したように本発明によれば、ツリー
構造のバッファ回路群のうちでリーフ側に近いバッファ
回路にクロックを供給する必要がない時には、それより
ルート側に近いバッファ回路の動作を停止させ、無駄な
電力消費を抑制し得るゲーティドクロック回路を搭載し
た半導体集積回路およびその回路設計システムを提供す
ることができる。
【図面の簡単な説明】
【図１】本発明のLSI に搭載された第１の実施形態に係
るゲーティドクロック回路の一例を示す回路図。
【図２】図１の回路の動作例を示すタイミングチャー
ト。
【図３】第２の実施形態に係るゲーティドクロック回路
の一例を示す回路図。
【図４】第３の実施形態に係るゲーティドクロック回路
の一例を示す回路図。
【図５】第４の実施形態に係るゲーティドクロック回路
の一例を示す回路図。
【図６】第４の実施形態の変形例に係るゲーティドクロ
ック回路中のオアゲート部の変形例を示す回路図。
【図７】従来のゲーティドクロック回路の構成から本発
明の実施形態に示したゲーティドクロック回路の構成を
作成する設計システムにおける処理の流れを示すフロー
チャート。
【図８】従来のゲーティドクロック回路の一例を示すブ
ロック図。
【図９】図８の回路の動作例を示すタイミングチャー
ト。
【符号の説明】
clk …クロック信号入力、 １１…初段のバッファ、 １２、１３…第１分岐段のバッファ、 ２４…第２分岐段のアンドイネーブル付きバッファ、 １５…第２分岐段のバッファ、 １６、１７、２２、２３…第３分岐段（最終段）のアン
ドイネーブル付きバッファ、 en1 、en2 、en3 、en4 …イネーブル信号入力、 enout1、enout2、enout3、enout4…イネーブル信号出
力、 １８、１９、２２、２３…ネガティブエッジラッチ回
路、 F/F1、F/F2、F/F3、F/F4…フリップフロップ回路群、 ２５…オアゲート。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｍ 27/04 Ｇ０６Ｆ 1/04 ３３０Ｚ Ｈ０３Ｋ 5/15 Ｈ０３Ｋ 5/15 Ｐ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも最終段にアンドイネーブル付
    きバッファ回路が用いられたツリー構造のバッファ回路
    群と、 前記最終段のアンドイネーブル付きバッファ回路に対応
    して設けられ、イネーブル信号およびクロック信号が入
    力し、その出力を対応する前記最終段のバッファ回路の
    入力の一部とするラッチ回路と、 前記ツリー構造のバッファ回路群の中間段の一部に設け
    られたアンドイネーブル付きバッファ回路と、 前記中間段のアンドイネーブル付きバッファ回路に対応
    して設けられ、それより負荷回路側の複数の最終段のア
    ンドイネーブル付きバッファ回路の動作をそれぞれ制御
    する複数のイネーブル信号の論理和をとり、その論理和
    出力を前記中間段のアンドイネーブル付きバッファ回路
    の入力の一部とするオア回路とを具備することを特徴と
    する半導体集積回路。
  2. 【請求項２】 前記複数のイネーブル信号は、複数の最
    終段のアンドイネーブル付きバッファ回路に対応して設
    けられている複数の前記ラッチ回路の各出力であること
    を特徴とする請求項１記載の半導体集積回路。
  3. 【請求項３】 前記複数のイネーブル信号は、複数の最
    終段のアンドイネーブル付きバッファ回路に対応して設
    けられている複数の前記ラッチ回路の各入力であること
    を特徴とする請求項１記載の半導体集積回路。
  4. 【請求項４】 前記中間段のアンドイネーブル付きバッ
    ファ回路は、前記ツリー構造のバッファ回路群における
    所定の信号分岐段の複数のバッファ回路の一部に設けら
    れていることを特徴とする請求項１乃至３のいずれか１
    項に記載の半導体集積回路。
  5. 【請求項５】 前記中間段のアンドイネーブル付きバッ
    ファ回路は、前記ツリー構造のバッファ回路群における
    所定の信号分岐段の複数のバッファ回路の全部に設けら
    れていることを特徴とする請求項１乃至４のいずれか１
    項に記載の半導体集積回路。
  6. 【請求項６】 前記ツリー構造のバッファ回路群の全て
    のバッファ回路にアンドイネーブル付きバッファ回路が
    用いられていることを特徴とする請求項１乃至５のいず
    れか１項に記載の半導体集積回路。
  7. 【請求項７】 前記ラッチ回路は、イネーブル信号およ
    びクロック信号が入力するネガティブエッジラッチ回路
    であることを特徴とする請求項１乃至６のいずれか１項
    に記載の半導体集積回路。
  8. 【請求項８】 同期動作用のクロック信号をツリー構造
    のバッファ回路群の一部を介して負荷回路群の一部に選
    択的に供給するようにイネーブル信号によって制御され
    るゲーティドクロック回路を設計するシステムであっ
    て、（ａ）ＣＡＤシステムを用いてゲーティドクロック
    回路を改変した回路の試案を作成する手段と、（ｂ）前
    記回路の試案について電力削減量を見積もる手段と、
    （ｃ）前記回路の試案についてタイミングを解析し、改
    変部分の回路のイネーブル入力が当該回路のクロックの
    活性化前に確定していることを確認する手段と、（ｄ）
    前記電力削減の効果の見積もりと前記タイミング解析の
    結果、改変するかしないかを所定の判定基準に基づいて
    自動的に判断する手段と、（ｅ）改変の判断をした部分
    についてバッファ回路をアンドイネーブル付きバッファ
    回路に変え、クロック以外の入力として負荷回路側のイ
    ネーブル信号の論理和を入力とするように接続を改変す
    る手段とを具備することを特徴とする回路設計システ
    ム。
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006197569A (ja) * 2004-12-13 2006-07-27 Samsung Electronics Co Ltd ポイント拡散クロックの分配ネットワーク及びクロックの分配方法
JP2007287029A (ja) * 2006-04-19 2007-11-01 Freescale Semiconductor Inc バス制御システム
JP2007300290A (ja) * 2006-04-28 2007-11-15 Nec Electronics Corp クロック分配回路
JP2008245164A (ja) * 2007-03-28 2008-10-09 Fujitsu Ltd 順序回路及びその高速化方法
US7463076B2 (en) 2005-03-31 2008-12-09 Fujitsu Limited Power consumption reduction circuit for clock network
JP2009520287A (ja) * 2005-12-19 2009-05-21 インターナショナル・ビジネス・マシーンズ・コーポレーション マルチサイクル・クロック・ゲーティングのための方法および装置
JP2009194905A (ja) * 2008-02-12 2009-08-27 Sony Computer Entertainment Inc クロック分配システム、分配方法、それらを利用した集積回路
JP2010055292A (ja) * 2008-08-27 2010-03-11 Fujitsu Ltd 設計支援プログラム、設計支援装置、および設計支援方法
JP2011044996A (ja) * 2009-08-24 2011-03-03 Nec Corp クロック分周回路および方法
JP2012039448A (ja) * 2010-08-09 2012-02-23 Sony Corp 送信回路および通信システム
JP2013179598A (ja) * 2006-04-18 2013-09-09 Agere Systems Inc 減少された挿入遅延を持つプログラマブル遅延回路
JP5488470B2 (ja) * 2008-10-29 2014-05-14 日本電気株式会社 クロック分周回路、クロック分配回路、クロック分周方法及びクロック分配方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4044083B2 (ja) * 2004-09-15 2008-02-06 東芝マイクロエレクトロニクス株式会社 論理回路、クロックスキュー削減システム、及びクロックスキュー削減方法
KR101074424B1 (ko) * 2004-11-05 2011-10-17 삼성전자주식회사 고속 저전력 클록 게이티드 로직 회로
US7917882B2 (en) * 2007-10-26 2011-03-29 Mips Technologies, Inc. Automated digital circuit design tool that reduces or eliminates adverse timing constraints due to an inherent clock signal skew, and applications thereof
JP2009152451A (ja) * 2007-12-21 2009-07-09 Texas Instr Japan Ltd 集積回路装置とそのレイアウト設計方法
US8245178B2 (en) * 2009-07-13 2012-08-14 International Business Machines Corporation Method for multi-cycle clock gating
US8671380B2 (en) * 2011-07-18 2014-03-11 Apple Inc. Dynamic frequency control using coarse clock gating
US8988108B2 (en) * 2012-12-21 2015-03-24 Advanced Micro Devices, Inc. Coarse gating of clock tree elements
US9317639B1 (en) * 2014-10-27 2016-04-19 Freescale Semiconductor, Inc. System for reducing power consumption of integrated circuit

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2735034B2 (ja) * 1995-06-14 1998-04-02 日本電気株式会社 クロック信号分配回路
US5892373A (en) 1997-01-29 1999-04-06 Advanced Micro Devices, Inc. Distributed gated clock driver
JPH11191610A (ja) * 1997-12-26 1999-07-13 Hitachi Ltd 半導体集積回路装置
TW475319B (en) * 1998-03-02 2002-02-01 Via Tech Inc Gated clock tree synthesis method
JP2001084287A (ja) 1999-09-14 2001-03-30 Toshiba Corp ゲーテッドクロック回路、ゲーテッドクロック回路設計支援装置及び方法
JP2001155045A (ja) 1999-11-25 2001-06-08 Toshiba Corp クロック供給制御方式、クロック供給制御回路の設計方法、及び、クロック供給制御回路の設計プログラムを記録した記録媒体

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006197569A (ja) * 2004-12-13 2006-07-27 Samsung Electronics Co Ltd ポイント拡散クロックの分配ネットワーク及びクロックの分配方法
US7463076B2 (en) 2005-03-31 2008-12-09 Fujitsu Limited Power consumption reduction circuit for clock network
JP2009520287A (ja) * 2005-12-19 2009-05-21 インターナショナル・ビジネス・マシーンズ・コーポレーション マルチサイクル・クロック・ゲーティングのための方法および装置
JP2013179598A (ja) * 2006-04-18 2013-09-09 Agere Systems Inc 減少された挿入遅延を持つプログラマブル遅延回路
JP2007287029A (ja) * 2006-04-19 2007-11-01 Freescale Semiconductor Inc バス制御システム
JP2007300290A (ja) * 2006-04-28 2007-11-15 Nec Electronics Corp クロック分配回路
JP2008245164A (ja) * 2007-03-28 2008-10-09 Fujitsu Ltd 順序回路及びその高速化方法
JP2009194905A (ja) * 2008-02-12 2009-08-27 Sony Computer Entertainment Inc クロック分配システム、分配方法、それらを利用した集積回路
JP2010055292A (ja) * 2008-08-27 2010-03-11 Fujitsu Ltd 設計支援プログラム、設計支援装置、および設計支援方法
JP5488470B2 (ja) * 2008-10-29 2014-05-14 日本電気株式会社 クロック分周回路、クロック分配回路、クロック分周方法及びクロック分配方法
JP2011044996A (ja) * 2009-08-24 2011-03-03 Nec Corp クロック分周回路および方法
JP2012039448A (ja) * 2010-08-09 2012-02-23 Sony Corp 送信回路および通信システム

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