JP4044083B2 - 論理回路、クロックスキュー削減システム、及びクロックスキュー削減方法 - Google Patents
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Description
図1に示すように、本発明の第1の実施の形態に係る論理回路は、クロックが伝搬する配線30と、配線30を伝搬して入力されたクロックを増幅する最終段バッファセル100と、最終段バッファセル100に隣接するF/F1a〜hとを備える。最終段バッファセル100は、配線32a〜hを介して、F/F1a〜hのクロック入力端子に等遅延でクロックを供給する。
図9に示すように、本発明の第2の実施の形態に係る論理回路は、クロックが伝搬する配線30と、配線30を伝搬して入力されたクロックが入力されるF/F1aと、F/F1aに隣接するF/F1b〜hとを備える。図10に示すように、F/F1aは、クロックの出力端子21と、出力端子21と入力端子22とを、クロックバッファ15a、インバータ15bを介して接続する内部配線17を更に備える。F/F1aは、出力端子21からF/F1bへ配線32bを介してクロックを出力する。同様に、F/F1aは、出力端子21からF/Fc〜hへ配線32c〜hを介してクロックを出力する。F/F1aから各F/F1b〜hへは、等遅延で配線がされている。尚、F/F1aが出力するクロックを増幅させるために、F/F1aの内部にクロックバッファを追加してもよい。また、F/F1b〜hの内部のクロックバッファを削除してもよい。
図1に示す本発明の第1の実施の形態に係る論理回路において、F/F1a〜hは、クロックの出力端子21と内部配線17を備え、出力端子21から他のF/Fへクロックを出力してもよい。例えば、図13に示すように、本発明の第1の実施の形態に係る論理回路において、F/F1a〜hを内部配線17a〜eで接続してもよい。また、図9に示す本発明の第2の実施の形態に係る論理回路において、F/F1b〜hは、クロックの出力端子21と内部配線17を備え、出力端子21から他のF/Fへクロックを出力してもよい。例えば、図14に示すように、本発明の第2の実施の形態に係る論理回路において、F/F1a〜hを内部配線17f〜kで接続してもよい。F/Fが隣接されるだけで、内部配線によりクロック配線が完了し、新たなクロック配線が敷設される必要がなくなる。
15b インバータ
17、17a〜k 内部配線
18 半導体基板
20a〜d 論理セル
21 出力端子
22 入力端子
40 CTS処理部
41 最終段バッファセル特定部
42 F/F特定部
43 F/F削除部
44 論理セル位置判定部
45 論理セル配置部
46 F/F配置部
46a 中心F/F配置部
47 最終段バッファセル削除部
48 配線処理部
50 CPU
55 入力装置
56 出力装置
57 主記憶装置
58 バス
100 最終段バッファセル
F/F1a〜h フリップフロップ
Claims (4)
- 論理回路のデータを保存する記憶装置と、
前記記憶装置に保存されている前記論理回路のデータにおける、フリップフロップへ直接クロックを出力するバッファセルを、最終段バッファセルとして特定する、CPUに含まれる最終段バッファセル特定部と、
前記記憶装置に保存されている前記論理回路のデータにおける、前記最終段バッファセルからクロックを供給される前記フリップフロップを特定する、前記CPUに含まれるF/F特定部と、
前記記憶装置に保存されている前記論理回路のデータにおいて、前記特定されたフリップフロップを前記最終段バッファセルに隣接する位置に配置する、前記CPUに含まれるF/F配置部
とを備えることを特徴としたクロックスキュー削減システム。 - 前記記憶装置に保存されている前記論理回路のデータにおいて、前記最終段バッファセルを削除する、前記CPUに含まれる最終段バッファセル削除部と、
前記記憶装置に保存されている前記論理回路のデータにおいて、クロックの出力端子、及びクロックの入力端子と前記出力端子とを接続する内部配線を備えるフリップフロップを、前記削除された最終段バッファセルが配置されていた位置に配置する、前記CPUに含まれる中心F/F配置部
とを更に備えることを特徴とした請求項1に記載のクロックスキュー削減システム。 - CPUに含まれる最終段バッファセル特定部が、前記CPUに接続された記憶装置に保存された論理回路のデータにおける、フリップフロップへ直接クロックを出力するバッファセルを、最終段バッファセルとして特定するステップと、
前記CPUに含まれるF/F特定部が、前記記憶装置に保存された論理回路のデータにおける、前記最終段バッファセルからクロックを供給される前記フリップフロップを特定するステップと、
前記CPUに含まれるF/F配置部が、前記記憶装置に保存された論理回路のデータにおいて、前記特定されたフリップフロップを前記最終段バッファセルに隣接する位置に配置するステップ
とを備えることを特徴とするクロックスキュー削減方法。 - 前記CPUに含まれる最終段バッファセル削除部が、前記記憶装置に保存された論理回路のデータにおいて、前記最終段バッファセルを削除するステップと、
前記CPUに含まれる中心F/F配置部が、前記記憶装置に保存された論理回路のデータにおいて、クロックの出力端子、及びクロックの入力端子と前記出力端子とを接続する内部配線を備えるフリップフロップを、前記削除された最終段バッファセルが配置されていた位置に配置するステップ
とを更に備えることを特徴とした請求項3に記載のクロックスキュー削減方法。
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US6559701B1 (en) * | 2001-06-26 | 2003-05-06 | Lsi Logic Corporation | Method to reduce power bus transients in synchronous integrated circuits |
US6459310B1 (en) * | 2001-07-06 | 2002-10-01 | Nortel Networks Limited | Divide by 15 clock circuit |
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US7138829B1 (en) * | 2004-11-16 | 2006-11-21 | Xilinx, Inc. | Measuring input setup and hold time using an input-output block having a variable delay line |
TWI287187B (en) * | 2005-08-17 | 2007-09-21 | Ind Tech Res Inst | Opposite-phase scheme for peak current reduction |
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