JP2877128B2 - レイアウト方法及び装置 - Google Patents

レイアウト方法及び装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、ゲートアレイにおいて所要のクロックを供
給するクロック分配回路のレイアウト装置及びレイアウ
ト方法に関する。
【０００２】
【従来の技術】同期式回路におけるクロックスキューの
削減を考慮したレイアウト方法の従来技術について以下
に説明する。
【０００３】第１の従来技術として、例えば特開平３−
２３２２６７号公報には、クロックネットが予め格子状
に配線されている半導体基板上に、回路を配置配線し、
フリップフロップ（「Ｆ／Ｆ」という）までのクロック
信号配線は格子状（メッシュ状）に配置されているクロ
ック信号配線から分配されるようにして、クロックドラ
イバからＦ／Ｆまでの抵抗が低減されクロック信号のス
キューを低減するようにした構成が提案されている。こ
の場合、予め準備されるクロックラインは、その配線幅
を広くすることで、抵抗成分を低減し、クロックライン
で生じるスキューを低減しようとするものである。
【０００４】次に第２の従来技術として、例えば特開平
５−５４１００号公報に提案されているように、クロッ
クラインに中継バッファを挿入し、自動配線時に配線を
迂回させるなどの手法により、ルートドライバからＦ／
Ｆのクロックまでの遅延を均等にし、クロックスキュー
を低減しようとするものである。なお上記特開平５−５
４１００号公報には、バイナリツリー状のクロック配線
経路の分岐点を一旦設定したあと、共通の親分岐点を持
つ兄弟分岐点間を結線し、その実配線経路上の地点でＲ
Ｃディレイのバランスするところを新たな親分岐点位置
として更新し、これをボトムアップで繰り返して詳細配
線経路を決定し、またバッファセル挿入による階層クロ
ック分配方式において、バッファセル詳細位置決定後、
同一の階層でディレイを等しくするように、バッファセ
ル近傍の経路に迂回部分を含ませて詳細配線を行い、更
にクラスタ内経路を除く部分に対して、専用配線層によ
る配線を行うクロック信号の分配方法が提案されてい
る。
【０００５】
【発明が解決しようとする課題】上記の第１の従来技術
として説明した、クロックラインを予め配線する方法で
はクロック元からＦ／Ｆなどの順序回路ブロックまでの
距離が一定ではないため、スキューが存在する。さらに
予めクロックラインを強制的に配線しているために不要
なクロックラインが残り、しかも太い配線であるので、
トランジスタの使用効率が低く、配線性が低くなる。
【０００６】一方、「クロックツリーシンセシス」と呼
ばれる第２の従来技術においては、クロック配線を制御
することでクロックスキューを低減するものであるが、
ルートドライブからＦ／Ｆまでの負荷を１００％均等に
することはできないため、クロックスキューを完全にゼ
ロにすることはできない。
【０００７】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、集積回路の誤動
作の原因となるクロックスキューをなくし、信頼性を向
上させるレイアウト方法及び装置を提供することにあ
る。
【０００８】本発明の他の目的は、クロックツリーを持
つ集積回路の配線性を高め高集積化を図るレイアウト方
法及び装置を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明のレイアウト方法は、予めクロックラインを
構成するルートドライバセル、及び中継バッファ、フリ
ップフロップ、ラッチ内のクロック部分を配置してお
き、さらに前記ルートドライバセルから前記中継バッフ
ァを通して前記フリップフロップ、前記ラッチ内のクロ
ック部分を結線する際、前記ルートドライバから最終段
のフリップフロップ、前記ラッチなどのクロック部分ま
での配線長がすべて等しくなるように配線された配置配
線データを持つゲートアレイ基板を準備し、対象回路を
前記ゲートアレイ基板上で実現するとき、予め配置され
ているフリップフロップ、ラッチ用のクロック部に重ね
るように、各フリップフロップを配置する第１のステッ
プと、前記ルートドライバから前記各フリップフロッ
プ、前記ラッチのクロック部までの遅延時間が均等にな
るように、不要となっている配置配線データを前記ゲー
トアレイ基板のデータベースから削除する第２のステッ
プと、を含み、チップ上の配置配線結果によっては、前
記第１のステップに戻る、ことを特徴とする。
【００１０】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、配線長が均等なクロックツリー型のクロックライン
を予め配線しておくライブラリを備え、予め配線されて
いるクロックツリー型クロックラインに対して、対象回
路のフリップフロップを前記クロックツリーの最終段に
オーバラップさせてテスト配置を行い（図１の１０
３）、次に使用しないクロックラインについて、クロッ
クラインの元からの負荷が変わらないように削除し（ス
テップ１０４）、改めて配置配線を行い、配置配線結果
にエラーがある場合には（ステップ１０５のＮＧ）、再
びテスト配置処理に戻る。
【００１１】より詳細には、本発明の実施の形態では、
クロックスキューをゼロにするため、ルートドライバか
ら最終段のＦ／Ｆ、ラッチなどのクロック部分までの配
線長がすべて等しくなるように配線された配置配線デー
タを持つゲートアレイ基板を準備し、Ｆ／Ｆ、ラッチ用
のクロック部に重ねるように、各Ｆ／Ｆを配置し、回路
全体の配線性を高めるために、ルートドライバから各Ｆ
／Ｆ、ラッチのクロック部までの遅延時間を均等に保っ
たまま、不要となっているクロックラインの配置配線デ
ータをゲートアレイ基板のデータベースから削除する。
【００１２】
【実施例】上記した本発明の実施の形態について更に詳
細に説明するため、本発明の一実施例について図面を参
照して以下に説明する。
【００１３】図１は、本発明の一実施例の処理フローを
説明するための流れ図である。また図２乃至図４は、本
発明の一実施例を説明するための図であり、図２は、ル
ートドライバセルから最終段のバッファセルまでの配線
長が均等なクロックツリー構造の一例を模式的に示す図
である。図３は、最終段のバッファセルにオーバラップ
させてＦ／Ｆを配置した後の状態を示す図である。ま
た、図４は、不要なバッファセルを削除した後の配置位
置を示す図である。
【００１４】クロックラインの配線データライブラリ１
００として用意されている、図２に示すようなルートド
ライバ（ａ）から各最終段バッファ（ｃ）までの配線長
が均等なクロックツリーの配置配線を行う（図１のステ
ップ１０２）。
【００１５】次に、図３に示すように、順序回路ブロッ
ク（Ｆ／Ｆ）の入力部分を、クロックツリーの最終段の
バッファセルにオーバラップさせて、回路全体のテスト
配置を行う（図１のステップ１０３）。
【００１６】テスト配置の結果、使用しないクロックバ
ッファがある場合、クロックラインの元にあるルートバ
ッファから各Ｆ／Ｆのクロック入力部分までの負荷が変
わらない範囲で、不要なクロックラインデータを、配線
データライブラリから削除する（図１のステップ１０
４）。
【００１７】この実施例の場合、図３の（ｄ）部分のバ
ッファを削除しても、ルートドライバ（ａ）から最終段
バッファまでの負荷は変わらないので、削除することが
できるが、図中、（ｅ）、（ｆ）、（ｇ）部のバッファ
は、同段のバッファに配置されたＦ／Ｆにかかる負荷に
影響を与えるので、削除せずに残しておく。
【００１８】この結果、図４に示すような、配置結果と
なる。
【００１９】不要なクロックラインのデータを削除した
後、改めて全体の配置配線を行い、エラーがあれば（図
１のステップ１０５のＮＧ分岐）、クロックツリー配置
配線（図１のステップ１０２）、テスト配置（図１のス
テップ１０３）に戻る。
【００２０】図５は、不要なクロックラインを削除する
前の、図３で示した（ｄ）部分を、セル配置図で示した
ものであり、図６は、不要バッファ削除後に、配置配線
を行った結果を示したセル配置図である。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
ルートドライバから各フリップフロップまでの遅延時間
が均等になっているクロックラインの配線データライブ
ラリを予め具備しているので、各フリップフロップ間の
クロックスキューを完全に零にすることができ、同期回
路におけるタイミングエラーをなくすことができる、と
いう顕著な効果を奏する。また、本発明によれば、ツー
ル上で自動的に不要なクロックラインに関する配置配線
データを取り除くものであるため、セル使用率や配線性
を低下させることはない。
【図面の簡単な説明】
【図１】本発明の一実施例の処理動作を説明するための
フローチャートである。
【図２】本発明の一実施例を説明するための図であり、
ルートドライバセルから最終段のバッファセルまでの配
線長が均等なクロックツリー構造の一例を示す簡略図で
ある。
【図３】本発明の一実施例を説明するための図であり、
最終段のバッファセルにオーバラップさせてＦ／Ｆを配
置した後の状態を示す簡略図である。
【図４】本発明の一実施例を説明するための図であり、
不要なバッファセルを削除した後の配置位置を示す簡略
図である。
【図５】本発明の一実施例を説明するための図であり、
図３の状態を示すセル配置図である。
【図６】本発明の一実施例を説明するための図であり、
図４の状態を示すセル配置図である。
【符号の説明】 （ａ） ルートバッファセル （ｂ） 中継バッファセル （ｃ） 順序回路ブロックのクロック入力部が配置され
ている最終段バッファセル （ｄ） 削除可能な未使用バッファ （ｅ）（ｆ）（ｇ） 削除せずに残しておく未使用バッ
ファ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−310599（ＪＰ，Ａ) 特開 平４−269860（ＪＰ，Ａ) 特開 平５−54100（ＪＰ，Ａ) 特開 平５−63083（ＪＰ，Ａ) 特開 平６−21223（ＪＰ，Ａ) 特開 平７−86416（ＪＰ，Ａ) 特開 平９−181187（ＪＰ，Ａ) 特開 平10−209287（ＪＰ，Ａ) 特開 平７−134626（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/82 G06F 17/50 H01L 21/822 H01L 27/04

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】予めクロックラインを構成するルートドラ
    イバセル、及び中継バッファ、フリップフロップ、ラッ
    チ内のクロック部分を配置しておき、 さらに前記ルートドライバセルから前記中継バッファを
    通して前記フリップフロップ、前記ラッチ内のクロック
    部分を結線する際、 前記ルートドライバから最終段のフリップフロップ、前
    記ラッチなどのクロック部分までの配線長がすべて等し
    くなるように配線された配置配線データを持つゲートア
    レイ基板を準備し、 対象回路を前記ゲートアレイ基板上で実現するとき、予
    め配置されているフリップフロップ、ラッチ用のクロッ
    ク部に重ねるように、各フリップフロップを配置する第
    １のステップと、 前記ルートドライバから前記各フリップフロップ、前記
    ラッチのクロック部までの遅延時間が均等になるよう
    に、不要となっている配置配線データを前記ゲートアレ
    イ基板のデータベースから削除する第２のステップと、 を含み、 チップ上の配置配線結果によっては、前記第１のステッ
    プに戻る、 ことを特徴とするレイアウト方法。
  2. 【請求項２】配線長が均等なクロックツリー型のクロッ
    クラインを予め配線したライブラリを用意しておき、 予め配線されているクロックツリー型クロックラインに
    対して、対象回路のフリップフロップなどの順序回路を
    前記クロックツリーの最終段にオーバラップさせてテス
    ト配置を行い、 次に使用しないクロックラインについて、該クロックラ
    インの元からの負荷が変わらない範囲で削除し、 配置配線結果にエラーがある場合には、再び前記テスト
    配置処理を行う、ことを特徴とするレイアウト方法。
  3. 【請求項３】配線長が均等なクロックツリー型のクロッ
    クラインを予め配線したライブラリを備え、 対象回路情報を入力し、前記ライブラリの予め配線され
    ているクロックツリー型クロックラインに対して、前記
    対象回路のフリップフロップなどの順序回路を前記クロ
    ックツリーの最終段にオーバラップさせてテスト配置を
    行う手段と、 使用しないクロックラインについて、該クロックライン
    の元にあるルートバッファから順序回路の入力部までの
    負荷が変わらない範囲で不要なクロックラインを削除す
    る手段と、 配置配線の結果を検証を行う手段と、 を備えたことを特徴とするレイアウト装置。
  4. 【請求項４】対象回路情報を入力し、配線長が均等なク
    ロックツリー型のクロックラインを予め配線したデータ
    を格納したライブラリにおいて予め配線されているクロ
    ックツリー型クロックラインに対して、前記対象回路の
    フリップフロップなどの順序回路を前記クロックツリー
    の最終段にオーバラップさせてテスト配置を行う処理
    と、 使用しないクロックラインについて、該クロックライン
    の元にあるルートバッファから順序回路の入力部までの
    負荷が変わらない範囲で不要なクロックラインを削除す
    る処理と、 配置配線の結果を検証を行う処理と、 の上記各処理を情報処理装置で実行させるプログラムを
    格納した記録媒体。
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