JP2001125937A - 半導体集積回路装置のレイアウト設計システム、半導体集積回路装置のレイアウト設計方法、およびそのシステムにおける各手段をもしくはその方法における各工程をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体 - Google Patents

半導体集積回路装置のレイアウト設計システム、半導体集積回路装置のレイアウト設計方法、およびそのシステムにおける各手段をもしくはその方法における各工程をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体

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JP2001125937A JP30299499A JP30299499A JP2001125937A JP 2001125937 A JP2001125937 A JP 2001125937A JP 30299499 A JP30299499 A JP 30299499A JP 30299499 A JP30299499 A JP 30299499A JP 2001125937 A JP2001125937 A JP 2001125937A
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泰夫 神谷
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Abstract

(57)【要約】 （修正有） 【課題】 複数のブロックを有する階層レイアウトの設
計するあたり、レイアウトブロック間のクロック・スキ
ューができるだけ小さくなるようなレイアウトの設計を
自動化しておこなう。 【解決手段】 フロアプランおよび各ブロック内のセル
配置の設計後、下位階層の各ブロック内でクロック・ス
キューが最小となるようにクロックツリーを生成し、各
ブロックのルートクロックドライバの配置位置およびセ
ル配置が可能な領域の情報を上位階層に引き上げ、各ブ
ロックに対してルートクロックドライバから末端のバッ
ファまでの平均ディレイ値を求め、それらの情報に基づ
き上位階層においてブロック間のクロック・スキューが
最小となるようクロックツリーを生成する。その際、新
たに発生したバッファの配置位置を下位階層の対応する
ブロックのセル配置に基づいて調整し、ブロック内の配
線・ブロック間の配線設計をする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置のレイアウト設計装置、半導体集積回路装置のレイア
ウト設計システム、半導体集積回路装置のレイアウト設
計方法、およびそのシステムにおける各手段をもしくは
その方法おける各工程をコンピュータに実行させるプロ
グラムを記録したコンピュータ読み取り可能な記録媒体
に関する。一般に、半導体集積回路装置は、フリップフ
ロップなどのように、クロックに同期して動作する順序
回路を有する。
【０００２】ＩＣチップの内部または外部から供給され
るクロック信号は、一般に、数段のバッファを通過した
後、フリップフロップに到達する。そのため、各フリッ
プフロップ回路にクロック信号が到達する時間、すなわ
ちディレイがフリップフロップごとに異なる場合があ
り、これをクロック・スキューと呼んでいる。クロック
・スキューが大きいと回路が誤動作するおそれがあるた
め、クロック・スキューをできるだけ小さくする必要が
ある。
【０００３】
【従来の技術】従来、半導体集積回路装置のレイアウト
設計において、バッファセル同士の間の配線、およびバ
ッファセルとフリップフロップの間の配線はＤＡにより
自動的におこなわれている。一般に、レイアウトブロッ
ク（以下、ブロックとする）内については、クロック・
スキューを最小にするため、ＤＡによりクロックツリー
が生成される。しかし、レイアウトに複数のブロックを
有する階層レイアウトの場合、ブロック間のクロック・
スキューが問題となる。ブロック間のクロック・スキュ
ーを最小にするため、たとえば、各ブロックのディレイ
値を同じにし、クロック信号が供給される端子と各ブロ
ックとの間の配線長を等しくする方法がある。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来の方法では、レイアウト設計の自由度が減るとい
う欠点と、設計者が手作業で設計をおこなうため、手間
と時間を要するという問題点があった。
【０００５】本発明は、上記問題点に鑑みてなされたも
のであって、複数のブロックを有する階層レイアウトの
設計をおこなうにあたって、ブロック間のクロック・ス
キューができるだけ小さくなるようなレイアウトの設計
を自動化しておこなうことができる半導体集積回路装置
のレイアウト設計システム、半導体集積回路装置のレイ
アウト設計システム、半導体集積回路装置のレイアウト
設計方法、およびそのシステムにおける各手段をもしく
はその方法おける各工程をコンピュータに実行させるプ
ログラムを記録したコンピュータ読み取り可能な記録媒
体を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、以下の手順で半導体集積回路装置のレイ
アウト設計をおこなう。フロアプランおよび各ブロック
内のセル配置の設計をおこなった後、下位階層において
各ブロック内でクロック・スキューが最小となるように
クロックツリーを生成する。
【０００７】そして、各ブロックにおいてクロック信号
の基準となるクロックバッファ（ルートクロックドライ
バ）の配置位置、および、セル配置が可能な領域の情報
を上位階層に引き上げるとともに、各ブロックに対し
て、その基準となるクロックバッファから末端のバッフ
ァまでの平均ディレイ値を求める。それらの情報に基づ
いて、上位階層においてブロック間のクロック・スキュ
ーが最小となるようにクロックツリーを生成する。
【０００８】その上位階層のクロックツリー生成時に新
たに発生したバッファがある場合には、その発生したバ
ッファの配置位置を、下位階層に戻し、対応するブロッ
クのセル配置に基づいて調整する。そして、下位階層に
おいてブロック内の配線設計をおこない、さらに上位階
層においてブロック間の配線設計をおこなう。
【０００９】あるいは、先に上位階層においてブロック
間のクロック・スキューが最小となるようにクロックツ
リーを生成してから、そのクロックツリー生成時に新た
に発生したバッファがある場合には、その発生したバッ
ファの配置位置を考慮して、各ブロック内のセル配置の
設計をおこなう。それから、下位階層において各ブロッ
ク内のクロックツリーの設計をおこない、配線設計をお
こなうようにしてもよい。
【００１０】
【発明の実施の形態】以下に、本発明に係る半導体集積
回路装置のレイアウト設計システム、半導体集積回路装
置のレイアウト設計方法、およびそのシステムにおける
各手段をもしくはその方法おける各工程をコンピュータ
に実行させるプログラムを記録したコンピュータ読み取
り可能な記録媒体の好適な実施の形態について図面を参
照しつつ詳細に説明する。なお、各レイアウト図におい
て同じ構成要素については同一の符号を付す。
【００１１】（実施の形態１）図１は、本発明に係る半
導体集積回路装置のレイアウト設計システムとしてのレ
イアウト設計装置のハードウエア構成を示すブロック図
である。
【００１２】図１において、１０１は装置全体を制御す
るＣＰＵを、１０２はブートプログラム等を記憶したＲ
ＯＭを、１０３はＣＰＵのワークエリアとして使用され
るＲＡＭを、１０４はＣＰＵ１０１の制御にしたがって
ＨＤ（ハードディスク）１０５に対するデータのリード
／ライトを制御するＨＤＤ（ハードディスクドライブ）
を、１０５はＨＤＤ１０４の制御で書き込まれたデータ
を記憶するＨＤをそれぞれ示している。
【００１３】また、１０６はＣＰＵ１０１の制御にした
がってＦＤ（フロッピー（登録商標）ディスク）１０７
に対するデータのリード／ライトを制御するＦＤＤ（フ
ロッピーディスクドライブ）を、１０７はＦＤＤ１０６
の制御で書き込まれたデータを記憶する着脱自在の記録
媒体の一例としてのＦＤを、１０８はレイアウト図その
他の情報を表示するディスプレイをそれぞれ示してい
る。
【００１４】また、１０９は通信回線１１０を介してネ
ットワークＮＥＴに接続され、そのネットワークＮＥＴ
と内部のインターフェイスを司るインターフェイス（Ｉ
／Ｆ）を、１１１は文字、数値、各種指示等の入力のた
めのキーを備えたキーボードを、１１２はカーソルの移
動や範囲選択等をおこなうマウスを、１１３は画像を光
学的に読み取るスキャナを、１１４はレイアウト図その
他の画像情報を出力するプリンタを、１１５は上記各部
を接続するためのバスをそれぞれ示している。
【００１５】さらにまた、半導体集積回路装置のレイア
ウト設計をおこなうためのプログラム、データ等が格納
されている各種データベース（論理回路情報データベー
ス１２１、セルライブラリ・データベース１２２、新論
理回路情報データベース１２３等）が接続されている。
【００１６】論理回路情報データベース１２１は、過去
にレイアウト設計された論理回路に関する情報等が格納
されており、また、セルライブラリ・データベース１２
２は、各種セルに関する情報が格納されており、また、
新論理回路情報データベース１２３は、新たにレイアウ
ト設計された論理回路に関する情報等を格納する。
【００１７】上記各種データベース（論理回路情報デー
タベース１２１、セルライブラリ・データベース１２
２、新論理回路情報データベース１２３）は、レイアウ
ト設計装置を構成する構成部となっており、たとえば、
ＨＤ１０５の所定領域内に格納されている。しかしなが
ら、この構成に限定されるものではなく、これらのデー
タベースの全部あるいは一部はネットワークＮＥＴを介
して接続されるような構成（たとえば、ネットワークに
接続される論理回路情報データベース１３１、セルライ
ブラリ・データベース１３２、新論理回路情報データベ
ース１３３）となっていてもよい。
【００１８】図２は、本発明に係る半導体集積回路装置
のレイアウト設計システムとしてのレイアウト設計装置
の実施の形態１の機能的構成を示す機能ブロック図であ
る。図２において、半導体集積回路のレイアウト設計装
置は、第１の設計部２０１と、第２の設計部２０２と、
調整部２０３と、から構成される。
【００１９】第１の設計部２０１は、セル配置が決まっ
た複数のブロックのそれぞれに対して、各ブロックにお
けるクロック信号の基準となるクロックバッファの配置
位置を特定して各ブロック内にクロックツリーを設計す
る。
【００２０】また、第２の設計部２０２は、第１の設計
部２０１により特定された、各ブロックにおける上記ク
ロックバッファの配置位置、各ブロックバッファの配置
位置に基づいて算出される各ブロック内を伝搬するクロ
ック信号のディレイ値に基づいて、複数のブロック間の
クロックツリーを設計する。
【００２１】また、調整部２０３は、第２の設計部２０
２により追加されたバッファがある場合に、その追加さ
れたバッファの配置位置を対応するブロックのセル配置
に基づいて調整する。
【００２２】なお、第１の設計部２０１、第２の設計部
２０２、調整部２０３はそれぞれ、ＲＯＭ１０２、ＲＡ
Ｍ１０３またはＨＤ１０５等の記録媒体に記録されたプ
ログラムに記載された命令に従ってＣＰＵ１０１等が命
令処理を実行することにより、各部の機能を実現する。
【００２３】図３は、本発明に係るレイアウト設計方法
の実施の形態１を示すフローチャートである。実施の形
態１のレイアウト設計処理が開始されると、まず、フロ
アプランの設計がおこなわれる（ステップＳ３０１）。
フロアプランの設計では、たとえば図１２に示すレイア
ウト図のように、階層レイアウトにて上位階層から各ブ
ロック１，２，３の配置位置が決められる。
【００２４】続いて、ステップＳ３０１で生成されたフ
ロアプランに基づいて、それぞれのブロック内のセルの
配置が自動的におこなわれる（ステップＳ３０２）。そ
して、それぞれのブロック内でクロック・スキューが最
小となるように、クロックツリーが生成される（ステッ
プＳ３０３）。
【００２５】このクロックツリーの生成ステップでは、
たとえば図１３に示すレイアウト図のように、各ブロッ
ク１，２，３ごとに、各ブロック１，２，３においてク
ロックの大元となるクロックバッファ１１，２１，３１
（ハッチングを太線で付したセル）が一つずつ配置され
る。
【００２６】また、各ブロック１，２，３ごとにクロッ
ク・スキューを調整するためのバッファ（ハッチングを
細線で付したセル）１２，２２，３２が追加生成され、
各ブロック１，２，３内に適宜配置される。以下、クロ
ックの大元となるクロックバッファ１１，２１，３１
を、追加生成された他のバッファ１２，２２，３２と区
別するため、ルートクロックドライバと称する。
【００２７】ステップＳ３０３で生成された下位階層の
クロックツリーに基づいて、各ブロックのルートクロッ
クドライバの配置位置と、セルの配置が可能な領域（以
下、サイトとする）の情報が、上位の階層に引き上げら
れる（ステップＳ３０４）。つまり、たとえば図１４に
示すレイアウト図のように、各ブロック１，２，３内に
ルートクロックドライバ１１，２１，３１とサイト１
３，２３，３３が配置された情報が上位階層に与えられ
る。
【００２８】続いて、ステップＳ３０４で上位階層に引
き上げられた各ルートクロックドライバに、ステップＳ
３０３で生成された各ブロックのクロックツリーにおい
てルートクロックドライバから末端のバッファまでの平
均ディレイ値が、属性（プロパティ）として与えられる
（ステップＳ３０５）。そして、下位階層から引き上げ
られた情報に基づいて、上位の階層においてクロック・
スキューが最小となるようにクロックツリーが生成され
る（ステップＳ３０６）。
【００２９】このクロックツリーの生成ステップでは、
たとえば図１５に示すレイアウト図のように、たとえば
外部からクロック信号が供給される端子１５０が特定さ
れる。また、各ルートクロックドライバ１１，２１，３
１は末端のセルとみなされる。そして、ステップＳ３０
５で各ルートクロックドライバ１１，２１，３１に与え
られた平均ディレイ値に基づいて、各ブロック１，２，
３ごとに、クロック・スキューを調整するためのバッフ
ァ（網掛けをしたセル）１４，２４，３４が追加生成さ
れ、各ブロック１，２，３内に適宜配置される。図１５
において、クロック供給端子１５０からバッファ１４，
２４，３４を経由して各ルートクロックドライバ１１，
２１，３１に至る破線は、想定される配線経路を表して
いる。
【００３０】ステップＳ３０６で追加生成された上位階
層におけるバッファ１４，２４，３４の情報が下位階層
に与えられる（ステップＳ３０７）。それによって、た
とえば図１６に示すレイアウト図のように、各ブロック
１，２，３内に、ルートクロックドライバ１１，２１，
３１、下位階層のクロックツリー生成時に追加されたバ
ッファ１２，２２，３２、および上位階層のクロックツ
リー生成時に追加されたバッファ１４，２４，３４が配
置された情報が得られる。
【００３１】続いて、下位階層のブロックごとに、上位
階層から与えられたバッファ１４，２４，３４のオーバ
ーラップが解消される（ステップＳ３０８）。つまり、
たとえば図１７に示すレイアウト図のように、バッファ
１４，２４，３４は、それぞれ、ステップＳ３０２で配
置された各ブロックのセル群の中のいずれかのセルに一
致するように配置位置を調整される。
【００３２】バッファのオーバーラップが解消された
ら、各ブロックに対して自動配線がおこなわれる（ステ
ップＳ３０９）。それに続いて、上位階層において自動
配線がおこなわれる（ステップＳ３１０）。そして、処
理が終了する。
【００３３】実施の形態１によれば、階層レイアウトの
設計をおこなうにあたって、下位階層の各ブロック内の
設計だけでなく、ブロック間の設計においても、クロッ
ク・スキューをできるだけ小さくするようなレイアウト
の設計を自動化しておこなうことができる。したがっ
て、従来の等長配線をおこなう場合に比べて、レイアウ
トの自由度が増すとともに、設計の省力化および設計時
間の短縮化を図ることができる。
【００３４】（実施の形態２）本発明に係る半導体集積
回路装置のレイアウト設計システムとしてのレイアウト
装置の実施の形態２のハードウエア構成は、図１に示し
た実施の形態１のハードウエア構成と同様であるのでそ
の説明は省略する。
【００３５】図４は、本発明に係る半導体集積回路装置
のレイアウト設計システムとしてのレイアウト設計装置
の実施の形態２の機能的構成を示す機能ブロック図であ
る。図４において、半導体集積回路のレイアウト設計装
置は、第１の設計部４０１と、第２の設計部４０２と、
第３の設計部４０３と、から構成される。
【００３６】第１の設計部４０１は、複数のブロックの
それぞれに対して、各ブロックにおけるクロック信号の
基準となるクロックバッファの配置位置、各ブロックバ
ッファの配置位置および各ブロックの大きさに基づいて
算出される各ブロック内を伝搬するクロック信号のディ
レイ値に基づいて、複数のブロック間のクロックツリー
を設計する。
【００３７】また、第２の設計部４０２は、第１の設計
部４０１により追加されたバッファがある場合には、そ
の追加されたバッファの配置位置を考慮して各ブロック
のセル配置を設計する。また、第３の設計部４０３は、
第２の設計部４０２により設計されたセル配置に基づい
て、各ブロック内にクロックツリーを設計する。
【００３８】なお、第１の設計部４０１、第２の設計部
４０２、第３の設計部４０３はそれぞれ、ＲＯＭ１０
２、ＲＡＭ１０３またはＨＤ１０５等の記録媒体に記録
されたプログラムに記載された命令に従ってＣＰＵ１０
１等が命令処理を実行することにより、各部の機能を実
現する。
【００３９】図５は、本発明に係るレイアウト設計方法
の実施の形態２を示すフローチャートである。実施の形
態２のレイアウト設計処理が開始されると、まず、階層
レイアウトにて上位階層から各ブロックの配置、すなわ
ちフロアプランの設計がおこなわれる（ステップＳ５０
１）。続いて、ステップＳ５０１で生成されたフロアプ
ランに基づいて、各ブロックのルートクロックドライバ
の配置位置と、サイトの情報が抽出される（ステップＳ
５０２）。
【００４０】ステップＳ５０２で抽出されたルートクロ
ックドライバの配置位置およびサイト情報に基づいて、
ブロックごとに、そのブロックの大きさに応じたディレ
イ値が求められる。そして、各ブロックにおいて、その
求められたディレイ値を属性として有するルートクロッ
クドライバが想定される。
【００４１】その想定されたルートクロックドライバ
と、クロック信号が供給される端子位置とに基づいて、
上位階層においてクロック・スキューが最小となるよう
にクロックツリーが生成される（ステップＳ５０３）。
その際、ブロックごとにクロック・スキューを調整する
ためのバッファが追加生成され、各ブロック内に適宜配
置される。
【００４２】ステップＳ５０３でバッファが追加生成さ
れると、そのバッファの情報が下位階層に与えられる
（ステップＳ５０４）。その上位階層のバッファ情報を
用いて、各ブロックにおいて、ブロック内のセルの配置
が自動的におこなわれる（ステップＳ５０５）。そし
て、それぞれのブロック内でクロック・スキューが最小
となるように、クロックツリーが生成される（ステップ
Ｓ５０６）。その際、ターゲットとなるクロック・スキ
ューの値は、ステップＳ５０３で上位階層のクロックツ
リーを生成する際に使用した値とする。
【００４３】続いて、各ブロックに対して自動配線がお
こなわれ（ステップＳ５０７）、さらに、上位階層にお
いて自動配線がおこなわれる（ステップＳ５０８）。そ
して、処理が終了する。
【００４４】実施の形態２によれば、階層レイアウトの
設計をおこなうにあたって、下位階層の各ブロック内の
設計だけでなく、ブロック間の設計においても、クロッ
ク・スキューをできるだけ小さくするようなレイアウト
の設計を自動化しておこなうことができる。したがっ
て、従来の等長配線をおこなう場合に比べて、レイアウ
トの自由度が増すとともに、設計の省力化および設計時
間の短縮化を図ることができる。
【００４５】（実施の形態３）実施の形態３は、実施の
形態１において、下位階層のクロックツリーを生成する
際に、各ブロックにディレイ値の異なる複数のルートク
ロックドライバを用意し、上位階層のクロックツリー生
成時に、適当なディレイ値を有するルートクロックドラ
イバを選択して使用するものである。
【００４６】本発明に係る半導体集積回路装置のレイア
ウト設計システムとしてのレイアウト装置の実施の形態
３のハードウエア構成は、図１に示した実施の形態１の
ハードウエア構成と同様であるのでその説明は省略す
る。
【００４７】図６は、本発明に係る半導体集積回路装置
のレイアウト設計システムとしてのレイアウト設計装置
の実施の形態３の機能的構成を示す機能ブロック図であ
る。なお、図２に示した実施の形態１の機能的構成と同
様の構成については同一の符号を付してその説明を省略
する。
【００４８】図６において、半導体集積回路のレイアウ
ト設計装置は、第１の設計部２０１と、第２の設計部２
０２と、調整部２０３と、から構成され、さらに、第２
の設計部２０２は、クロックバッファ設定部６０１と、
クロックバッファ決定部６０２とを有する。
【００４９】クロックバッファ設定部６０１は、各ブロ
ックに対して遅延時間の異なる複数のクロックバッファ
を設定する。また、クロックバッファ決定部６０２は、
各ブロックに対して、前記第４のステップで設定された
複数のクロックバッファの中から遅延時間に基づいて一
つを選択して、当該ブロックのクロックバッファに決定
する。
【００５０】なお、クロックバッファ設定部６０１、ク
ロックバッファ決定部６０２はそれぞれ、ＲＯＭ１０
２、ＲＡＭ１０３またはＨＤ１０５等の記録媒体に記録
されたプログラムに記載された命令に従ってＣＰＵ１０
１等が命令処理を実行することにより、各部の機能を実
現する。
【００５１】図７は、本発明に係るレイアウト設計方法
の実施の形態３を示すフローチャートである。実施の形
態３のレイアウト設計処理が開始されると、まず、階層
レイアウトにて上位階層から各ブロックの配置、すなわ
ちフロアプランの設計がおこなわれる（ステップＳ７０
１）。続いて、ステップＳ７０１で生成されたフロアプ
ランに基づいて、それぞれのブロック内のセルの配置が
自動的におこなわれる（ステップＳ７０２）。
【００５２】そして、それぞれのブロック内でクロック
・スキューが最小となるように、ルートクロックドライ
バの配置、およびクロック・スキューを調整するための
バッファの配置がおこなわれる。それによって、クロッ
クツリーが生成される（ステップＳ７０３）。
【００５３】ステップＳ７０３で生成された下位階層の
クロックツリーに基づいて、各ブロックのルートクロッ
クドライバの配置位置およびサイト情報が上位の階層に
引き上げられる（ステップＳ７０４）。その際、各ブロ
ックにおいて、ディレイ値が異なる複数のルートクロッ
クドライバが設定される（ステップＳ７０５）。たとえ
ば図１８に示すレイアウト図のように、ブロック４内
に、特に限定しないが、たとえば１ｎｓ、２ｎｓ、３ｎ
ｓおよび４ｎｓの各ディレイ値を有するルートクロック
ドライバ４１，４２，４３，４４が用意される。
【００５４】続いて、上位階層に引き上げられた各ルー
トクロックドライバに、下位階層のクロックツリーにお
いて各ルートクロックドライバから末端のバッファまで
の平均ディレイ値が、属性（プロパティ）として与えら
れる（ステップＳ７０６）。そして、下位階層から引き
上げられた情報に基づいて、上位の階層においてクロッ
ク・スキューが最小となるようにクロックツリーが生成
される（ステップＳ７０７）。
【００５５】その際、各ブロック間のクロック・スキュ
ーを合わせるために、各ブロックにおいて最適なディレ
イ値を有するルートクロックドライバが選択される。そ
のため、実施の形態３では、上位の階層において、クロ
ック・スキューを調整するためのバッファは生成されな
い。
【００５６】その後、各ブロックに対して自動配線がお
こなわれ（ステップＳ７０８）、さらに上位階層におい
て自動配線がおこなわれる（ステップＳ７０９）。そし
て、処理が終了する。
【００５７】実施の形態３によれば、実施の形態１と同
様に、上位階層のブロック間の設計においても、クロッ
ク・スキューをできるだけ小さくするようなレイアウト
の設計を自動化しておこなうことができる。また、上位
階層のクロックツリーを生成する際に、クロック・スキ
ューを調整するためのバッファが生成されないので、下
位階層においてバッファのオーバーラップを解消する必
要がなくなる。よって、実施の形態１に比べてレイアウ
ト処理が簡略化される。
【００５８】（実施の形態４）実施の形態４は、実施の
形態１において、下位階層のクロックツリーを生成する
際にディレイ値を計算するために想定したブロック端子
を仮想の端子とし、その仮想の端子の位置を反映させて
自動配線をおこなうものである。
【００５９】本発明に係る半導体集積回路装置のレイア
ウト設計システムとしてのレイアウト設計装置の実施の
形態４のハードウエア構成も、図１に示した実施の形態
１のハードウエア構成と同様であるのでその説明は省略
する。
【００６０】図８は、本発明に係る半導体集積回路装置
のレイアウト設計システムとしてのレイアウト設計装置
の実施の形態４の機能的構成を示す機能ブロック図であ
る。なお、図２に示した実施の形態１の機能的構成と同
様の構成については同一の符号を付してその説明を省略
する。
【００６１】図８において、半導体集積回路のレイアウ
ト設計装置は、第１の設計部２０１と、第２の設計部２
０２と、調整部２０３と、配線部８０２から構成され、
さらに、第１の設計部２０１は、仮端子設定部８０１を
有する。
【００６２】仮端子設定部８０１は、ブロック内のクロ
ックツリーを設計するときの基準となるブロック内の配
線経路を規定するために、仮の端子を設定する。また、
配線部８０２は、仮端子設定部８０１により設定された
仮の端子を通るようにブロック内の配線をおこなう。
【００６３】なお、仮端子設定部８０１、配線部８０２
はそれぞれ、ＲＯＭ１０２、ＲＡＭ１０３またはＨＤ１
０５等の記録媒体に記録されたプログラムに記載された
命令に従ってＣＰＵ１０１等が命令処理を実行すること
により、各部の機能を実現する。
【００６４】図９は、本発明に係るレイアウト設計方法
の実施の形態４を示すフローチャートである。実施の形
態４のレイアウト設計処理が開始されると、まず、階層
レイアウトにて上位階層から各ブロックの配置、すなわ
ちフロアプランの設計がおこなわれる（ステップＳ９０
１）。続いて、ステップＳ９０１で生成されたフロアプ
ランに基づいて、それぞれのブロック内のセルの配置が
自動的におこなわれる（ステップＳ９０２）。
【００６５】ブロック内のセル配置が終了すると、それ
ぞれのブロック内でクロック・スキューが最小となるよ
うに、ルートクロックドライバの配置、およびクロック
・スキューを調整するためのバッファの配置がおこなわ
れる。それによって、クロックツリーが生成される（ス
テップＳ９０３）。その際、各ブロックにおいて、ディ
レイ値を計算するために、配線経路を仮に設定するため
のブロック端子が想定される。
【００６６】続いて、ステップＳ９０３で想定されたブ
ロック端子が仮の端子として設定される（ステップＳ９
０４）。そして、その仮の端子の配置位置とともに、各
ブロックのルートクロックドライバの配置位置およびサ
イト情報が上位の階層に引き上げられる（ステップＳ９
０５）。
【００６７】続いて、上位階層に引き上げられた各ルー
トクロックドライバに、下位階層のクロックツリーにお
いて各ルートクロックドライバから末端のバッファまで
の平均ディレイ値が、属性（プロパティ）として与えら
れる（ステップＳ９０６）。そして、下位階層から引き
上げられた情報に基づいて、上位の階層においてクロッ
ク・スキューが最小となるようにクロックツリーが生成
される（ステップＳ９０７）。その際、各ブロックに、
クロック・スキューを調整するためのバッファが追加生
成され、各ブロック内に適宜配置される。
【００６８】続いて、ステップＳ９０７で追加生成され
た上位階層におけるバッファの情報が下位階層に与えら
れる（ステップＳ９０８）。そして、下位階層のブロッ
クごとに、上位階層から与えられたバッファのオーバー
ラップが解消される（ステップＳ９０９）。バッファの
オーバーラップが解消されたら、各ブロックに対して自
動配線がおこなわれる（ステップＳ９１０）。
【００６９】その際、たとえば図１９に示すレイアウト
図のように、ブロック５において、ルートクロックドラ
イバ５１と、上位階層のクロックツリー生成時に追加さ
れたバッファ５４と、ステップＳ９０４で設定された仮
の端子５５を通るようにブロック内の配線がおこなわれ
る。
【００７０】その後、上位階層において自動配線がおこ
なわれる（ステップＳ９１１）。その際、たとえば図１
９に示すレイアウト図のように、クロック信号が供給さ
れる端子（図示省略）とステップＳ９０４で設定された
仮の端子５５を結ぶように配線がおこなわれる。そし
て、処理が終了する。
【００７１】実施の形態４によれば、実施の形態１と同
様に、上位階層のブロック間の設計においても、クロッ
ク・スキューをできるだけ小さくするようなレイアウト
の設計を自動化しておこなうことができる。また、下位
階層のクロックツリーを生成する際のディレイ値計算の
ために想定したブロック端子を仮の端子とし、その仮の
端子の位置を反映させて自動配線をおこなうため、より
一層正確で確実にクロック・スキューの調整をおこなう
ことができる。
【００７２】（実施の形態５）実施の形態４は、実施の
形態１において、下位階層にクロックツリーの生成が不
可能なハードマクロなどのブロック（以下、ハードマク
ロブロックとする）がある場合に、そのハードマクロブ
ロックのクロック・スキューを合わせるためのバッファ
を他のブロック内に配置し、そのバッファとハードマク
ロブロックとの間を配線するものである。
【００７３】本発明に係る半導体集積回路装置のレイア
ウト設計システムとしてのレイアウト設計装置の実施の
形態５のハードウエア構成も、図１に示した実施の形態
１のハードウエア構成と同様であるのでその説明は省略
する。
【００７４】図１０は、本発明に係る半導体集積回路装
置のレイアウト設計システムとしてのレイアウト設計装
置の実施の形態５の機能的構成を示す機能ブロック図で
ある。なお、図２に示した実施の形態１の機能的構成と
同様の構成については同一の符号を付してその説明を省
略する。
【００７５】図１０において、半導体集積回路のレイア
ウト設計装置は、第１の設計部２０１と、第２の設計部
２０２と、調整部２０３と、配線部１００２から構成さ
れ、さらに、第２の設計部２０２はバッファ配置部１０
０１を有する。
【００７６】バッファ配置部１００１は、任意のブロッ
クのクロック・スキューを調整するために、当該ブロッ
クとは異なる別のブロックにバッファを配置する。ま
た、配線部１００２は、バッファ配置部１００１により
設定されたバッファと当該ブロックとを配線で接続す
る。
【００７７】なお、バッファ配置部１００１、配線部１
００２はそれぞれ、ＲＯＭ１０２、ＲＡＭ１０３または
ＨＤ１０５等の記録媒体に記録されたプログラムに記載
された命令に従ってＣＰＵ１０１等が命令処理を実行す
ることにより、各部の機能を実現する。
【００７８】図１１は、本発明に係るレイアウト設計方
法の実施の形態５を示すフローチャートである。実施の
形態５のレイアウト設計処理が開始されると、まず、階
層レイアウトにて上位階層から各ブロックの配置、すな
わちフロアプランの設計がおこなわれる（ステップＳ１
１０１）。続いて、ステップＳ１１０１で生成されたフ
ロアプランに基づいて、それぞれのブロック内のセルの
配置が自動的におこなわれる（ステップＳ１１０２）。
【００７９】ブロック内のセル配置が終了すると、それ
ぞれのブロック内でクロック・スキューが最小となるよ
うに、ルートクロックドライバの配置、およびクロック
・スキューを調整するためのバッファの配置がおこなわ
れる。それによって、クロックツリーが生成される（ス
テップＳ１１０３）。
【００８０】下位階層のクロックツリーが生成される
と、各ブロックのルートクロックドライバの配置位置お
よびサイト情報が上位の階層に引き上げられる（ステッ
プＳ１１０４）。そして、上位階層に引き上げられた各
ルートクロックドライバに、下位階層のクロックツリー
において各ルートクロックドライバから末端のバッファ
までの平均ディレイ値が、属性（プロパティ）として与
えられる（ステップＳ１１０５）。
【００８１】下位階層から引き上げられた情報に基づい
て、上位の階層においてクロック・スキューが最小とな
るように、バッファが適宜追加生成され、クロックツリ
ーが生成される（ステップＳ１１０６）。
【００８２】その際、ブロック内にあるサイトでクロッ
ク・スキューの調整ができない場合、たとえばハードマ
クロ等のようにブロック内にバッファを追加配置させる
ことができない場合には、別のブロック内のサイトにバ
ッファが設けられる。ハードマクロブロック等のクロッ
ク・スキューは、その別のブロックに用意されたバッフ
ァを用いて調整される（ステップＳ１１０７）。
【００８３】たとえば図２０に示すレイアウト図のよう
に、ハードマクロブロック６のクロック・スキューを調
整するためのバッファ３６は、別のブロック３内に設け
られる。
【００８４】続いて、ステップＳ１１０７で追加生成さ
れた上位階層におけるバッファの情報が下位階層に与え
られる（ステップＳ１１０８）。下位階層に与えられる
バッファの情報には、ハードマクロブロック６と別のブ
ロック３内のバッファ３６とが配線により接続されると
いう情報が含まれる。そして、下位階層のブロックごと
に、上位階層から与えられたバッファのオーバーラップ
が解消される（ステップＳ１１０９）。バッファのオー
バーラップが解消されたら、各ブロックに対して自動配
線がおこなわれる（ステップＳ１１１０）。
【００８５】さらに、上位階層において自動配線がおこ
なわれる（ステップＳ１１１１）。その際、たとえば図
２０に示すレイアウト図のように、ハードマクロブロッ
ク６と別のブロック３内のバッファ３６とは配線により
接続される。そして、処理が終了する。
【００８６】実施の形態５によれば、実施の形態１と同
様に、上位階層のブロック間の設計においても、クロッ
ク・スキューをできるだけ小さくするようなレイアウト
の設計を自動化しておこなうことができる。また、下位
階層にクロックツリーの生成が不可能なブロックがある
場合でも、そのブロックのクロック・スキューを合わせ
ることができる。
【００８７】以上において本発明は、上記各実施の形態
に限らず、種々変更可能である。たとえば、実施の形態
５において、ブロック内のサイトにバッファを配置させ
てクロック・スキューの調整をおこなうことができるブ
ロックについて、ハードマクロブロックと同様に別のブ
ロックにクロック・スキューの調整用のバッファを配置
させるようにしてもよい。
【００８８】なお、実施の形態１〜５で説明したレイア
ウト設計方法は、あらかじめ用意されたプログラムをパ
ーソナルコンピュータやワークステーション等のコンピ
ュータで実行することにより実現することができる。た
とえば、一般的なＤＡ（Design Automation）を用いて
実行される。なお、フローチャートの説明とともに参照
した図１２〜図２０に示すレイアウト図は、必ずしもＤ
Ａに接続されたモニタ（ディスプレイ１０８）やプリン
タ１１４に出力されるものではない。
【００８９】また、これらのプログラムは、たとえばハ
ードディスク、フロッピーディスク、ＣＤ−ＲＯＭ、Ｍ
Ｏ、ＤＶＤ等のコンピュータで読み取り可能な記録媒体
に記録され、コンピュータによって記録媒体から読み出
されることによって実行される。またこのプログラム
は、上記記録媒体を介して、また、伝送媒体としてネッ
トワークを介して配布することができる。
【００９０】また、請求項３に記載した発明である「セ
ル配置が決まった複数のブロックのそれぞれに対して、
各ブロックにおけるクロック信号の基準となるクロック
バッファの配置位置を特定して各ブロック内にクロック
ツリーを設計する第１のステップと、前記第１のステッ
プで特定された、各ブロックにおける前記クロックバッ
ファの配置位置、各ブロックバッファの配置位置に基づ
いて算出される各ブロック内を伝搬するクロック信号の
ディレイ値に基づいて、複数のブロック間のクロックツ
リーを設計する第２のステップと、前記第２のステップ
で追加されたバッファがある場合には、その追加された
バッファの配置位置を対応するブロックのセル配置に基
づいて調整する第３のステップと、を含むことを特徴と
する半導体集積回路装置のレイアウト設計方法。」に対
して、たとえば以下の内容を、従属する請求項の例とし
て考えることができる。
【００９１】（請求項例１） 前記第２のステップは、
各ブロックに対して遅延時間の異なる複数のクロックバ
ッファを設定する第４のステップと、各ブロックに対し
て、前記第４のステップで設定された複数のクロックバ
ッファの中から遅延時間に基づいて一つを選択して、当
該ブロックのクロックバッファに決定する第５のステッ
プと、をさらに有することを特徴とする請求項３に記載
の半導体集積回路装置のレイアウト設計方法。
【００９２】（請求項例２） 前記第１のステップは、
ブロック内のクロックツリーを設計するときの基準とな
るブロック内の配線経路を規定するために、仮想の端子
を設定する第６のステップをさらに有し、また、前記第
３のステップの後に、前記第６のステップで設定された
前記仮想の端子を通るようにブロック内の配線をおこな
う第７のステップを有することを特徴とする請求項３に
記載の半導体集積回路装置のレイアウト設計方法。
【００９３】（請求項例３） 前記第２のステップは、
任意のブロックのクロック・スキューを調整するため
に、当該ブロックとは異なる別のブロックにバッファを
配置する第８のステップをさらに有し、また、前記第３
のステップの後に、前記第８のステップで設定されたバ
ッファと当該ブロックとを配線で接続する第９のステッ
プを有することを特徴とする請求項に３記載の半導体集
積回路装置のレイアウト設計方法。
【００９４】
【発明の効果】以上説明したように、本発明によれば、
階層レイアウトの設計をおこなうにあたって、下位階層
の各ブロック内の設計だけでなく、ブロック間の設計に
おいても、クロック・スキューをできるだけ小さくする
ようなレイアウトの設計を自動化しておこなうことがで
きる。
【図面の簡単な説明】
【図１】本発明に係るレイアウト設計装置のハードウエ
ア構成を示すブロック図である。
【図２】本発明に係るレイアウト設計装置の実施の形態
１の機能的構成を示す機能ブロック図である。
【図３】本発明に係るレイアウト設計方法の実施の形態
１を示すフローチャートである。
【図４】本発明に係るレイアウト設計装置の実施の形態
２の機能的構成を示す機能ブロック図である。
【図５】本発明に係るレイアウト設計方法の実施の形態
２を示すフローチャートである。
【図６】本発明に係るレイアウト設計装置の実施の形態
３の機能的構成を示す機能ブロック図である。
【図７】本発明に係るレイアウト設計方法の実施の形態
３を示すフローチャートである。
【図８】本発明に係るレイアウト設計装置の実施の形態
４の機能的構成を示す機能ブロック図である。
【図９】本発明に係るレイアウト設計方法の実施の形態
４を示すフローチャートである。
【図１０】本発明に係るレイアウト設計装置の実施の形
態５の機能的構成を示す機能ブロック図である。
【図１１】本発明に係るレイアウト設計方法の実施の形
態５を示すフローチャートである。
【図１２】本発明により設計中のレイアウトの一例を示
すレイアウト図である。
【図１３】本発明により設計中のレイアウトの別の一例
を示すレイアウト図である。
【図１４】本発明により設計中のレイアウトの別の一例
を示すレイアウト図である。
【図１５】本発明により設計中のレイアウトの別の一例
を示すレイアウト図である。
【図１６】本発明により設計中のレイアウトの別の一例
を示すレイアウト図である。
【図１７】本発明により設計中のレイアウトの別の一例
を示すレイアウト図である。
【図１８】本発明により設計中のレイアウトの別の一例
を示すレイアウト図である。
【図１９】本発明により設計中のレイアウトの別の一例
を示すレイアウト図である。
【図２０】本発明により設計中のレイアウトの別の一例
を示すレイアウト図である。
【符号の説明】
１，２，３，４，５，６ ブロック １１，２１，３１，４１，４２，４３，４４，５１
クロックバッファ（ルートクロックドライバ） １３，２３，３３ セルの配置が可能な領域 １４，２４，３４，３６，５４ バッファ ５５ 仮想の端子（仮の端子） ２０１，４０１ 第１の設計部 ２０２，４０２ 第２の設計部 ２０３ 調整部 ４０３ 第３の設計部 ６０１ クロックバッファ設定部 ６０２ クロックバッファ決定部 ８０１ 仮端子設定部 ８０２，１００２ 配線部 １００１ バッファ配置部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｄ Ｆターム(参考） 5B046 AA08 BA05 5F038 CA03 CA05 CA17 CD06 CD08 CD09 DF11 EZ09 EZ20 5F064 AA04 BB26 DD02 DD04 DD05 DD07 DD14 DD25 EE02 EE08 EE47 EE54 HH01 HH06 HH12 (54)【発明の名称】 半導体集積回路装置のレイアウト設計システム、半導体集積回路装置のレイアウト設計方法、お よびそのシステムにおける各手段をもしくはその方法における各工程をコンピュータに実行させ るプログラムを記録したコンピュータ読み取り可能な記録媒体

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 セル配置が決まった複数のブロックのそ
    れぞれに対して、各ブロックにおけるクロック信号の基
    準となるクロックバッファの配置位置を特定して各ブロ
    ック内にクロックツリーを設計する第１の設計手段と、 前記第１の設計手段により特定された、各ブロックにお
    ける前記クロックバッファの配置位置、各ブロックバッ
    ファの配置位置に基づいて算出される各ブロック内を伝
    搬するクロック信号のディレイ値に基づいて、複数のブ
    ロック間のクロックツリーを設計する第２の設計手段
    と、 前記第２の設計手段により追加されたバッファがある場
    合には、その追加されたバッファの配置位置を対応する
    ブロックのセル配置に基づいて調整する調整手段と、 を備えたことを特徴とする半導体集積回路装置のレイア
    ウト設計システム。
  2. 【請求項２】 複数のブロックのそれぞれに対して、各
    ブロックにおけるクロック信号の基準となるクロックバ
    ッファの配置位置、各ブロックバッファの配置位置およ
    び各ブロックの大きさに基づいて算出される各ブロック
    内を伝搬するクロック信号のディレイ値に基づいて、複
    数のブロック間のクロックツリーを設計する第１の設計
    手段と、 前記第１の設計手段により追加されたバッファがある場
    合には、その追加されたバッファの配置位置を考慮して
    各ブロックのセル配置を設計する第２の設計手段と、 前記第２の設計手段により設計されたセル配置に基づい
    て、各ブロック内にクロックツリーを設計する第３の設
    計手段と、 を備えたことを特徴とする半導体集積回路装置のレイア
    ウト設計システム。
  3. 【請求項３】 セル配置が決まった複数のブロックのそ
    れぞれに対して、各ブロックにおけるクロック信号の基
    準となるクロックバッファの配置位置を特定して各ブロ
    ック内にクロックツリーを設計する第１のステップと、 前記第１のステップで特定された、各ブロックにおける
    前記クロックバッファの配置位置、各ブロックバッファ
    の配置位置に基づいて算出される各ブロック内を伝搬す
    るクロック信号のディレイ値に基づいて、複数のブロッ
    ク間のクロックツリーを設計する第２のステップと、 前記第２のステップで追加されたバッファがある場合に
    は、その追加されたバッファの配置位置を対応するブロ
    ックのセル配置に基づいて調整する第３のステップと、 を含むことを特徴とする半導体集積回路装置のレイアウ
    ト設計方法。
  4. 【請求項４】 複数のブロックのそれぞれに対して、各
    ブロックにおけるクロック信号の基準となるクロックバ
    ッファの配置位置、各ブロックバッファの配置位置およ
    び各ブロックの大きさに基づいて算出される各ブロック
    内を伝搬するクロック信号のディレイ値に基づいて、複
    数のブロック間のクロックツリーを設計する第１のステ
    ップと、 前記第１のステップで追加されたバッファがある場合に
    は、その追加されたバッファの配置位置を考慮して各ブ
    ロックのセル配置を設計する第２のステップと、 前記第２のステップで設計されたセル配置に基づいて、
    各ブロック内にクロックツリーを設計する第３のステッ
    プと、 を含むことを特徴とする半導体集積回路装置のレイアウ
    ト設計方法。
  5. 【請求項５】 前記請求項１または２に記載されたシス
    テムにおける各手段をもしくは前記請求項３または４に
    記載された方法における各工程をコンピュータに実行さ
    せるプログラムを記録したことを特徴とするコンピュー
    タ読み取り可能な記録媒体。
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