JP2001117967A - クロック分配設計方法、及び、木構造のバッファ回路 - Google Patents
クロック分配設計方法、及び、木構造のバッファ回路Info
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】クロックスキューの最小化によりそれの低減効
果を大きくし、チップ面積を最小化する。 【解決手段】多数のバッファＢＵＦ１〜１１から形成さ
れる木構造１０のクロック分配回路の配置と配線を生成
し、クロック分配回路のその配線の共通点であるＢＵＦ
１から配線の最終段の各部位であるＢＵＦ４〜１１に到
達する伝達時間を計算し、基準時間に対する各部位のＢ
ＵＦ４〜１１の伝達時間との差分が許容範囲を越える木
構造１０の部分のバッファのみに関して、有限個の複数
の遅延用バッファであるＢＵＦＡ〜Ｅからなるバッファ
群から、それらの差分をその許容範囲の中に納めること
ができる遅延時間を持つ遅延用バッファに置換して、そ
れらの置換によってもそれらの差分が許容範囲内に納ま
らないバッファを選択的に短絡する。配線長が短いこと
と、遅延量が初期的に短くなっていることとが相俟っ
て、置換後の短絡はそのスキューの削減効果が優れ、ク
ロック信号の性能が優れている。
果を大きくし、チップ面積を最小化する。 【解決手段】多数のバッファＢＵＦ１〜１１から形成さ
れる木構造１０のクロック分配回路の配置と配線を生成
し、クロック分配回路のその配線の共通点であるＢＵＦ
１から配線の最終段の各部位であるＢＵＦ４〜１１に到
達する伝達時間を計算し、基準時間に対する各部位のＢ
ＵＦ４〜１１の伝達時間との差分が許容範囲を越える木
構造１０の部分のバッファのみに関して、有限個の複数
の遅延用バッファであるＢＵＦＡ〜Ｅからなるバッファ
群から、それらの差分をその許容範囲の中に納めること
ができる遅延時間を持つ遅延用バッファに置換して、そ
れらの置換によってもそれらの差分が許容範囲内に納ま
らないバッファを選択的に短絡する。配線長が短いこと
と、遅延量が初期的に短くなっていることとが相俟っ
て、置換後の短絡はそのスキューの削減効果が優れ、ク
ロック信号の性能が優れている。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック分配設計
方法、及び、木構造のバッファ回路に関し、特に、クロ
ック信号の性能を劣化させずにクロックスキューをより
一層に低減することができるクロック分配設計方法、及
び、木構造のバッファ回路に関する。
方法、及び、木構造のバッファ回路に関し、特に、クロ
ック信号の性能を劣化させずにクロックスキューをより
一層に低減することができるクロック分配設計方法、及
び、木構造のバッファ回路に関する。
【０００２】
【従来の技術】分配されるクロック信号のクロックスキ
ューを低減するために、枝分かれした各部位が基準点か
ら等配線長に位置するようにトポロジックに配線される
クロックツリーの構造（木構造）が知られている。この
ような等配線長にクロックツリーが形成されているが、
配線の微細化、配線の多層化が進められると、配線の微
細なバラツキにより配線抵抗にバラツキが生じ、この配
線抵抗のバラツキにより発生する信号伝達の遅延は、こ
れを無視できなくなる。
ューを低減するために、枝分かれした各部位が基準点か
ら等配線長に位置するようにトポロジックに配線される
クロックツリーの構造（木構造）が知られている。この
ような等配線長にクロックツリーが形成されているが、
配線の微細化、配線の多層化が進められると、配線の微
細なバラツキにより配線抵抗にバラツキが生じ、この配
線抵抗のバラツキにより発生する信号伝達の遅延は、こ
れを無視できなくなる。
【０００３】このようなクロックスキューを低減するた
めの技術が、特開平１０−１１４９４号で知られてい
る。公知のこの技術は、設計されたクロックツリーを形
成するバッファを他のバッファと選択的に置換すること
により、ツリー上の各部位で遅延時間（伝播時間）を同
じにしている。例えば、図５に示されるように、ＢＵＦ
３とＢＵＦ１１をそれぞれに用意された他のバッファと
置換する。ここで、他のバッファは、入力論理閾値が異
なる複数の用意されたバッファから選択されるバッファ
である。クロックスキューを低減するための他の技術
が、特開平７−９８６１６号で知られている。公知のこ
の技術は、図４に示されるように、ツリー構造の各段、
又は、数段に１段の割合でその段に属する全てのバッフ
ァの出力端子をショートさせている。
めの技術が、特開平１０−１１４９４号で知られてい
る。公知のこの技術は、設計されたクロックツリーを形
成するバッファを他のバッファと選択的に置換すること
により、ツリー上の各部位で遅延時間（伝播時間）を同
じにしている。例えば、図５に示されるように、ＢＵＦ
３とＢＵＦ１１をそれぞれに用意された他のバッファと
置換する。ここで、他のバッファは、入力論理閾値が異
なる複数の用意されたバッファから選択されるバッファ
である。クロックスキューを低減するための他の技術
が、特開平７−９８６１６号で知られている。公知のこ
の技術は、図４に示されるように、ツリー構造の各段、
又は、数段に１段の割合でその段に属する全てのバッフ
ァの出力端子をショートさせている。
【０００４】配線構造が立体化・微細化され、更に高精
度のクロックが要求されると、置換による遅延時間の調
整には限界が生じる。複雑化する木構造の最終段のバッ
ファをショートさせる技術は、そのショートのための配
線長が非常に長くなるという問題点を抱えている。配線
長を仮に長くしてショートさせたとしても、もともとの
分配回路のクロックスキューが大きい時には、ショート
によるクロックスキューの低減効果は期待する程には大
きくならない。更に、出力バッファの貫通電流が大きく
なり、ノイズ、ＥＭにより、誤動作の可能性が大きくな
るという問題点も抱えている。短絡配線が長くなると、
クロック信号の伝達時間が大きくなるという問題点が更
に存在し、配線領域が広くなってチップサイズが大きく
なることは、チップサイズを小さくしたいという最終課
題にとって大きな障害になっている。
度のクロックが要求されると、置換による遅延時間の調
整には限界が生じる。複雑化する木構造の最終段のバッ
ファをショートさせる技術は、そのショートのための配
線長が非常に長くなるという問題点を抱えている。配線
長を仮に長くしてショートさせたとしても、もともとの
分配回路のクロックスキューが大きい時には、ショート
によるクロックスキューの低減効果は期待する程には大
きくならない。更に、出力バッファの貫通電流が大きく
なり、ノイズ、ＥＭにより、誤動作の可能性が大きくな
るという問題点も抱えている。短絡配線が長くなると、
クロック信号の伝達時間が大きくなるという問題点が更
に存在し、配線領域が広くなってチップサイズが大きく
なることは、チップサイズを小さくしたいという最終課
題にとって大きな障害になっている。
【０００５】クロックスキューの最小化によりそれの低
減効果を大きくする設計が望まれ、且つ、設計時間の現
実的な短縮が可能であることが好ましい。更に、最終的
にはチップサイズを小さくすることが求められる。
減効果を大きくする設計が望まれ、且つ、設計時間の現
実的な短縮が可能であることが好ましい。更に、最終的
にはチップサイズを小さくすることが求められる。
【０００６】
【発明が解決しようとする課題】本発明の課題は、クロ
ックスキューの最小化によりそれの低減効果を大きくす
ることができるクロック分配設計方法、及び、木構造の
バッファ回路を提供することにある。本発明の他の課題
は、クロック信号の性能の劣化を抑えつつクロックスキ
ューの最小化によりそれの低減効果を大きくすることが
でき、更に、設計時間の現実的な短縮が可能であるクロ
ック分配設計方法、及び、木構造のバッファ回路を提供
することにある。本発明の更に他の課題は、チップサイ
ズを小さくすることができるクロック分配設計方法、及
び、木構造のバッファ回路を提供することにある。
ックスキューの最小化によりそれの低減効果を大きくす
ることができるクロック分配設計方法、及び、木構造の
バッファ回路を提供することにある。本発明の他の課題
は、クロック信号の性能の劣化を抑えつつクロックスキ
ューの最小化によりそれの低減効果を大きくすることが
でき、更に、設計時間の現実的な短縮が可能であるクロ
ック分配設計方法、及び、木構造のバッファ回路を提供
することにある。本発明の更に他の課題は、チップサイ
ズを小さくすることができるクロック分配設計方法、及
び、木構造のバッファ回路を提供することにある。
【０００７】
【課題を解決するための手段】その課題を解決するため
の手段が、下記のように表現される。その表現中に現れ
る技術的事項には、括弧（）つきで、番号、記号等が添
記されている。その番号、記号等は、本発明の実施の複
数・形態又は複数の実施例のうちの少なくとも１つの実
施の形態又は複数の実施例を構成する技術的事項、特
に、その実施の形態又は実施例に対応する図面に表現さ
れている技術的事項に付せられている参照番号、参照記
号等に一致している。このような参照番号、参照記号
は、請求項記載の技術的事項と実施の形態又は実施例の
技術的事項との対応・橋渡しを明確にしている。このよ
うな対応・橋渡しは、請求項記載の技術的事項が実施の
形態又は実施例の技術的事項に限定されて解釈されるこ
とを意味しない。
の手段が、下記のように表現される。その表現中に現れ
る技術的事項には、括弧（）つきで、番号、記号等が添
記されている。その番号、記号等は、本発明の実施の複
数・形態又は複数の実施例のうちの少なくとも１つの実
施の形態又は複数の実施例を構成する技術的事項、特
に、その実施の形態又は実施例に対応する図面に表現さ
れている技術的事項に付せられている参照番号、参照記
号等に一致している。このような参照番号、参照記号
は、請求項記載の技術的事項と実施の形態又は実施例の
技術的事項との対応・橋渡しを明確にしている。このよ
うな対応・橋渡しは、請求項記載の技術的事項が実施の
形態又は実施例の技術的事項に限定されて解釈されるこ
とを意味しない。
【０００８】本発明によるクロック分配設計方法は、多
数のバッファ（ＢＵＦ１〜１１）から形成される木構造
（１０）のクロック分配回路の配置と配線を生成するこ
と、クロック分配回路のその配線の共通点（ＢＵＦ１）
から配線の最終段の各部位（ＢＵＦ４〜１１）に到達す
る伝達時間を計算すること、基準時間に対する各部位
（ＢＵＦ４〜１１）の伝達時間との差分が許容範囲を越
える木構造（１０）の部分のバッファのみに関して、有
限個の複数の遅延用バッファ（ＢＵＦＡ〜Ｅ）からなる
バッファ群から、それらの差分をその許容範囲の中に納
めることができる遅延時間を持つ遅延用バッファ（ＢＵ
ＦＡ〜Ｅ）に置換すること、それらの置換によってもそ
れらの差分が許容範囲内に納まらないバッファを選択的
に短絡することとを含む。
数のバッファ（ＢＵＦ１〜１１）から形成される木構造
（１０）のクロック分配回路の配置と配線を生成するこ
と、クロック分配回路のその配線の共通点（ＢＵＦ１）
から配線の最終段の各部位（ＢＵＦ４〜１１）に到達す
る伝達時間を計算すること、基準時間に対する各部位
（ＢＵＦ４〜１１）の伝達時間との差分が許容範囲を越
える木構造（１０）の部分のバッファのみに関して、有
限個の複数の遅延用バッファ（ＢＵＦＡ〜Ｅ）からなる
バッファ群から、それらの差分をその許容範囲の中に納
めることができる遅延時間を持つ遅延用バッファ（ＢＵ
ＦＡ〜Ｅ）に置換すること、それらの置換によってもそ
れらの差分が許容範囲内に納まらないバッファを選択的
に短絡することとを含む。
【０００９】ここで、許容範囲は、精度的には０．０
（ｎｓ）が例示され得る。最終段を形成するバッファが
置換により更新され、大方の末端のバッファから出力さ
れるクロック信号は同期化され、置換によっても許容範
囲に入っていない他のバッファは短絡される。そのよう
な置換後の他のバッファの遅延量は、許容範囲を越えて
いても小さく調整されている。遅延量がこのように小さ
く調整されているバッファの短絡、即ち、短絡の前に置
換されて遅延量が調整された後の短絡は、配線長が短い
ことと相俟って、許容範囲の中で更にそのスキューが有
効に低減され、且つ、そのクロック信号出力の立ち上が
りがより急峻である。
（ｎｓ）が例示され得る。最終段を形成するバッファが
置換により更新され、大方の末端のバッファから出力さ
れるクロック信号は同期化され、置換によっても許容範
囲に入っていない他のバッファは短絡される。そのよう
な置換後の他のバッファの遅延量は、許容範囲を越えて
いても小さく調整されている。遅延量がこのように小さ
く調整されているバッファの短絡、即ち、短絡の前に置
換されて遅延量が調整された後の短絡は、配線長が短い
ことと相俟って、許容範囲の中で更にそのスキューが有
効に低減され、且つ、そのクロック信号出力の立ち上が
りがより急峻である。
【００１０】置換することは、木構造の少なくとも２つ
の階層で実行され得る。その２つの階層のうちの１つは
最下層であることが特に好ましい。更に、置換すること
は、最終段よりも上段のバッファの置換と、上段のバッ
ファの置換の後の最終段のバッファの置換とを備える。
このような２段階の置換の後の最終段の短絡は、そのス
キューの低減効果が著しく、且つ、信号性能が特によ
い。
の階層で実行され得る。その２つの階層のうちの１つは
最下層であることが特に好ましい。更に、置換すること
は、最終段よりも上段のバッファの置換と、上段のバッ
ファの置換の後の最終段のバッファの置換とを備える。
このような２段階の置換の後の最終段の短絡は、そのス
キューの低減効果が著しく、且つ、信号性能が特によ
い。
【００１１】本発明によるクロック分配設計方法は、多
数のバッファから形成される木構造のクロック分配回路
の配置と配線を生成すること、クロック分配回路の配線
の共通点（ＢＵＦ１）から配線の最終段の各部位（ＢＵ
Ｆ４〜１１）に到達する伝達時間を計算すること、基準
時間に対する各部位（ＢＵＦ４〜１１）の伝達時間との
差分が許容範囲を越える木構造（１０）の部分のバッフ
ァのみに関して、有限個の複数の遅延用バッファ（ＢＵ
ＦＡ〜Ｅ）からなるバッファ群から、差分を許容範囲の
中に納めることができる遅延時間を持つ遅延用バッファ
（ＢＵＦＡ〜Ｅ）に置換することとを含み、ここで、置
換することは、上位段のバッファ（ＢＵＦ３）を置換す
ることと、上位段のバッファ（ＢＵＦ３）の置換の後に
その上位段（ＢＵＦ３）に連なる下位段のバッファ（Ｂ
ＵＦ８〜１１）を置換することとを備える。
数のバッファから形成される木構造のクロック分配回路
の配置と配線を生成すること、クロック分配回路の配線
の共通点（ＢＵＦ１）から配線の最終段の各部位（ＢＵ
Ｆ４〜１１）に到達する伝達時間を計算すること、基準
時間に対する各部位（ＢＵＦ４〜１１）の伝達時間との
差分が許容範囲を越える木構造（１０）の部分のバッフ
ァのみに関して、有限個の複数の遅延用バッファ（ＢＵ
ＦＡ〜Ｅ）からなるバッファ群から、差分を許容範囲の
中に納めることができる遅延時間を持つ遅延用バッファ
（ＢＵＦＡ〜Ｅ）に置換することとを含み、ここで、置
換することは、上位段のバッファ（ＢＵＦ３）を置換す
ることと、上位段のバッファ（ＢＵＦ３）の置換の後に
その上位段（ＢＵＦ３）に連なる下位段のバッファ（Ｂ
ＵＦ８〜１１）を置換することとを備える。
【００１２】上位段では短絡されていないので、上位段
の短絡による配線長の増大が下位段特に最終段のバッフ
ァのクロック信号出力の遅延に悪影響を与えない。上位
段のバッファの置換によって最終段の全バッファの遅延
をなくすことができる場合には、いかなる短絡も必要で
はない。
の短絡による配線長の増大が下位段特に最終段のバッフ
ァのクロック信号出力の遅延に悪影響を与えない。上位
段のバッファの置換によって最終段の全バッファの遅延
をなくすことができる場合には、いかなる短絡も必要で
はない。
【００１３】
【発明の実施の形態】図に一致対応して、本発明による
クロック分配設計方法の実施の形態は、木構造のクロッ
ク信号分配回路が設計される。そのクロック信号分配回
路は、トポロジックに対称である２つの分配回路１０，
１０’が並列に設けられている。木構造の１つの分配回
路１０は、１１個のバッファであるＢＵＦ１〜ＢＵＦ１
１から形成されている。木構造の他の１つの分配回路１
０’は、他の１１個のバッファＢＵＦ１’〜ＢＵＦ１
１’から形成されている。ここで、ＢＵＦ１とＢＵＦ
１’は、ルートバッファとして共通である。
クロック分配設計方法の実施の形態は、木構造のクロッ
ク信号分配回路が設計される。そのクロック信号分配回
路は、トポロジックに対称である２つの分配回路１０，
１０’が並列に設けられている。木構造の１つの分配回
路１０は、１１個のバッファであるＢＵＦ１〜ＢＵＦ１
１から形成されている。木構造の他の１つの分配回路１
０’は、他の１１個のバッファＢＵＦ１’〜ＢＵＦ１
１’から形成されている。ここで、ＢＵＦ１とＢＵＦ
１’は、ルートバッファとして共通である。
【００１４】ＢＵＦ２とＢＵＦ３は、ＢＵＦ１にその出
力端から２つに分岐する配線で接続されている。以下、
各バッファの位置は、それの出力端の位置で定義され
る。ＢＵＦ２の位置とＢＵＦ３の位置は、ＢＵＦ１から
等距離にあるとは限らない。ここで等距離とは、配線長
が等しいことである。ＢＵＦ２とＢＵＦ１の間の配線長
は、ＢＵＦ２とＢＵＦ１の間の配線長に等しいとは限ら
ない。
力端から２つに分岐する配線で接続されている。以下、
各バッファの位置は、それの出力端の位置で定義され
る。ＢＵＦ２の位置とＢＵＦ３の位置は、ＢＵＦ１から
等距離にあるとは限らない。ここで等距離とは、配線長
が等しいことである。ＢＵＦ２とＢＵＦ１の間の配線長
は、ＢＵＦ２とＢＵＦ１の間の配線長に等しいとは限ら
ない。
【００１５】ＢＵＦ１は、ルート階層に属する単一のバ
ッファである。ＢＵＦ２とＢＵＦ３は、ルート階層より
段数又は階数が１段又は１階だけ低い第２階層に属して
いる。第３階層は２群に分岐し、１つのその群にはＢＵ
Ｆ４〜ＢＵＦ７が属している。他のその１つの群には、
ＢＵＦ８〜ＢＵＦ１１が属している。４つのＢＵＦ４〜
ＢＵＦ７は、ＢＵＦ２からそれぞれに等距離に配置され
ているとは限らない。４つのＢＵＦ８〜ＢＵＦ１１は、
ＢＵＦ３からそれぞれに等距離に配置されているとは限
らない。両群は、ＢＵＦ１を通るある基準線に対して空
間的に対称に配置されているとは限らない。ＢＵＦ４〜
ＢＵＦ７は、ＢＵＦ２に対して点対称に配置されている
とは限らない。ＢＵＦ８〜ＢＵＦ１１は、ＢＵＦ３に対
して点対称に配置されているとは限らない。
ッファである。ＢＵＦ２とＢＵＦ３は、ルート階層より
段数又は階数が１段又は１階だけ低い第２階層に属して
いる。第３階層は２群に分岐し、１つのその群にはＢＵ
Ｆ４〜ＢＵＦ７が属している。他のその１つの群には、
ＢＵＦ８〜ＢＵＦ１１が属している。４つのＢＵＦ４〜
ＢＵＦ７は、ＢＵＦ２からそれぞれに等距離に配置され
ているとは限らない。４つのＢＵＦ８〜ＢＵＦ１１は、
ＢＵＦ３からそれぞれに等距離に配置されているとは限
らない。両群は、ＢＵＦ１を通るある基準線に対して空
間的に対称に配置されているとは限らない。ＢＵＦ４〜
ＢＵＦ７は、ＢＵＦ２に対して点対称に配置されている
とは限らない。ＢＵＦ８〜ＢＵＦ１１は、ＢＵＦ３に対
して点対称に配置されているとは限らない。
【００１６】ＢＵＦ２’〜ＢＵＦ１１’は、ＢＵＦ１を
通るある他の基準線に対して空間的にＢＵＦ２〜ＢＵＦ
１１と対称に配置されているとは限らない。ＢＵＦ１と
ＢＵＦＮ（Ｎは、２〜１１）の間の距離は、Ｎ＝Ｎ’で
あれば、ＢＵＦ１とＢＵＦＮ’（Ｎ’は、２’〜１
１’）との間の距離に等しいとは限らない。ＢＵＦ２と
ＢＵＦＮ（Ｎは、４〜７）の間の距離は、Ｎ＝Ｍであれ
ば、ＢＵＦ２とＢＵＦＭ（Ｍは、４〜７）との間の距離
に等しいとは限らない。ＢＵＦ２とＢＵＦＮ（Ｎは、５
〜１１）の間の距離は、Ｎ＝Ｍであれば、ＢＵＦ２とＢ
ＵＦＭ（Ｍは、８〜１１）との間の距離に等しいとは限
らない。
通るある他の基準線に対して空間的にＢＵＦ２〜ＢＵＦ
１１と対称に配置されているとは限らない。ＢＵＦ１と
ＢＵＦＮ（Ｎは、２〜１１）の間の距離は、Ｎ＝Ｎ’で
あれば、ＢＵＦ１とＢＵＦＮ’（Ｎ’は、２’〜１
１’）との間の距離に等しいとは限らない。ＢＵＦ２と
ＢＵＦＮ（Ｎは、４〜７）の間の距離は、Ｎ＝Ｍであれ
ば、ＢＵＦ２とＢＵＦＭ（Ｍは、４〜７）との間の距離
に等しいとは限らない。ＢＵＦ２とＢＵＦＮ（Ｎは、５
〜１１）の間の距離は、Ｎ＝Ｍであれば、ＢＵＦ２とＢ
ＵＦＭ（Ｍは、８〜１１）との間の距離に等しいとは限
らない。
【００１７】このような配置・配線構造を形成する全バ
ッファ１〜１１，１’〜１１’のそれぞれの全物理定数
（例示：立上がり速度、立ち下がり速度、遅延時間、出
力の大きさ）と、全配線のそれぞれの物理定数（線幅、
抵抗）が全く同じであっても、ルートバッファＢＵＦ１
から各階層に属する全バッファまでの信号伝達時間が全
く同じであるとは限らない。配置・配線の構造がトポロ
ジックに理想的に等長的であり対称に形成されていて
も、バッファの物理的動作定数と配置・配線の構造関係
によって、ルートバッファから各バッファにクロック信
号が伝達される伝達時間である遅延時間は同じになると
は限らず、現実に許容範囲を越える遅延時間のバラツキ
が生じる。
ッファ１〜１１，１’〜１１’のそれぞれの全物理定数
（例示：立上がり速度、立ち下がり速度、遅延時間、出
力の大きさ）と、全配線のそれぞれの物理定数（線幅、
抵抗）が全く同じであっても、ルートバッファＢＵＦ１
から各階層に属する全バッファまでの信号伝達時間が全
く同じであるとは限らない。配置・配線の構造がトポロ
ジックに理想的に等長的であり対称に形成されていて
も、バッファの物理的動作定数と配置・配線の構造関係
によって、ルートバッファから各バッファにクロック信
号が伝達される伝達時間である遅延時間は同じになると
は限らず、現実に許容範囲を越える遅延時間のバラツキ
が生じる。
【００１８】全バッファ１〜１１，１’〜１１’のため
に、有限個である５個の異なったバッファＡ〜Ｅが共通
に用意されている： バッファＡ：遅延時間−０．２ｎｓ（バッファＣに対す
る遅延時間は−０．２ｎｓ） バッファＢ：遅延時間−０．１ｎｓ（バッファＣに対す
る遅延時間は−０．１ｎｓ） バッファＣ：遅延時間−０．０ｎｓ バッファＤ：遅延時間＋０．１ｎｓ（バッファＣに対す
る遅延時間は＋０．１ｎｓ） バッファＥ：遅延時間＋０．２ｎｓ（バッファＣに対す
る遅延時間は＋０．２ｎｓ）
に、有限個である５個の異なったバッファＡ〜Ｅが共通
に用意されている： バッファＡ：遅延時間−０．２ｎｓ（バッファＣに対す
る遅延時間は−０．２ｎｓ） バッファＢ：遅延時間−０．１ｎｓ（バッファＣに対す
る遅延時間は−０．１ｎｓ） バッファＣ：遅延時間−０．０ｎｓ バッファＤ：遅延時間＋０．１ｎｓ（バッファＣに対す
る遅延時間は＋０．１ｎｓ） バッファＥ：遅延時間＋０．２ｎｓ（バッファＣに対す
る遅延時間は＋０．２ｎｓ）
【００１９】２個の全バッファ１〜１１，１’〜１１’
には、バッファＡ〜Ｅの群から選択的に適用される。図
２は、図１に示される配置・配線構造の接続関係を示し
ている。ルートバッファＢＵＦ１の入力端はＳで示さ
れ、木構造１０の第３階層のＢＵＦ４〜１１の出力端
は、Ａ，Ｂ，Ｃ，・・・，Ｇ，Ｈで示されている。第１
設計段階では、１１個のＢＵＦ１〜１１には共通して同
じＢＵＦＣが当てられている。図中、１１個のＢＵＦＮ
（Ｎは、１〜１１）は、ＢＵＦＮ（ＢＵＦＣ）で示され
ている。
には、バッファＡ〜Ｅの群から選択的に適用される。図
２は、図１に示される配置・配線構造の接続関係を示し
ている。ルートバッファＢＵＦ１の入力端はＳで示さ
れ、木構造１０の第３階層のＢＵＦ４〜１１の出力端
は、Ａ，Ｂ，Ｃ，・・・，Ｇ，Ｈで示されている。第１
設計段階では、１１個のＢＵＦ１〜１１には共通して同
じＢＵＦＣが当てられている。図中、１１個のＢＵＦＮ
（Ｎは、１〜１１）は、ＢＵＦＮ（ＢＵＦＣ）で示され
ている。
【００２０】この第１設計段階で設計された木構造の配
置関係から、ＢＵＦ１からＢＵＦ２，３を介してＢＵＦ
４〜１１に伝達されるクロック信号の伝達時間（遅延時
間）の既述のバラツキが計算により算出される。その算
出結果が下記の遅延時間を持っていたとする。 Ｓ→Ａの伝達時間（遅延時間）：１．２ｎｓ Ｓ→Ｂの伝達時間（遅延時間）：１．３ｎｓ Ｓ→Ｃの伝達時間（遅延時間）：１．４ｎｓ Ｓ→Ｄの伝達時間（遅延時間）：１．２ｎｓ Ｓ→Ｅの伝達時間（遅延時間）：１．１ｎｓ Ｓ→Ｆの伝達時間（遅延時間）：１．０ｎｓ Ｓ→Ｇの伝達時間（遅延時間）：０．９ｎｓ Ｓ→Ｈの伝達時間（遅延時間）：１．２ｎｓ
置関係から、ＢＵＦ１からＢＵＦ２，３を介してＢＵＦ
４〜１１に伝達されるクロック信号の伝達時間（遅延時
間）の既述のバラツキが計算により算出される。その算
出結果が下記の遅延時間を持っていたとする。 Ｓ→Ａの伝達時間（遅延時間）：１．２ｎｓ Ｓ→Ｂの伝達時間（遅延時間）：１．３ｎｓ Ｓ→Ｃの伝達時間（遅延時間）：１．４ｎｓ Ｓ→Ｄの伝達時間（遅延時間）：１．２ｎｓ Ｓ→Ｅの伝達時間（遅延時間）：１．１ｎｓ Ｓ→Ｆの伝達時間（遅延時間）：１．０ｎｓ Ｓ→Ｇの伝達時間（遅延時間）：０．９ｎｓ Ｓ→Ｈの伝達時間（遅延時間）：１．２ｎｓ
【００２１】置換用のブロックであるバッファＡ〜Ｅ群
のうちの１つをバッファＣと置換することにより、正負
０．２ｎｓの遅延の調整が可能である。設計装置は、Ｓ
→Ａ，・・・，Ｈのそれぞれの遅延時間の平均を計算し
て、その平均値に近い遅延時間であるＳ→Ａ，Ｓ→Ｄの
遅延時間の１．２ｎｓを基準遅延時間として設定する。
Ｓ→Ａ，Ｓ→Ｄの遅延時間は基準遅延時間に等しいの
で、ＳＢＵＦ４，７に関して置換は実行されない。
のうちの１つをバッファＣと置換することにより、正負
０．２ｎｓの遅延の調整が可能である。設計装置は、Ｓ
→Ａ，・・・，Ｈのそれぞれの遅延時間の平均を計算し
て、その平均値に近い遅延時間であるＳ→Ａ，Ｓ→Ｄの
遅延時間の１．２ｎｓを基準遅延時間として設定する。
Ｓ→Ａ，Ｓ→Ｄの遅延時間は基準遅延時間に等しいの
で、ＳＢＵＦ４，７に関して置換は実行されない。
【００２２】置換１：基準遅延時間よりも＋０．１ｎｓ
だけ遅延時間が長いＳ→Ｂに含まれるＢＵＦ５（ＢＵＦ
Ｃ）をＢＵＦＣより−０．１ｎｓだけ遅延するバッファ
Ｂに置換することにより、Ｓ→Ｂの遅延時間は標準遅延
時間の１．２ｎｓに一致する。従って、ＢＵＦ５（ＢＵ
ＦＣ）をＢＵＦＢに置換する。
だけ遅延時間が長いＳ→Ｂに含まれるＢＵＦ５（ＢＵＦ
Ｃ）をＢＵＦＣより−０．１ｎｓだけ遅延するバッファ
Ｂに置換することにより、Ｓ→Ｂの遅延時間は標準遅延
時間の１．２ｎｓに一致する。従って、ＢＵＦ５（ＢＵ
ＦＣ）をＢＵＦＢに置換する。
【００２３】置換２：基準遅延時間よりも＋０．２ｎｓ
だけ遅延時間が長いＳ→Ｃに含まれるＢＵＦ６（ＢＵＦ
Ｃ）をＢＵＦＣより−０．２ｎｓだけ遅延するバッファ
Ａに置換することにより、Ｓ→Ｃの遅延時間は標準遅延
時間の１．２ｎｓに一致する。従って、ＢＵＦ６（ＢＵ
ＦＣ）をＢＵＦＡに置換する。
だけ遅延時間が長いＳ→Ｃに含まれるＢＵＦ６（ＢＵＦ
Ｃ）をＢＵＦＣより−０．２ｎｓだけ遅延するバッファ
Ａに置換することにより、Ｓ→Ｃの遅延時間は標準遅延
時間の１．２ｎｓに一致する。従って、ＢＵＦ６（ＢＵ
ＦＣ）をＢＵＦＡに置換する。
【００２４】置換３：遅延時間が０．９ｎｓでありＳ→
Ｇの回線に含まれるＢＵＦ１０をバッファ群Ａ〜Ｅのう
ちのどの１つに置換しても、Ｓ→Ｇの遅延時間は１．２
ｎｓになることはない。この場合には、第２階層のＢＵ
Ｆ３（ＢＵＦＣ）を置換せざるを得ない。ＢＵＦ３（Ｂ
ＵＦＣ）をＢＵＦＣに対して−０．２ｎｓだけ遅延時間
が短い（＋０．２ｎｓだけ遅延時間が長い）バッファＥ
に置換する。ＢＵＦ３（ＢＵＦＣ）のバッファＥへの置
換により、−０．２ｎｓだけ遅延しているＳ→Ｆに含ま
れるＢＵＦ９（ＢＵＦＣ）の置換は必要ではなくなって
いる。
Ｇの回線に含まれるＢＵＦ１０をバッファ群Ａ〜Ｅのう
ちのどの１つに置換しても、Ｓ→Ｇの遅延時間は１．２
ｎｓになることはない。この場合には、第２階層のＢＵ
Ｆ３（ＢＵＦＣ）を置換せざるを得ない。ＢＵＦ３（Ｂ
ＵＦＣ）をＢＵＦＣに対して−０．２ｎｓだけ遅延時間
が短い（＋０．２ｎｓだけ遅延時間が長い）バッファＥ
に置換する。ＢＵＦ３（ＢＵＦＣ）のバッファＥへの置
換により、−０．２ｎｓだけ遅延しているＳ→Ｆに含ま
れるＢＵＦ９（ＢＵＦＣ）の置換は必要ではなくなって
いる。
【００２５】置換４：基準遅延時間よりも−０．１ｎｓ
だけ遅延時間が長いＳ→Ｅに含まれるＢＵＦ８（ＢＵＦ
Ｃ）をＢＵＦＣより−０．１ｎｓだけ遅延するバッファ
Ｂに置換することにより、Ｓ→Ｅの遅延時間は標準遅延
時間の１．２ｎｓに一致する。従って、ＢＵＦ８（ＢＵ
ＦＣ）をＢＵＦＢに置換する。
だけ遅延時間が長いＳ→Ｅに含まれるＢＵＦ８（ＢＵＦ
Ｃ）をＢＵＦＣより−０．１ｎｓだけ遅延するバッファ
Ｂに置換することにより、Ｓ→Ｅの遅延時間は標準遅延
時間の１．２ｎｓに一致する。従って、ＢＵＦ８（ＢＵ
ＦＣ）をＢＵＦＢに置換する。
【００２６】置換５：基準遅延時間よりも−０．３ｎｓ
だけ遅延時間が長いＳ→Ｇに含まれるＢＵＦ１０（ＢＵ
ＦＣ）をＢＵＦＣより＋０．１ｎｓだけ遅延するバッフ
ァＤに置換することにより、Ｓ→Ｇの遅延時間は標準遅
延時間の１．２ｎｓに一致する。従って、ＢＵＦ１０
（ＢＵＦＣ）をＢＵＦＤに置換する。
だけ遅延時間が長いＳ→Ｇに含まれるＢＵＦ１０（ＢＵ
ＦＣ）をＢＵＦＣより＋０．１ｎｓだけ遅延するバッフ
ァＤに置換することにより、Ｓ→Ｇの遅延時間は標準遅
延時間の１．２ｎｓに一致する。従って、ＢＵＦ１０
（ＢＵＦＣ）をＢＵＦＤに置換する。
【００２７】置換６：基準遅延時間に一致しているＳ→
Ｈに含まれるＢＵＦ１１（ＢＵＦＣ）をＢＵＦＣより−
０．２ｎｓだけ遅延するバッファＡに置換することによ
り、Ｓ→Ｈの遅延時間は標準遅延時間の１．２ｎｓに一
致する。従って、ＢＵＦ１１（ＢＵＦＣ）をＢＵＦＡに
置換する。
Ｈに含まれるＢＵＦ１１（ＢＵＦＣ）をＢＵＦＣより−
０．２ｎｓだけ遅延するバッファＡに置換することによ
り、Ｓ→Ｈの遅延時間は標準遅延時間の１．２ｎｓに一
致する。従って、ＢＵＦ１１（ＢＵＦＣ）をＢＵＦＡに
置換する。
【００２８】このように置換１〜６により得られる木構
造に適用されるバッファは、図３に示される通りであ
る。この木構造１０の第３階層のＢＵＦ４〜１１の全出
力端から出力される全クロック信号は、０．０ｎｓの精
度で互いに同期している。既述の例では、複数置換の組
合せによって、全ての末端のバッファの出力の遅延調整
が可能になっているが、もし、ＢＵＦ１１を含むＳ→Ｈ
の遅延時間が１．２ｎｓでなくて１．４ｎｓであれば、
ＢＵＦ１０とＢＵＦ１１の遅延時間の開きが０．５ｎｓ
となり、正負０．２ｎｓの遅延時間の調整が可能である
バッファ群Ａ〜Ｅの５個のバッファ資源によっては、全
配線路Ｓ→Ａ〜Ｈの遅延時間を同一にする調整は不可能
である。図中、最終段の全バッファを短絡している配線
は、予想される短絡の配線を示しているが、既述の実施
の形態では短絡配線は、点Ｐと点Ｑの間のみであり短
い。
造に適用されるバッファは、図３に示される通りであ
る。この木構造１０の第３階層のＢＵＦ４〜１１の全出
力端から出力される全クロック信号は、０．０ｎｓの精
度で互いに同期している。既述の例では、複数置換の組
合せによって、全ての末端のバッファの出力の遅延調整
が可能になっているが、もし、ＢＵＦ１１を含むＳ→Ｈ
の遅延時間が１．２ｎｓでなくて１．４ｎｓであれば、
ＢＵＦ１０とＢＵＦ１１の遅延時間の開きが０．５ｎｓ
となり、正負０．２ｎｓの遅延時間の調整が可能である
バッファ群Ａ〜Ｅの５個のバッファ資源によっては、全
配線路Ｓ→Ａ〜Ｈの遅延時間を同一にする調整は不可能
である。図中、最終段の全バッファを短絡している配線
は、予想される短絡の配線を示しているが、既述の実施
の形態では短絡配線は、点Ｐと点Ｑの間のみであり短
い。
【００２９】この場合、図１に示されるＢＵＦ１１の出
力端ＰとＢＵＦ９の出力端Ｑとをショート（短絡）す
る。このような短絡により、点Ｑに出力されるクロック
信号が優先されて、点Ｐのクロック信号は点Ｑのクロッ
ク信号に代替される得る。即ち、遅延時間が短い出力端
が優先され得る。図１中で、黒丸印は、最終段のバッフ
ァの出力端子のショート可能性位置を示し、どことどこ
の出力端をショートするかは、既述の計算結果による。
力端ＰとＢＵＦ９の出力端Ｑとをショート（短絡）す
る。このような短絡により、点Ｑに出力されるクロック
信号が優先されて、点Ｐのクロック信号は点Ｑのクロッ
ク信号に代替される得る。即ち、遅延時間が短い出力端
が優先され得る。図１中で、黒丸印は、最終段のバッフ
ァの出力端子のショート可能性位置を示し、どことどこ
の出力端をショートするかは、既述の計算結果による。
【００３０】既述の複数のステップからなるプロセスで
は、必ずしも最適なショート配線が得られているとは限
らない。より低い階層のバッファのうちの幾つかのバッ
ファの置換を行って他の残りのバッファに関してショー
ト配線を行った場合の全配線長と、より低い階層のバッ
ファの置換によって全ての末端のバッファの出力の遅延
時間を等しくすることができない場合に、より高い階層
のバッファの置換を行った後により低いバッファの置換
を行って他の残りのバッファについてショート配線を行
った場合の全配線長とを比較することにより、より短い
配線長になる置換とショートの組合せが発見される。
は、必ずしも最適なショート配線が得られているとは限
らない。より低い階層のバッファのうちの幾つかのバッ
ファの置換を行って他の残りのバッファに関してショー
ト配線を行った場合の全配線長と、より低い階層のバッ
ファの置換によって全ての末端のバッファの出力の遅延
時間を等しくすることができない場合に、より高い階層
のバッファの置換を行った後により低いバッファの置換
を行って他の残りのバッファについてショート配線を行
った場合の全配線長とを比較することにより、より短い
配線長になる置換とショートの組合せが発見される。
【００３１】このように、最終段のバッファの出力端か
ら出力されるクロック信号の遅延量の差分が初期的に適
正に小さく設計される。それらの遅延量の差分が許容範
囲を越える特定のバッファのみが短絡されている。この
ような短絡により、全配線長が短くなって配線抵抗が小
さくなっており、同時に、クロックスキューのバラツキ
の幅が初期設計段階で少なくなっている。バラツキ幅が
大きい場合には、短絡によるクロックスキューの低減効
果は期待通りに大きくならないが、配線抵抗が短く、且
つ、クロックスキューのバラツキの幅が少ないツリー構
造の最終段の特定のバッファの短絡は、その短絡による
クロックスキューの削減効果を一層に有効化している。
ら出力されるクロック信号の遅延量の差分が初期的に適
正に小さく設計される。それらの遅延量の差分が許容範
囲を越える特定のバッファのみが短絡されている。この
ような短絡により、全配線長が短くなって配線抵抗が小
さくなっており、同時に、クロックスキューのバラツキ
の幅が初期設計段階で少なくなっている。バラツキ幅が
大きい場合には、短絡によるクロックスキューの低減効
果は期待通りに大きくならないが、配線抵抗が短く、且
つ、クロックスキューのバラツキの幅が少ないツリー構
造の最終段の特定のバッファの短絡は、その短絡による
クロックスキューの削減効果を一層に有効化している。
【００３２】上段のバッファ間の短絡による最終段のバ
ッファのクロックスキューの低減化は、その効果が薄
い。上段のバッファの置換により最終段のバッファの遅
延のバラツキ幅を小さくすることは、上段のバッファが
下段のバッファに与える遅延影響を少なくすることがで
きる。
ッファのクロックスキューの低減化は、その効果が薄
い。上段のバッファの置換により最終段のバッファの遅
延のバラツキ幅を小さくすることは、上段のバッファが
下段のバッファに与える遅延影響を少なくすることがで
きる。
【００３３】
【発明の効果】本発明によるクロック分配設計方法、及
び、木構造のバッファ回路は、配線抵抗が小さい。クロ
ックスキューのバラツキが少ないツリー構造の最終段の
特定のバッファの短絡は、その短絡によるクロックスキ
ューの削減効果を有効化しているので、結果的に、クロ
ック信号の劣化を抑えつつ、チップの面積を極少化する
ことができる。
び、木構造のバッファ回路は、配線抵抗が小さい。クロ
ックスキューのバラツキが少ないツリー構造の最終段の
特定のバッファの短絡は、その短絡によるクロックスキ
ューの削減効果を有効化しているので、結果的に、クロ
ック信号の劣化を抑えつつ、チップの面積を極少化する
ことができる。
【００３４】バッファの置換によっては遅延を解消でき
ない場合にのみ上段のバッファの置換を行って、最終段
のバッファの置換による配線長の増大を抑えることによ
り、上段のバッファの短絡を回避することができる。
ない場合にのみ上段のバッファの置換を行って、最終段
のバッファの置換による配線長の増大を抑えることによ
り、上段のバッファの短絡を回避することができる。
【図１】図１は、本発明による木構造のバッファ回路の
実施の形態を示す回路図である。
実施の形態を示す回路図である。
【図２】図２は、図１の回路に等価である木構造を示す
回路ツリー図である。
回路ツリー図である。
【図３】図３は、バッファ置換後の回路ツリー図であ
る。
る。
【図４】図４は、公知の分配回路を示す回路図である。
【図５】図５は、公知の木構造を示す回路ツリー図であ
る。
る。
１０…木構造 ＢＵＦ１〜１１…バッファ（各部位） ＢＵＦ１…共通点 ＢＵＦ４〜１１…木構造の部分のバッファ（最終段のバ
ッファ） ＢＵＦ３…上位段のバッファ ＢＵＦ８〜１１下位段のバッファ ＢＵＦＡ〜Ｅ…遅延用バッファ
ッファ） ＢＵＦ３…上位段のバッファ ＢＵＦ８〜１１下位段のバッファ ＢＵＦＡ〜Ｅ…遅延用バッファ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 5/15 Ｈ０３Ｋ 5/15 Ｇ ５Ｊ０５６ 19/0175 19/00 １０１Ｎ Ｆターム(参考） 5B046 AA08 BA06 JA03 5B079 CC02 CC04 CC14 DD08 DD13 5F038 CD06 CD08 CD09 5J001 AA11 DD07 5J039 EE06 MM06 5J056 AA00 AA39 BB57 BB59 CC00 CC05 FF01 HH03 KK00
Claims (6)
- 【請求項１】多数のバッファから形成される木構造のク
ロック分配回路の配置と配線を生成すること、 前記クロック分配回路の前記配線の共通点から前記配線
の最終段の各部位に到達する伝達時間を計算すること、 基準時間に対する前記各部位の伝達時間との差分が許容
範囲を越える前記木構造の部分のバッファのみに関し
て、有限個の複数の遅延用バッファからなるバッファ群
から、前記差分を前記許容範囲の中に納めることができ
る遅延時間を持つ遅延用バッファに置換すること、 前記置換によっても前記差分が前記許容範囲内に納まら
ないバッファを選択的に短絡することとを含むクロック
分配設計方法。 - 【請求項２】請求項１において、 前記置換することは、前記木構造の少なくとも２つの階
層で実行されるクロック分配設計方法。 - 【請求項３】請求項２において、 前記２つの階層のうちの１つは最下層であるクロック分
配設計方法。 - 【請求項４】請求項１において、 前記置換することは、 前記最終段よりも上段のバッファの置換と、 前記上段のバッファの置換の後の最終段のバッファの置
換とを備えるクロック分配設計方法。 - 【請求項５】多数のバッファから形成される木構造のク
ロック分配回路の配置と配線を生成すること、 前記クロック分配回路の前記配線の共通点から前記配線
の最終段の各部位に到達する伝達時間を計算すること、 基準時間に対する前記各部位の伝達時間との差分が許容
範囲を越える前記木構造の部分のバッファのみに関し
て、有限個の複数の遅延用バッファからなるバッファ群
から、前記差分を前記許容範囲の中に納めることができ
る遅延時間を持つ遅延用バッファに置換することとを含
み、 前記置換することは、 上位段のバッファを置換することと、 前記上位段のバッファの置換の後に前記上位段に連なる
下位段のバッファを置換することとを備え、 前記最終段の全バッファは短絡されないクロック分配設
計方法。 - 【請求項６】設計された木構造のバッファ回路中の特定
のバッファが置換された後に最終段の特定のバッファが
短絡される設計により製造された木構造のバッファ回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30037499A JP2001117967A (ja) | 1999-10-22 | 1999-10-22 | クロック分配設計方法、及び、木構造のバッファ回路 |
| US09/691,787 US6557152B1 (en) | 1999-10-22 | 2000-10-19 | Method of designing signal distribution circuit and system for supporting the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30037499A JP2001117967A (ja) | 1999-10-22 | 1999-10-22 | クロック分配設計方法、及び、木構造のバッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001117967A true JP2001117967A (ja) | 2001-04-27 |
Family
ID=17884022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30037499A Pending JP2001117967A (ja) | 1999-10-22 | 1999-10-22 | クロック分配設計方法、及び、木構造のバッファ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6557152B1 (ja) |
| JP (1) | JP2001117967A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007158505A (ja) * | 2005-12-01 | 2007-06-21 | Renesas Technology Corp | 半導体集積回路装置及び情報システム |
| JP2013058098A (ja) * | 2011-09-08 | 2013-03-28 | Fujitsu Semiconductor Ltd | スキュー調整方法及び設計支援装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4878727B2 (ja) * | 2003-10-15 | 2012-02-15 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| US9021411B2 (en) * | 2013-05-23 | 2015-04-28 | International Business Machines Corporation | Characterizing TSV structures in a semiconductor chip stack |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2695078B2 (ja) * | 1991-06-10 | 1997-12-24 | 株式会社東芝 | データ処理装置クロック信号の分配方法 |
| JP3112784B2 (ja) | 1993-09-24 | 2000-11-27 | 日本電気株式会社 | クロック信号分配回路 |
| US5638291A (en) * | 1994-10-14 | 1997-06-10 | Vlsi Technology, Inc. | Method and apparatus for making integrated circuits by inserting buffers into a netlist to control clock skew |
| US5790841A (en) * | 1996-04-15 | 1998-08-04 | Advanced Micro Devices, Inc. | Method for placement of clock buffers in a clock distribution system |
| JP2828041B2 (ja) | 1996-06-21 | 1998-11-25 | 日本電気株式会社 | クロック分配方法及びクロック分配回路 |
| US5798935A (en) * | 1996-07-01 | 1998-08-25 | Sun Microsystems, Inc. | Method and apparatus for sizing buffers to provide minimal skew |
| JP3556416B2 (ja) | 1996-11-29 | 2004-08-18 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JP2877128B2 (ja) * | 1997-02-13 | 1999-03-31 | 日本電気株式会社 | レイアウト方法及び装置 |
| JPH11175183A (ja) * | 1997-12-12 | 1999-07-02 | Fujitsu Ltd | 半導体集積回路におけるクロック分配回路 |
| JP3703333B2 (ja) * | 1999-03-25 | 2005-10-05 | Ｎｅｃエレクトロニクス株式会社 | 論理接続情報変換装置 |
| JP3317948B2 (ja) * | 2000-01-20 | 2002-08-26 | エヌイーシーマイクロシステム株式会社 | 半導体集積回路のレイアウト設計方法及び半導体集積回路 |
-
1999
- 1999-10-22 JP JP30037499A patent/JP2001117967A/ja active Pending
-
2000
- 2000-10-19 US US09/691,787 patent/US6557152B1/en not_active Expired - Fee Related
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|---|---|---|---|---|
| JP2007158505A (ja) * | 2005-12-01 | 2007-06-21 | Renesas Technology Corp | 半導体集積回路装置及び情報システム |
| JP2013058098A (ja) * | 2011-09-08 | 2013-03-28 | Fujitsu Semiconductor Ltd | スキュー調整方法及び設計支援装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6557152B1 (en) | 2003-04-29 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040127 |