JP2000349607A - 信号選択回路 - Google Patents
信号選択回路Info
- Publication number
- JP2000349607A JP2000349607A JP11157112A JP15711299A JP2000349607A JP 2000349607 A JP2000349607 A JP 2000349607A JP 11157112 A JP11157112 A JP 11157112A JP 15711299 A JP15711299 A JP 15711299A JP 2000349607 A JP2000349607 A JP 2000349607A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- input
- output
- selection circuit
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/002—Switching arrangements with several input- or output terminals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Electronic Switches (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 信号間のクロストークに耐性を持たせると共
に、入力信号のデューティ比を崩すことなく出力するこ
とができる信号選択回路を提供する。 【解決手段】 複数の入力信号から一つの信号を選択し
て出力する信号選択回路において、マトリクス状に配置
され、各入力信号を通過させるか、あるいは遮断するか
を選択するための複数の選択回路ブロックと、これらの
選択回路ブロックに、前記複数の入力信号を入力させる
ための、一方向のみに配線された入力線と、この入力線
と交差する方向のみに配線され、前記複数の選択回路ブ
ロックからの出力信号を出力させるための出力線とを設
けた。
に、入力信号のデューティ比を崩すことなく出力するこ
とができる信号選択回路を提供する。 【解決手段】 複数の入力信号から一つの信号を選択し
て出力する信号選択回路において、マトリクス状に配置
され、各入力信号を通過させるか、あるいは遮断するか
を選択するための複数の選択回路ブロックと、これらの
選択回路ブロックに、前記複数の入力信号を入力させる
ための、一方向のみに配線された入力線と、この入力線
と交差する方向のみに配線され、前記複数の選択回路ブ
ロックからの出力信号を出力させるための出力線とを設
けた。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩ等に内蔵さ
れた、複数の入力信号から一つの信号を選択して出力す
る信号選択回路に関する。
れた、複数の入力信号から一つの信号を選択して出力す
る信号選択回路に関する。
【０００２】
【従来の技術】従来より、ＬＳＩの配置配線は、コンピ
ュータにより自動的に配置位置が決められ配線がなされ
ていた。ＬＳＩの配置配線を行う回路の一例として、図
３に、２−１セレクタ７８を用いた４入力４出力の選択
回路を示す。図中のＤＥＣ回路７９は、選択制御端子９
〜１２からの信号をデコードして、２−１セレクタ７８
を制御する信号を生成するものである。図３の接続情報
を基に配置配線を行った場合、入力端子１〜４からの信
号が活性状態のまま並走し、２−１セレクタの２つの入
力端子に入力することになる。
ュータにより自動的に配置位置が決められ配線がなされ
ていた。ＬＳＩの配置配線を行う回路の一例として、図
３に、２−１セレクタ７８を用いた４入力４出力の選択
回路を示す。図中のＤＥＣ回路７９は、選択制御端子９
〜１２からの信号をデコードして、２−１セレクタ７８
を制御する信号を生成するものである。図３の接続情報
を基に配置配線を行った場合、入力端子１〜４からの信
号が活性状態のまま並走し、２−１セレクタの２つの入
力端子に入力することになる。
【０００３】
【発明が解決しようとする課題】ところで、近年のＬＳ
Ｉの高集積化、高速化はめざましく、並走する配線数や
配線長の増加、並走距離の長大化により、クロストーク
やデューティ比の劣化が問題となっている。図３の回路
の場合も、２つの活性状態の信号が並走しているので、
クロストークノイズが生ずる可能性がある。また、信号
が、単一の論理、すなわち正論理または負論理のまま伝
搬されるので、立ち上がりまたは立ち下がりのどちらか
一方のみに遅延が生じた場合、信号のデューティ比が変
化してしまうという問題がある。
Ｉの高集積化、高速化はめざましく、並走する配線数や
配線長の増加、並走距離の長大化により、クロストーク
やデューティ比の劣化が問題となっている。図３の回路
の場合も、２つの活性状態の信号が並走しているので、
クロストークノイズが生ずる可能性がある。また、信号
が、単一の論理、すなわち正論理または負論理のまま伝
搬されるので、立ち上がりまたは立ち下がりのどちらか
一方のみに遅延が生じた場合、信号のデューティ比が変
化してしまうという問題がある。
【０００４】本発明は、上記の問題を解決するためにな
されたもので、任意の入力信号を、制御信号を用いて任
意の出力信号に割り当てる半導体集積回路において、信
号間のクロストークに耐性を持たせると共に、入力信号
のデューティ比を崩すことなく出力することができる信
号選択回路を提供するものである。
されたもので、任意の入力信号を、制御信号を用いて任
意の出力信号に割り当てる半導体集積回路において、信
号間のクロストークに耐性を持たせると共に、入力信号
のデューティ比を崩すことなく出力することができる信
号選択回路を提供するものである。
【０００５】
【課題を解決するための手段】請求項１に記載の発明
は、複数の入力信号から一つの信号を選択して出力する
信号選択回路において、マトリクス状に配置され、各入
力信号を通過させるか、あるいは遮断するかを選択する
ための複数の選択回路ブロックと、これらの選択回路ブ
ロックに、前記複数の入力信号を入力させるための、一
方向のみに配線された入力線と、この入力線と交差する
方向のみに配線され、前記複数の選択回路ブロックから
の出力信号を出力させるための出力線とを有することを
特徴とする信号選択回路である。
は、複数の入力信号から一つの信号を選択して出力する
信号選択回路において、マトリクス状に配置され、各入
力信号を通過させるか、あるいは遮断するかを選択する
ための複数の選択回路ブロックと、これらの選択回路ブ
ロックに、前記複数の入力信号を入力させるための、一
方向のみに配線された入力線と、この入力線と交差する
方向のみに配線され、前記複数の選択回路ブロックから
の出力信号を出力させるための出力線とを有することを
特徴とする信号選択回路である。
【０００６】請求項２に記載の発明は、前記入力線また
は出力線は、定電位でバイアスされた配線で囲まれてい
ることを特徴とする請求項１に記載の信号選択回路であ
る。
は出力線は、定電位でバイアスされた配線で囲まれてい
ることを特徴とする請求項１に記載の信号選択回路であ
る。
【０００７】請求項３に記載の発明は、前記選択回路ブ
ロックは、定電位でバイアスされた配線で囲まれている
ことを特徴とする請求項１または２に記載の信号選択回
路である。
ロックは、定電位でバイアスされた配線で囲まれている
ことを特徴とする請求項１または２に記載の信号選択回
路である。
【０００８】請求項４に記載の発明は、前記選択回路ブ
ロックは、信号の論理を反転させる回路で構成され、前
記入力線または出力線にも、信号の論理を反転させる回
路が挿入されていることを特徴とする請求項１ないし３
のいずれかに記載の信号選択回路である。
ロックは、信号の論理を反転させる回路で構成され、前
記入力線または出力線にも、信号の論理を反転させる回
路が挿入されていることを特徴とする請求項１ないし３
のいずれかに記載の信号選択回路である。
【０００９】本発明は、１つの出力端子に１つの入力端
子の信号を割り当てるとき、選択されない他の入力端子
の信号を、インヒビットできるように制御信号を用いる
ことにより、出力端子へ伝搬する信号へのクロストーク
に耐性を持たせている。また、入力端子と出力端子を平
行に配置しないことにより、活性状態となっている信号
線の並走配線をなくし、クロストークに耐性を持たせて
いる。
子の信号を割り当てるとき、選択されない他の入力端子
の信号を、インヒビットできるように制御信号を用いる
ことにより、出力端子へ伝搬する信号へのクロストーク
に耐性を持たせている。また、入力端子と出力端子を平
行に配置しないことにより、活性状態となっている信号
線の並走配線をなくし、クロストークに耐性を持たせて
いる。
【００１０】また、信号線の上下または左右を、接地電
位または電源電位の定電位でバイアスした配線で囲むこ
とにより、他の信号線へのノイズの影響と他の信号線か
らの影響を抑え、クロストークに耐性を持たせている。
また、選択回路のブロックを接地電位または電源電位の
定電位でバイアスした配線で囲むことにより、他のブロ
ックへのノイズの影響と他のブロックからの影響を抑
え、クロストークに耐性を持たせている。
位または電源電位の定電位でバイアスした配線で囲むこ
とにより、他の信号線へのノイズの影響と他の信号線か
らの影響を抑え、クロストークに耐性を持たせている。
また、選択回路のブロックを接地電位または電源電位の
定電位でバイアスした配線で囲むことにより、他のブロ
ックへのノイズの影響と他のブロックからの影響を抑
え、クロストークに耐性を持たせている。
【００１１】また、インバータチェイン回路の様な反転
回路を用いることにより、デューティ比を容易に調整す
ることを可能とし、入力信号のデューティ比を崩すこと
なく出力することを可能としている。
回路を用いることにより、デューティ比を容易に調整す
ることを可能とし、入力信号のデューティ比を崩すこと
なく出力することを可能としている。
【００１２】
【発明の実施の形態】図１に、本発明の一実施形態であ
る４入力４出力の選択回路を示す。この回路は、入力端
子１〜４の任意の信号を、選択制御端子９〜１２からの
信号により決定し、任意の出力端子５〜８に出力する。
る４入力４出力の選択回路を示す。この回路は、入力端
子１〜４の任意の信号を、選択制御端子９〜１２からの
信号により決定し、任意の出力端子５〜８に出力する。
【００１３】ＮＡＮＤ回路１３は、入力端子１からの信
号を選択し、出力端子５へ出力するための回路であり、
ＮＡＮＤ回路１４は、入力端子１からの信号を選択し、
出力端子６へ出力するための回路である。以下、ＮＡＮ
Ｄ回路１５、１６の機能も同様であり、特定の入力端子
からの入力を特定の出力端子に出力するための回路であ
る。
号を選択し、出力端子５へ出力するための回路であり、
ＮＡＮＤ回路１４は、入力端子１からの信号を選択し、
出力端子６へ出力するための回路である。以下、ＮＡＮ
Ｄ回路１５、１６の機能も同様であり、特定の入力端子
からの入力を特定の出力端子に出力するための回路であ
る。
【００１４】ＮＡＮＤ回路１７、１８の組み合わせ回路
は、入力端子２からの信号を選択し、出力端子５へ出力
するための回路である。以下、ＮＡＮＤ回路１９〜４０
による組み合わせ回路も同様の機能を有し、特定の入力
端子からの入力を特定の出力端子に出力するための回路
である。
は、入力端子２からの信号を選択し、出力端子５へ出力
するための回路である。以下、ＮＡＮＤ回路１９〜４０
による組み合わせ回路も同様の機能を有し、特定の入力
端子からの入力を特定の出力端子に出力するための回路
である。
【００１５】また、インバータ４１〜７２は、伝達され
る信号の立ち上がりと立ち下がりを入れ替えるための回
路である。
る信号の立ち上がりと立ち下がりを入れ替えるための回
路である。
【００１６】なお、以下の文中では、入力端子１からの
信号を選択するＮＡＮＤ回路１３や、入力端子２からの
信号を選択するＮＡＮＤ回路１７と１８の組み合わせ回
路のように、入力端子からの信号を出力端子に伝搬させ
るかどうかを決定する回路を、セレクタ回路と呼ぶ。
信号を選択するＮＡＮＤ回路１３や、入力端子２からの
信号を選択するＮＡＮＤ回路１７と１８の組み合わせ回
路のように、入力端子からの信号を出力端子に伝搬させ
るかどうかを決定する回路を、セレクタ回路と呼ぶ。
【００１７】本実施形態では、クロストークの耐性を強
化するために、４種類の手法を用いている。１番目の手
法は、セレクタ回路において１つの信号線を選択したと
き、選択されない信号をインヒビットすることである。
即ち、図１のＮＡＮＤ回路１７と１８に着目し、ＮＡＮ
Ｄ回路１３からの信号をセレクトすることを考えると、
入力端子２からの信号は、ＮＡＮＤ回路１７でインヒビ
ットされ、このＮＡＮＤ回路１７の出力レベルは固定さ
れる。
化するために、４種類の手法を用いている。１番目の手
法は、セレクタ回路において１つの信号線を選択したと
き、選択されない信号をインヒビットすることである。
即ち、図１のＮＡＮＤ回路１７と１８に着目し、ＮＡＮ
Ｄ回路１３からの信号をセレクトすることを考えると、
入力端子２からの信号は、ＮＡＮＤ回路１７でインヒビ
ットされ、このＮＡＮＤ回路１７の出力レベルは固定さ
れる。
【００１８】また、入力端子２からの信号をセレクトす
ることを考えると、入力端子１からの信号はＮＡＮＤ回
路１３でインヒビットされ、このＮＡＮＤ回路１３の出
力レベルは固定される。さらに、図１において入力端子
１から出力端子５へ信号が伝搬される場合を考えると
き、入力端子２〜４からの信号が、ＮＡＮＤ回路１３か
ら出力端子５までの信号線と活性状態で並走しないよう
に、ＮＡＮＤ回路１７、２５、３３でインヒビットされ
るように構成されている。このように、各入力端子から
の信号をインヒビットする回路を設けることにより、選
択された入力端子の信号が伝搬するセレクタ回路の他方
の入力端子のレベルを固定し、活性状態で並走する信号
線をなくしている。
ることを考えると、入力端子１からの信号はＮＡＮＤ回
路１３でインヒビットされ、このＮＡＮＤ回路１３の出
力レベルは固定される。さらに、図１において入力端子
１から出力端子５へ信号が伝搬される場合を考えると
き、入力端子２〜４からの信号が、ＮＡＮＤ回路１３か
ら出力端子５までの信号線と活性状態で並走しないよう
に、ＮＡＮＤ回路１７、２５、３３でインヒビットされ
るように構成されている。このように、各入力端子から
の信号をインヒビットする回路を設けることにより、選
択された入力端子の信号が伝搬するセレクタ回路の他方
の入力端子のレベルを固定し、活性状態で並走する信号
線をなくしている。
【００１９】２番目の手法は、入力端子と出力端子を平
行に配置しないことである。図１では、入力端子１〜４
と出力端子５〜８を垂直に配置してある。各入力端子か
らの信号は上方から下方へ伝搬し、選択制御信号により
選択された信号は左方から右方の出力端子へと伝搬され
る。
行に配置しないことである。図１では、入力端子１〜４
と出力端子５〜８を垂直に配置してある。各入力端子か
らの信号は上方から下方へ伝搬し、選択制御信号により
選択された信号は左方から右方の出力端子へと伝搬され
る。
【００２０】ここで、入力端子１の信号が出力端子５へ
伝搬されるときを考える。このとき、ＮＡＮＤ回路１３
の出力信号と入力端子２からの信号、インバータ６５の
出力信号と入力端子３からの信号、インバータ６６の出
力信号と入力端子４からの信号が活性状態で交差する
が、クロストークの大きな原因になる並走配線はないの
で、クロストークに対する耐性は向上している。
伝搬されるときを考える。このとき、ＮＡＮＤ回路１３
の出力信号と入力端子２からの信号、インバータ６５の
出力信号と入力端子３からの信号、インバータ６６の出
力信号と入力端子４からの信号が活性状態で交差する
が、クロストークの大きな原因になる並走配線はないの
で、クロストークに対する耐性は向上している。
【００２１】３番目の手法は、各入力端子からの信号と
セレクタ回路の出力信号を、接地電位または電源電位の
定電位にバイアスした配線と隣接させることである。図
１の回路を配置配線した図２において、シールド配線７
３がそれである。このように、信号線を定電位の配線と
隣接させることにより、他の信号線で発生したノイズを
遮断し本配線への影響をなくすと共に、本配線で発生す
るノイズを遮断し他の配線への影響をなくすことができ
る。
セレクタ回路の出力信号を、接地電位または電源電位の
定電位にバイアスした配線と隣接させることである。図
１の回路を配置配線した図２において、シールド配線７
３がそれである。このように、信号線を定電位の配線と
隣接させることにより、他の信号線で発生したノイズを
遮断し本配線への影響をなくすと共に、本配線で発生す
るノイズを遮断し他の配線への影響をなくすことができ
る。
【００２２】４番目の手法は、セレクト回路を３番目の
手法と同様に、接地電位または電源電位の定電位にバイ
アスした配線で囲むことである。図２における、シール
ド配線７４〜７７がそれであり、これらのシールド配線
がセレクト回路Ａを囲んでいる。このように、定電位の
配線で囲むことにより、他のセレクト回路で発生したノ
イズを遮断し、本セレクト回路への影響をなくすと共
に、本セレクト回路で発生したノイズを遮断し、他のセ
レクト回路への影響をなくすことができる。以上の４手
法が、クロストークの耐性を強化するための手法であ
る。
手法と同様に、接地電位または電源電位の定電位にバイ
アスした配線で囲むことである。図２における、シール
ド配線７４〜７７がそれであり、これらのシールド配線
がセレクト回路Ａを囲んでいる。このように、定電位の
配線で囲むことにより、他のセレクト回路で発生したノ
イズを遮断し、本セレクト回路への影響をなくすと共
に、本セレクト回路で発生したノイズを遮断し、他のセ
レクト回路への影響をなくすことができる。以上の４手
法が、クロストークの耐性を強化するための手法であ
る。
【００２３】また、本実施形態では、信号のデューティ
比の劣化を防ぐために、図１に示すインバータ回路、Ｎ
ＡＮＤ回路が用いられている。このように反転回路を用
いることにより、信号が伝搬される信号線上に、立ち上
がりと立ち下がりの信号が交互にあらわれ、立ち上がり
遅延時間と立ち下がり遅延時間とが同程度発生するの
で、これらが相殺され、出力端子から出力される信号の
デューティ比の劣化を防ぐことができる。
比の劣化を防ぐために、図１に示すインバータ回路、Ｎ
ＡＮＤ回路が用いられている。このように反転回路を用
いることにより、信号が伝搬される信号線上に、立ち上
がりと立ち下がりの信号が交互にあらわれ、立ち上がり
遅延時間と立ち下がり遅延時間とが同程度発生するの
で、これらが相殺され、出力端子から出力される信号の
デューティ比の劣化を防ぐことができる。
【００２４】次に、本実施形態の動作を図１を参照して
説明する。出力端子５〜８に出力させるべき入力信号
は、選択制御端子９〜１２から制御信号を与えることに
より決定される。いま、入力端子１からの信号を出力端
子５へ伝搬させることを考える。このとき、選択制御端
子９-１から９-４に、それぞれ１，０，０，０を与える
ことにより、入力端子１からの信号を出力端子５へ伝搬
させる事ができる。同様に、各選択制御端子に制御信号
を与えることにより、任意の入力端子の信号を、任意の
出力端子へ伝搬させる事ができる。
説明する。出力端子５〜８に出力させるべき入力信号
は、選択制御端子９〜１２から制御信号を与えることに
より決定される。いま、入力端子１からの信号を出力端
子５へ伝搬させることを考える。このとき、選択制御端
子９-１から９-４に、それぞれ１，０，０，０を与える
ことにより、入力端子１からの信号を出力端子５へ伝搬
させる事ができる。同様に、各選択制御端子に制御信号
を与えることにより、任意の入力端子の信号を、任意の
出力端子へ伝搬させる事ができる。
【００２５】
【発明の効果】本発明によれば、入力端子からの信号線
どうし、セレクト回路の出力信号線どうし、または入力
端子からの信号線とセレクト回路の出力信号線の並走配
線をなくし、さらに、２種類のシールド配線を設けたの
で、ノイズの伝播を防ぎ、クロストークによるＬＳＩの
誤動作を防止することができる。
どうし、セレクト回路の出力信号線どうし、または入力
端子からの信号線とセレクト回路の出力信号線の並走配
線をなくし、さらに、２種類のシールド配線を設けたの
で、ノイズの伝播を防ぎ、クロストークによるＬＳＩの
誤動作を防止することができる。
【００２６】また、反転回路を用いた回路構成にしたの
で、出力端子から出力される信号のデューティ比の崩れ
を少なくすることができる。さらに、図１の様に規則正
しい回路構成としたので、回路の配置位置を、最短配線
が行える位置とすることが容易であり、コンピュータに
よる自動配線作業を可能とすることができる。
で、出力端子から出力される信号のデューティ比の崩れ
を少なくすることができる。さらに、図１の様に規則正
しい回路構成としたので、回路の配置位置を、最短配線
が行える位置とすることが容易であり、コンピュータに
よる自動配線作業を可能とすることができる。
【図面の簡単な説明】
【図１】 本発明の一実施形態である信号選択回路の回
路図。
路図。
【図２】 本発明の信号選択回路を配置配線した図。
【図３】 従来技術を説明するための回路図。
１〜４ 入力端子 ５〜８ 出力端子 ９〜１２ 選択制御端子 １３〜４０ ＮＡＮＤ
回路 ４１〜７２ インバータ ７３〜７７ シールド
配線 ７８ ２−１セレクタ ７９ ＤＥＣ回路
回路 ４１〜７２ インバータ ７３〜７７ シールド
配線 ７８ ２−１セレクタ ７９ ＤＥＣ回路
Claims (4)
- 【請求項１】 複数の入力信号から一つの信号を選択し
て出力する信号選択回路において、 マトリクス状に配置され、各入力信号を通過させるか、
あるいは遮断するかを選択するための複数の選択回路ブ
ロックと、 これらの選択回路ブロックに、前記複数の入力信号を入
力させるための、一方向のみに配線された入力線と、 この入力線と交差する方向のみに配線され、前記複数の
選択回路ブロックからの出力信号を出力させるための出
力線とを有することを特徴とする信号選択回路。 - 【請求項２】 前記入力線または出力線は、定電位でバ
イアスされた配線で囲まれていることを特徴とする請求
項１に記載の信号選択回路。 - 【請求項３】 前記選択回路ブロックは、定電位でバイ
アスされた配線で囲まれていることを特徴とする請求項
１または２に記載の信号選択回路。 - 【請求項４】 前記選択回路ブロックは、信号の論理を
反転させる回路で構成され、 前記入力線または出力線にも、信号の論理を反転させる
回路が挿入されていることを特徴とする請求項１ないし
３のいずれかに記載の信号選択回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15711299A JP3382886B2 (ja) | 1999-06-03 | 1999-06-03 | 信号選択回路 |
| US09/579,143 US6437632B1 (en) | 1999-06-03 | 2000-05-30 | Signal selecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15711299A JP3382886B2 (ja) | 1999-06-03 | 1999-06-03 | 信号選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000349607A true JP2000349607A (ja) | 2000-12-15 |
| JP3382886B2 JP3382886B2 (ja) | 2003-03-04 |
Family
ID=15642497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15711299A Expired - Fee Related JP3382886B2 (ja) | 1999-06-03 | 1999-06-03 | 信号選択回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6437632B1 (ja) |
| JP (1) | JP3382886B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014081281A (ja) * | 2012-10-16 | 2014-05-08 | Horiba Ltd | 超音波流量計 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8798044B2 (en) * | 2011-04-27 | 2014-08-05 | Mindspeed Technologies, Inc. | Orthogonal channel data switch |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5047760A (en) * | 1988-03-23 | 1991-09-10 | Dupont Pixel Systems Limited | Crossbar converter |
| JP2977321B2 (ja) | 1991-05-20 | 1999-11-15 | 株式会社東芝 | マルチプレクサ |
| JPH05199255A (ja) * | 1992-01-18 | 1993-08-06 | Mitsubishi Electric Corp | 電子クロスポイントスイッチ装置 |
| US5420534A (en) * | 1993-10-27 | 1995-05-30 | Loral Fairchild Corporation | Programmable NxM switching system with charge-coupled device multiplexer |
| JPH09252240A (ja) | 1996-03-14 | 1997-09-22 | Toppan Printing Co Ltd | マルチプレクサ |
-
1999
- 1999-06-03 JP JP15711299A patent/JP3382886B2/ja not_active Expired - Fee Related
-
2000
- 2000-05-30 US US09/579,143 patent/US6437632B1/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014081281A (ja) * | 2012-10-16 | 2014-05-08 | Horiba Ltd | 超音波流量計 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3382886B2 (ja) | 2003-03-04 |
| US6437632B1 (en) | 2002-08-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5285718B2 (ja) | プログラマブルロジックデバイス用ヘテロ型相互接続アーキテクチャ | |
| US6601227B1 (en) | Method for making large-scale ASIC using pre-engineered long distance routing structure | |
| JP2735034B2 (ja) | クロック信号分配回路 | |
| US7962880B2 (en) | Wire structures minimizing coupling effects between wires in a bus | |
| US6683474B2 (en) | Method and apparatus for communication using a distributed multiplexed bus | |
| JP3476403B2 (ja) | 半導体回路、その遅延調整方法及びそのレイアウト方法 | |
| JPH01246845A (ja) | 集積回路 | |
| JP2000349607A (ja) | 信号選択回路 | |
| JP2002124572A (ja) | 自動配置配線装置及びそれを用いる配置配線方法 | |
| US6944842B1 (en) | Method for making large-scale ASIC using pre-engineered long distance routing structure | |
| WO2000031609A1 (en) | A clock tree topology | |
| JP3198999B2 (ja) | スキャンパス回路のクロックツリー形成方法 | |
| US9564394B1 (en) | Methods and apparatus for reducing spatial overlap between routing wires | |
| US6557152B1 (en) | Method of designing signal distribution circuit and system for supporting the same | |
| JP2771165B2 (ja) | 半導体集積回路装置のレイアウト設計方法 | |
| JPH0582646A (ja) | クロストークノイズ防止機能を備えた半導体回路 | |
| JPH11274308A (ja) | 半導体集積回路及びそのレイアウト方法 | |
| JP3818191B2 (ja) | ソースシンクロナス・ソフトマクロ、および、情報処理装置 | |
| JP2020043174A (ja) | 半導体集積回路 | |
| JP2003249554A (ja) | 集積回路 | |
| JPH09191052A (ja) | 半導体集積回路 | |
| JPH1065106A (ja) | 集積回路のクロック分配回路 | |
| JPH02288415A (ja) | プログラマブルロジツクデバイスの配線間スイツチ要素及びプログラマブルロジツクデバイス構造 | |
| JP2004207530A (ja) | 半導体集積回路及びそのレイアウト設計方法 | |
| JPH0250459A (ja) | 集積回路の配置構造 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20021112 |
|
| LAPS | Cancellation because of no payment of annual fees |