JPH0250459A - 集積回路の配置構造 - Google Patents
集積回路の配置構造Info
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- JPH0250459A JPH0250459A JP63200202A JP20020288A JPH0250459A JP H0250459 A JPH0250459 A JP H0250459A JP 63200202 A JP63200202 A JP 63200202A JP 20020288 A JP20020288 A JP 20020288A JP H0250459 A JPH0250459 A JP H0250459A
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- 238000010586 diagram Methods 0.000 description 7
- 230000000644 propagated effect Effects 0.000 description 6
- 230000010354 integration Effects 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（Ｐｌ、ｇＡ上の利用分野）
この発明は、高集積化、高速化を可能にした集積回路の
配置構造に関し、特にセミカスタムＬＳＩやマイクロプ
ロセッサ等の集積回路に使用されるｂのである。
配置構造に関し、特にセミカスタムＬＳＩやマイクロプ
ロセッサ等の集積回路に使用されるｂのである。
（従来の技術）
半導体技術の急速な発展にともなって、集積回路の高速
化、高集積化が進んでいる。このような傾向にあって、
集積回路のレイアウト設計にあっても、高密度化がなさ
れている。
化、高集積化が進んでいる。このような傾向にあって、
集積回路のレイアウト設計にあっても、高密度化がなさ
れている。
第４図は所望の機能を右する２つの機能ブロック１と、
この機能ブロック１を制ｍ＋する制御ブロック３とのレ
イアラ１〜を示ず図である。
この機能ブロック１を制ｍ＋する制御ブロック３とのレ
イアラ１〜を示ず図である。
第４図において、機能ブロック１は、例えばマイクロプ
ロセッサに用いられる算術論理演算回路やバレルシフタ
等を含む実行ユニットである。このような機能ブロック
１の一方には、ｎビットの入力データ信号が与えられ、
機能ブロック１の他方からｎビットの出力データ信号が
出力されている。ずなわら、データ信号は、例えばアル
ミ配線を介してＹ方向へ伝搬されている。
ロセッサに用いられる算術論理演算回路やバレルシフタ
等を含む実行ユニットである。このような機能ブロック
１の一方には、ｎビットの入力データ信号が与えられ、
機能ブロック１の他方からｎビットの出力データ信号が
出力されている。ずなわら、データ信号は、例えばアル
ミ配線を介してＹ方向へ伝搬されている。
このような場合に、機能ブロック１の動作制御に係る制
御信＠（機能ブロック１の制御のために機能ブロック１
を入出力する信号）は、データ信号に対して垂直に伝搬
さゼることが多い。すなわち、データ信号がＹ方向へ伝
搬される場合には、制御信号をＸ方向へ伝搬させるよう
にしている。
御信＠（機能ブロック１の制御のために機能ブロック１
を入出力する信号）は、データ信号に対して垂直に伝搬
さゼることが多い。すなわち、データ信号がＹ方向へ伝
搬される場合には、制御信号をＸ方向へ伝搬させるよう
にしている。
したがって、制御信号をそれぞれの機能ブロック１間と
入出力させる制御ブロック３は、機能ブロック１の左側
あるいは右側のどちらか片側に配７１されることになる
。
入出力させる制御ブロック３は、機能ブロック１の左側
あるいは右側のどちらか片側に配７１されることになる
。
このようなレイアウトにあって、制御信号は機能ブロッ
ク１が形成されている素子領域内を伝搬することはでき
ない。これは、素子領域では形成された素子に給電づ−
る少なくとも１種類のアルミ配線が必要となるためであ
る。したがって、配線領域５を機能ブロック１をＹ方向
から挾むように形成し、制御信号を第５図に示すように
配線領域５内の配線７を介して制御信号をＩｆｆｆｆロ
ブロック１御ブロック３間で入出力させるようにしてい
る。
ク１が形成されている素子領域内を伝搬することはでき
ない。これは、素子領域では形成された素子に給電づ−
る少なくとも１種類のアルミ配線が必要となるためであ
る。したがって、配線領域５を機能ブロック１をＹ方向
から挾むように形成し、制御信号を第５図に示すように
配線領域５内の配線７を介して制御信号をＩｆｆｆｆロ
ブロック１御ブロック３間で入出力させるようにしてい
る。
このため、制御信号の増加にともなって配線の本数が増
えると、配線領域５はＹ方向に拡がることになる。した
がって、配線領域５と機能ブｌ」ツク１間に形成される
配線（！１！直方向の配線）の配線が艮（なる。これは
、配線負荷が大きくなり、制御信号の遅延を招くことに
なる。
えると、配線領域５はＹ方向に拡がることになる。した
がって、配線領域５と機能ブｌ」ツク１間に形成される
配線（！１！直方向の配線）の配線が艮（なる。これは
、配線負荷が大きくなり、制御信号の遅延を招くことに
なる。
さらに、制御信号を一方側から入出力させるようにする
と、７ｉ４５図に承りように、デッドスペースが生じる
ことになる。このデッドスペースは、制御信号が増加し
て配線領域５が大きくなると極めて顕著なものとなる。
と、７ｉ４５図に承りように、デッドスペースが生じる
ことになる。このデッドスペースは、制御信号が増加し
て配線領域５が大きくなると極めて顕著なものとなる。
したがって、面積効率を著しく悪化させることになる。
一方、制御信号は、−度に大きな負荷を駆動するために
、バッフ７回路を介して出力される。このようなバッフ
ァ回路は、機能ブロック１及び制御ブロック３内に形成
されない場合には、例えば第６図に示すように、機能ブ
ロック１と制御ブロック３との間に配置される。第６図
において、バッファ回路８はＹ方向に配列されており、
バッフ７回路８の１セルを点線で示している。
、バッフ７回路を介して出力される。このようなバッフ
ァ回路は、機能ブロック１及び制御ブロック３内に形成
されない場合には、例えば第６図に示すように、機能ブ
ロック１と制御ブロック３との間に配置される。第６図
において、バッファ回路８はＹ方向に配列されており、
バッフ７回路８の１セルを点線で示している。
このような配置構成にあっては、Ｙ方向の寸法がバッフ
ァ回路８におけるＹ方向のピッチに依存することになる
。このため、制御ｉｔ倍信号多くなりバッファ回路が増
加づると、バッフ７回路８と機能ブロック１及び制御ブ
ロック３とを接続する配線、が形成される配線クランク
領域９がＹ方向へ拡がる。これにより、デッドスペース
１１が第６図に示すように機能ブロック１及び制御ブロ
ック３の下方領域に形成されることになる。
ァ回路８におけるＹ方向のピッチに依存することになる
。このため、制御ｉｔ倍信号多くなりバッファ回路が増
加づると、バッフ７回路８と機能ブロック１及び制御ブ
ロック３とを接続する配線、が形成される配線クランク
領域９がＹ方向へ拡がる。これにより、デッドスペース
１１が第６図に示すように機能ブロック１及び制御ブロ
ック３の下方領域に形成されることになる。
（発明が解決しようとする課題）
上記したように、制御信号が、機能ブロックを挾むよう
に形成された配線領域内の配線を介して機能ブロックの
片側を人出ツノする場合には、制御信号の増加とともに
配線領域がＹ方向に拡がる。
に形成された配線領域内の配線を介して機能ブロックの
片側を人出ツノする場合には、制御信号の増加とともに
配線領域がＹ方向に拡がる。
これにより、配線領域に生じるデッドスペースが拡大し
て、面積効率が悪化するという問題が生じる。
て、面積効率が悪化するという問題が生じる。
また、配線領域がＹ方向へ拡がることにより、配線がＹ
方向に長くなる。これにより、配線の負荷が増加して、
！１ＩＩＩｌ信号の遅延を招くことになる。
方向に長くなる。これにより、配線の負荷が増加して、
！１ＩＩＩｌ信号の遅延を招くことになる。
さらに、機能ブロックと制御ブロックとの間にバッファ
回路を配置した場合に、制御信号が増えると、配線クラ
ンク領域がＹ方向に１１ｇ大することになる。このため
、配線クランク領域のＹ方向の寸法は、機能ブロック及
び制御ブロックのＹ方向の寸法よりも大きくなり、デッ
ドスペースが生じる。したがって、制御信号の増加とと
もに面積効率が悪化することになる。
回路を配置した場合に、制御信号が増えると、配線クラ
ンク領域がＹ方向に１１ｇ大することになる。このため
、配線クランク領域のＹ方向の寸法は、機能ブロック及
び制御ブロックのＹ方向の寸法よりも大きくなり、デッ
ドスペースが生じる。したがって、制御信号の増加とと
もに面積効率が悪化することになる。
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、面積効率を高めることによ
り高集積化を図るととｂに、信号配線を短くすることに
より信舅伝搬の高速化を図り、動作処理の高速化に寄与
することができる集積回路の配置構造を提供することに
ある。
、その目的とするところは、面積効率を高めることによ
り高集積化を図るととｂに、信号配線を短くすることに
より信舅伝搬の高速化を図り、動作処理の高速化に寄与
することができる集積回路の配置構造を提供することに
ある。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するために、こり発明は、データ信すが
入出力されて所望の処理を行う機能ブロックと、前記機
能ブロックの制御に係るｉｔ、ＩＩ御倍信号前記機能ブ
ロックとの間で前記データ信号と直交する方向に入出力
されて前記機能ブロックを制御する制御ブロックとを備
え、前記機能ブロックを挟み込むように前記８１ｍブロ
ックを配ｌして、前記制御信号を前記制御ブロックに対
して異なる方向から入出力させるような構成とした。
入出力されて所望の処理を行う機能ブロックと、前記機
能ブロックの制御に係るｉｔ、ＩＩ御倍信号前記機能ブ
ロックとの間で前記データ信号と直交する方向に入出力
されて前記機能ブロックを制御する制御ブロックとを備
え、前記機能ブロックを挟み込むように前記８１ｍブロ
ックを配ｌして、前記制御信号を前記制御ブロックに対
して異なる方向から入出力させるような構成とした。
（作用）
上記構成において、この発明は、ｉ、ｌＪ ｍブロック
を機能ブロックに対して分散して配置し、制御信号が集
中し゛て入出力されないようにしている。
を機能ブロックに対して分散して配置し、制御信号が集
中し゛て入出力されないようにしている。
（実施例）
以下、図面を用いてこの発明の詳細な説明する。
第１図はこの発明の一実施例に係る集積回路の配置構造
を示づブロック図、第２図はこの発明の他の実施例に係
る集積回路の配置構造を示すブロック図である。なお、
第１図及び第２図において、第４図と同符丹のものは同
一機能を右づるちのであり、その説明は省略する。
を示づブロック図、第２図はこの発明の他の実施例に係
る集積回路の配置構造を示すブロック図である。なお、
第１図及び第２図において、第４図と同符丹のものは同
一機能を右づるちのであり、その説明は省略する。
第１図に示ず実施例は、Ｙ方向に配置された２つの機能
ブロック１に対してデータ信号がＹ方向に入出力づる構
成にあって、制御ブロック３がＸ方向に機能ブロック１
を挟み込むように配置されている。ザなわら、第４図に
示した制御ブロック３を２つに分割して、分割したそれ
ぞれの制御ブロック３を機能ブロック１の左右に配置し
ている。
ブロック１に対してデータ信号がＹ方向に入出力づる構
成にあって、制御ブロック３がＸ方向に機能ブロック１
を挟み込むように配置されている。ザなわら、第４図に
示した制御ブロック３を２つに分割して、分割したそれ
ぞれの制御ブロック３を機能ブロック１の左右に配置し
ている。
制御ブロック３は、例えばスタンダードヒルを用いた自
動配置配線によって形成される。なお、この実施例にあ
っては、制御ブロック３内にバッファ回路を含んでいる
ものとする。
動配置配線によって形成される。なお、この実施例にあ
っては、制御ブロック３内にバッファ回路を含んでいる
ものとする。
このように配置されたそれぞれの制御ブロック３と機能
ブロック１間を入出力する制御信号は、第４図と同様に
機能ブロック１の上下に形成された配線領域５内の配線
を介して、データ信号と直交するようにＸ方向へ伝搬さ
れる。
ブロック１間を入出力する制御信号は、第４図と同様に
機能ブロック１の上下に形成された配線領域５内の配線
を介して、データ信号と直交するようにＸ方向へ伝搬さ
れる。
したがって、一方の制御ブロック３と機能ブロック１を
入出力する制御信号は、第４図に示した従来例に比べて
半分となり、配線領域５の左右両側に配線を形成４るこ
とができる。づなわら、第３図に示すように、左右両方
向のそれぞれの配線１５を同一のＹ座標値として配置形
成できる。このため、制御信号を伝搬させる４本の配線
を形成（）た場合に、第４図に示した従来例ではＹ方向
に４本分の配線幅が必要となるのに対して、この実施例
ぐは？ｊＥ３図に示すように、Ｙ方向に２本分の配線幅
で済むことになる。したがって、配線領域５の面積を低
減することができるようになる。
入出力する制御信号は、第４図に示した従来例に比べて
半分となり、配線領域５の左右両側に配線を形成４るこ
とができる。づなわら、第３図に示すように、左右両方
向のそれぞれの配線１５を同一のＹ座標値として配置形
成できる。このため、制御信号を伝搬させる４本の配線
を形成（）た場合に、第４図に示した従来例ではＹ方向
に４本分の配線幅が必要となるのに対して、この実施例
ぐは？ｊＥ３図に示すように、Ｙ方向に２本分の配線幅
で済むことになる。したがって、配線領域５の面積を低
減することができるようになる。
さらに、配線領域５におけるＹ方向の寸法が縮まるため
、配線領域５から機能ブロック１の方向に形成される配
線が短くなる。また、左右両側から配線を形成できるた
め、配線領域５内のＸ方向に形成される配線にあっても
短くなる。このため、配線負荷が低減されて、υＩｔｉ
Ｉ号を高速に伝搬させることが可能となる。したがって
、機能ブロック１で行われる処理を高速に実行すること
ができるようになる。
、配線領域５から機能ブロック１の方向に形成される配
線が短くなる。また、左右両側から配線を形成できるた
め、配線領域５内のＸ方向に形成される配線にあっても
短くなる。このため、配線負荷が低減されて、υＩｔｉ
Ｉ号を高速に伝搬させることが可能となる。したがって
、機能ブロック１で行われる処理を高速に実行すること
ができるようになる。
上記した実施例では、制御ブロック３内にバッフ７回路
を含む構成としたが、バッファ回路を制御ブロック３か
ら分離独立させるようにしてもよい。このような場合に
は゛、制御ブロック３から分離されたバッフ７回路をバ
ッフ？回路ブロック１３として、機能ブロック１と制御
ブロック３との間に配置するようにすればよい。
を含む構成としたが、バッファ回路を制御ブロック３か
ら分離独立させるようにしてもよい。このような場合に
は゛、制御ブロック３から分離されたバッフ７回路をバ
ッフ？回路ブロック１３として、機能ブロック１と制御
ブロック３との間に配置するようにすればよい。
このような配置構成にあっても、上記した実施例と同様
な効果が得られることは勿論である。さらに、この実施
例では、機能ブロック１とバッファ回路ブロック１３間
及びバッファ回路ブロック１３と制御ブロック３間を接
続する配線が形成されるそれぞれの配線クランク領域の
面積は、第６図に示した従来例に比べて低減される。こ
れにより、配線クランク領域のＹ方向の寸法は、Ｙ方向
に配列されたバッファ回路の寸法内に収まり、第６図に
示すようなデッドスペース１１が生じることはなくなる
。したがって、面積効率を高めることができるようにな
る。
な効果が得られることは勿論である。さらに、この実施
例では、機能ブロック１とバッファ回路ブロック１３間
及びバッファ回路ブロック１３と制御ブロック３間を接
続する配線が形成されるそれぞれの配線クランク領域の
面積は、第６図に示した従来例に比べて低減される。こ
れにより、配線クランク領域のＹ方向の寸法は、Ｙ方向
に配列されたバッファ回路の寸法内に収まり、第６図に
示すようなデッドスペース１１が生じることはなくなる
。したがって、面積効率を高めることができるようにな
る。
こ、のように、上記したこの発明におけるそれぞれの実
施例は、高密度化及び高速処理が要求されるマイクロプ
ロセッサに好適なものとなる。なお、上記したそれぞれ
の実施例では、データ信号がＹ方向に伝搬して、これと
直交するようにＸ方向に制御信号が入出力するように、
制御ブロック３を機能ブロック１に対して左右方向に配
置したが、データ信号がＸ方向に伝搬する場合には、制
御ブロック３を機能ブロック１に対して上下方向に配ロ
スればよいことは勿論である。
施例は、高密度化及び高速処理が要求されるマイクロプ
ロセッサに好適なものとなる。なお、上記したそれぞれ
の実施例では、データ信号がＹ方向に伝搬して、これと
直交するようにＸ方向に制御信号が入出力するように、
制御ブロック３を機能ブロック１に対して左右方向に配
置したが、データ信号がＸ方向に伝搬する場合には、制
御ブロック３を機能ブロック１に対して上下方向に配ロ
スればよいことは勿論である。
［発明の効果］
以上説明したように、この発明によれば、制御ブロック
を分散配置することにより、制御信号と機能ブロック間
を入出力する制御信号の集中を緩和するようにしたので
、面積効率の良好なレイアウト設計を行うことができる
。これにより、高集積化が可能となる。さらに、信号配
線の短縮によりｖ制御信号を高速化することが可能とな
り、処理動作を高速に行うことができる。
を分散配置することにより、制御信号と機能ブロック間
を入出力する制御信号の集中を緩和するようにしたので
、面積効率の良好なレイアウト設計を行うことができる
。これにより、高集積化が可能となる。さらに、信号配
線の短縮によりｖ制御信号を高速化することが可能とな
り、処理動作を高速に行うことができる。
第１図はこの発明の一実施例に係る集積回路の配置ａ造
を示す図、第２図はこの発明の他の実施例に係る集積回
路の配４構造を示す図、第３図は第１図及び第２図に示
す配置構造にＪ３ける配線のレイアウトを示寸図、第４
図及び第６図は従来におりる集積回路の配置構造を示す
図、第５図は第４図及び第６図に示す配置構造における
配線のレイアウトを示す図である。 １・・・機能１０ツク ３・・・制御ブロック ５・・・配線領域 ７・・・配線 ８・・・バッファ回路 １３・・・バッファ回路ブロック
を示す図、第２図はこの発明の他の実施例に係る集積回
路の配４構造を示す図、第３図は第１図及び第２図に示
す配置構造にＪ３ける配線のレイアウトを示寸図、第４
図及び第６図は従来におりる集積回路の配置構造を示す
図、第５図は第４図及び第６図に示す配置構造における
配線のレイアウトを示す図である。 １・・・機能１０ツク ３・・・制御ブロック ５・・・配線領域 ７・・・配線 ８・・・バッファ回路 １３・・・バッファ回路ブロック
Claims (3)
- （１）データ信号が入出力されて所望の処理を行う機能
ブロックと、 前記機能ブロックの制御に係る制御信号が前記機能ブロ
ックとの間で前記データ信号と直交する方向に入出力さ
れて前記機能ブロックを制御する制御ブロックとを備え
、 前記機能ブロックを挟み込むように前記制御ブロックを
配置して、前記制御信号を前記制御ブロックに対して異
なる方向から入出力させるようにしたことを特徴とする
集積回路の配置構造。 - （２）前記制御ブロックと前記機能ブロックとの間に前
記制御信号を入力するバッファ回路を配置したことを特
徴とする集積回路の配置構造。 - （３）前記制御ブロックは、スタンダードセルを用いた
自動配置配線によって形成されることを特徴とする請求
項２及び請求項３に記載の集積回路の配置構造。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63200202A JP2790287B2 (ja) | 1988-08-12 | 1988-08-12 | 集積回路の配置構造 |
| KR1019890011494A KR920005864B1 (ko) | 1988-08-12 | 1989-08-12 | 집적회로의 배치구조 |
| US07/950,731 US5359212A (en) | 1988-08-12 | 1992-09-24 | Integrated circuit with layout effective for high-speed processing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63200202A JP2790287B2 (ja) | 1988-08-12 | 1988-08-12 | 集積回路の配置構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0250459A true JPH0250459A (ja) | 1990-02-20 |
| JP2790287B2 JP2790287B2 (ja) | 1998-08-27 |
Family
ID=16420499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63200202A Expired - Lifetime JP2790287B2 (ja) | 1988-08-12 | 1988-08-12 | 集積回路の配置構造 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2790287B2 (ja) |
| KR (1) | KR920005864B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9231895B2 (en) | 2012-10-23 | 2016-01-05 | International Business Machines Corporation | Tag management of information technology services improvement |
| US10326444B2 (en) | 2014-08-28 | 2019-06-18 | Seiko Epson Corporation | Integrated circuit device and electronic appliance |
Citations (5)
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| JPS56134745A (en) * | 1980-03-26 | 1981-10-21 | Nec Corp | Integrated circuit device |
| JPS59127845A (ja) * | 1983-01-13 | 1984-07-23 | Seiko Epson Corp | 集積回路のテスト回路 |
| JPS59149424A (ja) * | 1983-02-15 | 1984-08-27 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS60134460A (ja) * | 1983-12-23 | 1985-07-17 | Hitachi Ltd | 半導体記憶装置とそのレイアウト方法 |
| JPS6244835A (ja) * | 1985-08-23 | 1987-02-26 | Hitachi Ltd | マイクロ・プロセツサ |
-
1988
- 1988-08-12 JP JP63200202A patent/JP2790287B2/ja not_active Expired - Lifetime
-
1989
- 1989-08-12 KR KR1019890011494A patent/KR920005864B1/ko not_active IP Right Cessation
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| US9231895B2 (en) | 2012-10-23 | 2016-01-05 | International Business Machines Corporation | Tag management of information technology services improvement |
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