JPS59149424A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS59149424A JPS59149424A JP58025030A JP2503083A JPS59149424A JP S59149424 A JPS59149424 A JP S59149424A JP 58025030 A JP58025030 A JP 58025030A JP 2503083 A JP2503083 A JP 2503083A JP S59149424 A JPS59149424 A JP S59149424A
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- JP
- Japan
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- circuit
- integrated circuit
- power supply
- output
- control circuit
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- Logic Circuits (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体集積回路装置に係り、特にその外部ま
たげ内部の異常を検知して電源を遮断できるようにした
改良に関するものである。
たげ内部の異常を検知して電源を遮断できるようにした
改良に関するものである。
以下、相補形ＭＯ８集積回路（０ＭＯ８ＩＣ）を例にと
って説明する。
って説明する。
第１図は、従来の０ＭＯ８ＩＣの一例を示すブロック構
成図で、（１）ｌｌ″−１（！ＭＯ８ｘｃ 、 （１１
は電源制御回路、（３）は中央処理回路部（ＣＰＵ）
＠ｉ 、読み出し専用メモリ（ＲＯＭ） １３１）ｔ’
ラｙグムアクセスメモリ（ＲＡＭ） ＠ ｆｘどで構
成される主回路、（４）ハインバータ、（６）は電源制
御回路（２）および主回路（３１Ｋ共通に供給される第
１の電源、、 ｔｅ＋は電源制御回路＋２１ Ｋ ｆｌ
常時供給され、主回路（３）に対してけ′電源制御回路
（２）の出力（７）によって制御されるインバータ（４
）の出力（８）として供給される第２の４源である。電
源制御回路（２）への制御信号はＣＭＯＢＩＯ（１１の
外から直接与えられる入力（９）と、主回路（３）に与
えられる入力（１０）に従って活性化される主回路（３
）からの出力１１１＋とがある。第２図は電源制御回路
（２）の構成を示すブロック図で、Ｒ／Ｓフリップ７０
ツブで構成されている。
成図で、（１）ｌｌ″−１（！ＭＯ８ｘｃ 、 （１１
は電源制御回路、（３）は中央処理回路部（ＣＰＵ）
＠ｉ 、読み出し専用メモリ（ＲＯＭ） １３１）ｔ’
ラｙグムアクセスメモリ（ＲＡＭ） ＠ ｆｘどで構
成される主回路、（４）ハインバータ、（６）は電源制
御回路（２）および主回路（３１Ｋ共通に供給される第
１の電源、、 ｔｅ＋は電源制御回路＋２１ Ｋ ｆｌ
常時供給され、主回路（３）に対してけ′電源制御回路
（２）の出力（７）によって制御されるインバータ（４
）の出力（８）として供給される第２の４源である。電
源制御回路（２）への制御信号はＣＭＯＢＩＯ（１１の
外から直接与えられる入力（９）と、主回路（３）に与
えられる入力（１０）に従って活性化される主回路（３
）からの出力１１１＋とがある。第２図は電源制御回路
（２）の構成を示すブロック図で、Ｒ／Ｓフリップ７０
ツブで構成されている。
ＣＰＵ（ト）はアドレス信号−によってＲＯＭ Ｃｔυ
をアドレスし、その読み出し出力（至）ｆｉ ＣＰＵ（
７）へ入力される。ｃｐｕｏｌは各種レジスタ群を有し
ており、上記ＲＯＭＧ！υからの出力（至）ｕ ＣＰＵ
（７）内の命令レジスタ（図示せず）においてデコード
され、各部に対する指示として出力される。また、ＣＰ
Ｕ（７）とＲＡＭ ｕ２との間は線（ト）、（至）を通
してデータの交換、転送が行なわれる。
をアドレスし、その読み出し出力（至）ｆｉ ＣＰＵ（
７）へ入力される。ｃｐｕｏｌは各種レジスタ群を有し
ており、上記ＲＯＭＧ！υからの出力（至）ｕ ＣＰＵ
（７）内の命令レジスタ（図示せず）においてデコード
され、各部に対する指示として出力される。また、ＣＰ
Ｕ（７）とＲＡＭ ｕ２との間は線（ト）、（至）を通
してデータの交換、転送が行なわれる。
次に、上記従来の０ＭＯ８ＩＣ！の動作について説明す
る。この従来例は電子卓上計算器（いわゆる電卓）用の
工Ｃなどに一般に用いられるものである。
る。この従来例は電子卓上計算器（いわゆる電卓）用の
工Ｃなどに一般に用いられるものである。
この従来例では電源制御回路（２） Ｋは第１の電源（
５）と第２の電源（６）との互いに異なる電位が供給さ
れ、主回路＋３１ Ｋ Ｖｉ第１の４源（６）の電位と
、電源制御回路（２）で制御されるインバータ（４）の
出力（８）の電位とが供給される。このインバータ（４
）の出力（８）の電位ｔｆｉ電源制御回路（２１ｖｃよ
って、第１の電源（５）の電位または第２の゛電源（６
）の電位に制御される。従って、この出力（８）の電位
が第２の電源（６）の電位と等しいときＶＣは主回路ｆ
３＋ ！ｆｉ動作するが、出力（８）の電位が第１の電
源（５）の電位と等しいときＫは主回路（３）は動作し
ない。゛電源制御回路（２）は前述の第２図に示すよう
に入力（９）でセットされ、ＣＰＵ（７）の出力（１１
）でリセットされる。
５）と第２の電源（６）との互いに異なる電位が供給さ
れ、主回路＋３１ Ｋ Ｖｉ第１の４源（６）の電位と
、電源制御回路（２）で制御されるインバータ（４）の
出力（８）の電位とが供給される。このインバータ（４
）の出力（８）の電位ｔｆｉ電源制御回路（２１ｖｃよ
って、第１の電源（５）の電位または第２の゛電源（６
）の電位に制御される。従って、この出力（８）の電位
が第２の電源（６）の電位と等しいときＶＣは主回路ｆ
３＋ ！ｆｉ動作するが、出力（８）の電位が第１の電
源（５）の電位と等しいときＫは主回路（３）は動作し
ない。゛電源制御回路（２）は前述の第２図に示すよう
に入力（９）でセットされ、ＣＰＵ（７）の出力（１１
）でリセットされる。
具体的には、例えば電卓セットでけ’ＯＮ”キーと°’
ＯＦＦ”キーと全備えており、°°ＯＮ“キー人力が。
ＯＦＦ”キーと全備えており、°°ＯＮ“キー人力が。
入力＋９１ Ｋ相当し、この入力（９）が与えられると
、電源制御回路（２）はセットされ出力（７）け高レベ
ルとなり、インバータ（４）の出力＋８） ｌ’Ｕ Ｕ
第２の電源（６）の電位が出力され主回路（３）は動作
を開始する。一方、”ＯＦＦ” ＃−人力は入力ｔ１０
１ Ｋ相当し、コノ入力（ｌＯ）が与えられると、ＣＰ
Ｕ（７）けパワー・オフ命令を実行し、その出力（１１
）が活性化し、電源制御回路（２＋’＆ｌＪセツトする
。これによって、出力（７）は低レベルとなり、インバ
ータ（４）の出力１８Ｕ：Ｈ第１の電源（５）−の電位
が出力され、主回路（３）は動作を停止する。
、電源制御回路（２）はセットされ出力（７）け高レベ
ルとなり、インバータ（４）の出力＋８） ｌ’Ｕ Ｕ
第２の電源（６）の電位が出力され主回路（３）は動作
を開始する。一方、”ＯＦＦ” ＃−人力は入力ｔ１０
１ Ｋ相当し、コノ入力（ｌＯ）が与えられると、ＣＰ
Ｕ（７）けパワー・オフ命令を実行し、その出力（１１
）が活性化し、電源制御回路（２＋’＆ｌＪセツトする
。これによって、出力（７）は低レベルとなり、インバ
ータ（４）の出力１８Ｕ：Ｈ第１の電源（５）−の電位
が出力され、主回路（３）は動作を停止する。
このインバータ（４）は゛電源に対して直列に挿入され
るが、電源電流の大きいｐチャネルＭＯ８ｌ−ランジス
タｆたはｎチャネルＭＯＳトランジスタで構Ｉ戊された
ＩＣでは、電源インピーダンスによる電圧低Ｆその他の
問題があり、ｐチャネルおよびｎチャネルＭＯＳトラン
ジスタで構成される電源電流の小さい０ＭＯ８ＩＣＥお
いてのみ一般的である。
るが、電源電流の大きいｐチャネルＭＯ８ｌ−ランジス
タｆたはｎチャネルＭＯＳトランジスタで構Ｉ戊された
ＩＣでは、電源インピーダンスによる電圧低Ｆその他の
問題があり、ｐチャネルおよびｎチャネルＭＯＳトラン
ジスタで構成される電源電流の小さい０ＭＯ８ＩＣＥお
いてのみ一般的である。
第１図のような構成が電卓用ＩＣなどに適用されるのは
、電源スイッチをキー人力に置き換えることによって、
セット価格の低減分図る点や、０ＭＯ８ＲＡＭによる不
揮発性メモＩＪ ｋ電源制御回路（２）の中に構成し、
ＲＡＭの内容ケ失なうことなく長時間保持しつつ演算ヲ
行なう必要のないときは゛電源を遮断することによって
電流消費を飛躍的に減少させる点を目的としている。
、電源スイッチをキー人力に置き換えることによって、
セット価格の低減分図る点や、０ＭＯ８ＲＡＭによる不
揮発性メモＩＪ ｋ電源制御回路（２）の中に構成し、
ＲＡＭの内容ケ失なうことなく長時間保持しつつ演算ヲ
行なう必要のないときは゛電源を遮断することによって
電流消費を飛躍的に減少させる点を目的としている。
以上説明した従来の構成では、主としてこの回路の外部
で発生する外来ノイズ、熱、光、圧力。
で発生する外来ノイズ、熱、光、圧力。
湿気などが一定量以七になると、誤動作を生じ、または
故障に至るという欠点があり、また、Ｃ！ＭＯ８工Ｃの
場合、ラッチアップ現象という固有σ）′直流異常増加
現象があり、この現象が発生すると電源を遮断しないと
回復しない。
故障に至るという欠点があり、また、Ｃ！ＭＯ８工Ｃの
場合、ラッチアップ現象という固有σ）′直流異常増加
現象があり、この現象が発生すると電源を遮断しないと
回復しない。
この発明は以上のような点ｌ／ｉ：鑑みてなされたもの
で、一定遺以上の外来ノイズ、熱、光、圧力。
で、一定遺以上の外来ノイズ、熱、光、圧力。
湿気な・どをＩＣ内部の判定回路で判定し、電源を遮断
する゛ことによって、誤動作、故障、ラッチアップ現象
の発生を回避軽減できる工Ｃｆ提供するものである。
する゛ことによって、誤動作、故障、ラッチアップ現象
の発生を回避軽減できる工Ｃｆ提供するものである。
第３図はこの発明に用いる比較判定回路内蔵のマイクロ
コンピュータの概念構成図で、第１図と同一符号は同等
部分を示す。１１２１はこの比較回路内蔵のマイクロコ
ンピュータ、ｔｌ：ｌｊディジタル／アナログ（Ｄ／Ａ
）変換器で、ｃｒｔｙ ｃｌｌからの指令（＋４） Ｖ
Ｃ従って、順次所定のアナログ基準量ｔ１５１発生させ
、比較器（１６）において、このアナログ基＄量（Ｉ６
）と外部からの検知アナログ入力（１７１との大小比較
を行ない、比較結果（１８） ’ｉｍ出力する。判定回
路（１９） ｉｊこの比較結果ｔ１５１ Ｋ従って次の
命令の実行を制御する出力（４）をＣＰＵα）に供給す
る。ＣＰＵ（７）はこの判定結果を考慮しつつ、次に比
較されるべき−ｒナログ基ｖｉｔ’を発生させる指令（
１４１’ｋ Ｄ／Ａ変換器＋１３１に出力する。このよ
うな動作ケ繰返えすことによって、各種アナログ人力（
１７１の判定を行なう。こねら一連の動作の指示灯ＲＯ
Ｍ Ｃ（ηに書き込まれている。
コンピュータの概念構成図で、第１図と同一符号は同等
部分を示す。１１２１はこの比較回路内蔵のマイクロコ
ンピュータ、ｔｌ：ｌｊディジタル／アナログ（Ｄ／Ａ
）変換器で、ｃｒｔｙ ｃｌｌからの指令（＋４） Ｖ
Ｃ従って、順次所定のアナログ基準量ｔ１５１発生させ
、比較器（１６）において、このアナログ基＄量（Ｉ６
）と外部からの検知アナログ入力（１７１との大小比較
を行ない、比較結果（１８） ’ｉｍ出力する。判定回
路（１９） ｉｊこの比較結果ｔ１５１ Ｋ従って次の
命令の実行を制御する出力（４）をＣＰＵα）に供給す
る。ＣＰＵ（７）はこの判定結果を考慮しつつ、次に比
較されるべき−ｒナログ基ｖｉｔ’を発生させる指令（
１４１’ｋ Ｄ／Ａ変換器＋１３１に出力する。このよ
うな動作ケ繰返えすことによって、各種アナログ人力（
１７１の判定を行なう。こねら一連の動作の指示灯ＲＯ
Ｍ Ｃ（ηに書き込まれている。
第４図はこの発明の一実施例を示すブロック構成図で、
第１図、第３図と同一符号は同等部分ケ示す。この実施
例は第１図の従来例における主回路（３）の代りに第３
図に示した比較判定１！：ｌＪ路内蔵の主回路（１２１
を用いており、これには従来例と同様に第１の電源（５
）の電位と電源制御回路ｆ２１ Ｋよって制御される電
位出力（８）とが供給される。従って、出力（８）に第
２の電源（６）の電位が出力されるときは主回路（１２
）は動作するが、出力＋８１ Ｖｃ第１の電源（５）の
電位が出力されるときＶＣハ等価的に電源遮断となり主
回路（１２）は動作しない。この電源遮断を指示するＣ
ＰＵ（７）の出力（１１）は入力（１０）の他に人力（
１７１の検知判定結果によって活性化される。
第１図、第３図と同一符号は同等部分ケ示す。この実施
例は第１図の従来例における主回路（３）の代りに第３
図に示した比較判定１！：ｌＪ路内蔵の主回路（１２１
を用いており、これには従来例と同様に第１の電源（５
）の電位と電源制御回路ｆ２１ Ｋよって制御される電
位出力（８）とが供給される。従って、出力（８）に第
２の電源（６）の電位が出力されるときは主回路（１２
）は動作するが、出力＋８１ Ｖｃ第１の電源（５）の
電位が出力されるときＶＣハ等価的に電源遮断となり主
回路（１２）は動作しない。この電源遮断を指示するＣ
ＰＵ（７）の出力（１１）は入力（１０）の他に人力（
１７１の検知判定結果によって活性化される。
各種センサま１ζは半導体チップ上の各種センス回路か
らの出力は人力０７１へ入力され、第３図について説明
したような一連の手ｌ＠に、Ｌつで判定を行ない、その
結果がＲＯＭｃｌＮ）！ｆたはＲＡＭ□□□に前もって
設定された基準値と比較し、て上限基準値より上回った
とき、または下限基準値ケ下回ったとき出力（ＩＩＨＣ
よって電源を遮断する。Ｑυ）１このとき必要に応じて
警報を発する端子である。
らの出力は人力０７１へ入力され、第３図について説明
したような一連の手ｌ＠に、Ｌつで判定を行ない、その
結果がＲＯＭｃｌＮ）！ｆたはＲＡＭ□□□に前もって
設定された基準値と比較し、て上限基準値より上回った
とき、または下限基準値ケ下回ったとき出力（ＩＩＨＣ
よって電源を遮断する。Ｑυ）１このとき必要に応じて
警報を発する端子である。
勿論、この実施例でも第１図の従来例と同様、入力（９
）によって推断状態からの起動もでき、検知判定結果と
汀無関係に入力（１０）によって遮断１穴熊にすること
ができる。このとき端子（２１）の警報出力を禁止する
こともできる。
）によって推断状態からの起動もでき、検知判定結果と
汀無関係に入力（１０）によって遮断１穴熊にすること
ができる。このとき端子（２１）の警報出力を禁止する
こともできる。
このように［７て、この形式の電源韓断う寸スイッチケ
用いず、キー操作で行なえること、消費電流が低減でべ
ろことの他Ｃて、外部ノイズ、熱、光。
用いず、キー操作で行なえること、消費電流が低減でべ
ろことの他Ｃて、外部ノイズ、熱、光。
圧力、湿気などが一定値以りとなって誤動作を生じ、さ
らＫＵ故障にまで到るのを防ＩＦで縛る。もし、このよ
うな誤動作、故障が生じた場合には、予測できない動作
から周辺装置の破壊、または人命の損傷に到も可能性も
ある。これらを予防するために電源５ｃ遮断して動作を
停止し、猶・告を発するわけである。
らＫＵ故障にまで到るのを防ＩＦで縛る。もし、このよ
うな誤動作、故障が生じた場合には、予測できない動作
から周辺装置の破壊、または人命の損傷に到も可能性も
ある。これらを予防するために電源５ｃ遮断して動作を
停止し、猶・告を発するわけである。
また、電源遮断状態のときに上述の外部ノイズ。
熱などの外乱があっても動作全停止しているのであるか
ら誤動作はあり得す、しかも、このときの故障率ｌ″を
動作状態での故障率に比して熱、圧力。
ら誤動作はあり得す、しかも、このときの故障率ｌ″を
動作状態での故障率に比して熱、圧力。
湿気などいずれをとっても低い。
なお、０Ｍ０Ｅ Ｔ、ＣＶｃおいては特有の゛川流異常
増加現象（ラッチアップ現象）があり、この現象なＩＣ
内部で発生するが、この現象が発生すると電源を遮断し
ないと回復しない。従って、電源に流ねる′電流を検知
し、一定晴を超えたら電源を遮断するようにする。この
場合、電流が増加した時点ではＩＣは誤動作するおそれ
があり、第４１ヌ１の構成でけ若干の問題がある。従っ
て、検知回路自体が誤動作しないように電源制御回路（
２）内に構成するとともに、この電源制御回路（２）は
充分耐量のある設計にする必要がある。
増加現象（ラッチアップ現象）があり、この現象なＩＣ
内部で発生するが、この現象が発生すると電源を遮断し
ないと回復しない。従って、電源に流ねる′電流を検知
し、一定晴を超えたら電源を遮断するようにする。この
場合、電流が増加した時点ではＩＣは誤動作するおそれ
があり、第４１ヌ１の構成でけ若干の問題がある。従っ
て、検知回路自体が誤動作しないように電源制御回路（
２）内に構成するとともに、この電源制御回路（２）は
充分耐量のある設計にする必要がある。
上記実施例において、比較判定回路内蔵むマイクロコン
ピュータ（１２）内の部分についてハ週宜必要に応じて
電源制御回路（２）に含めることができる。
ピュータ（１２）内の部分についてハ週宜必要に応じて
電源制御回路（２）に含めることができる。
例えば、ＲＡＭ ｇ々を不揮発性メモリとして使用する
場合や、上述のラッチアップ検知回路もその対象となる
。
場合や、上述のラッチアップ検知回路もその対象となる
。
以上説明したように、この発明によれば、ＩＣにおいて
外乱や電源電流の異常増加など検知してそハぞれＫつい
て基準値と比較判定して所定値を超えたときには電源を
遮断するようにしたので、回路の誤動作、故障、ラッチ
アップ現象などを回避軽減することができる。
外乱や電源電流の異常増加など検知してそハぞれＫつい
て基準値と比較判定して所定値を超えたときには電源を
遮断するようにしたので、回路の誤動作、故障、ラッチ
アップ現象などを回避軽減することができる。
第１図は従来のＣＭＯＢ工Ｃの一例を示すブロック構成
図、第２図は電源制御回路の構成欠本すブロック図、第
３図はこの発明に用いる比較判定回路内蔵のマイクロコ
ンピュータの概念構成図、第４図はこの発明の一実施例
ケ示すブロック構成図である。 図におい°〔、（ｌａ）は半導体集積回路装置、（２＋
ｆ′ｉ電源市Ｕ御回路、（１３１ｆ：ｔＤ／’Ａ変侯
器、（＋６）Ｕ比較器、ｏｉは検知アナログ人力、（＋
９）は判定回路である。 なお、図中同一符号は同一また汀相当部分を示す。 代理人 葛野 信 −（外１名） 第１図 第３図 ＪＩ Ｊど 第４図
図、第２図は電源制御回路の構成欠本すブロック図、第
３図はこの発明に用いる比較判定回路内蔵のマイクロコ
ンピュータの概念構成図、第４図はこの発明の一実施例
ケ示すブロック構成図である。 図におい°〔、（ｌａ）は半導体集積回路装置、（２＋
ｆ′ｉ電源市Ｕ御回路、（１３１ｆ：ｔＤ／’Ａ変侯
器、（＋６）Ｕ比較器、ｏｉは検知アナログ人力、（＋
９）は判定回路である。 なお、図中同一符号は同一また汀相当部分を示す。 代理人 葛野 信 −（外１名） 第１図 第３図 ＪＩ Ｊど 第４図
Claims (4)
- （１）集積回路に供給される電力の供給、遮断を制御す
る電源制御回路と、上記集積回路の内部ま７′ｃハ外部
の状態を検知する検知回路の出力を受けてこの出力とそ
れぞれ所定の設定値とを比較する比較器とを備え、上記
検知回路の出力が上記所定の設定値以上または以下にな
ったときに上記電源制御回路を動作させて上記集積回路
に供給される電力を遮断するようにしたことを特徴とす
る半導体集積回路装置。 - （２）検知回路が集積回路内の電圧値、市流値または抵
抗値の検知回路であることを特徴とする特許請求の範囲
第１項記載の半導体集積回路装置。 - （３）集積回路が相補形ＭＯＥ＋集積回路であり、内部
の電流異常増加現象（ラッチアップ現象）を検知回路に
よって検知するようにしたことを特徴とする特許請求の
範囲第１項または第２項記載の半導体集積回路装置。 - （４）検知回路として集積回路の外部の外来ノイズ、熱
、光、圧力、湿気などの検知回路を用いることを特徴と
する特許請求の範囲第１項ないし第３項のいずれかに記
載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58025030A JPS59149424A (ja) | 1983-02-15 | 1983-02-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58025030A JPS59149424A (ja) | 1983-02-15 | 1983-02-15 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59149424A true JPS59149424A (ja) | 1984-08-27 |
Family
ID=12154509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58025030A Pending JPS59149424A (ja) | 1983-02-15 | 1983-02-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59149424A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0250459A (ja) * | 1988-08-12 | 1990-02-20 | Toshiba Corp | 集積回路の配置構造 |
| JPH0685179A (ja) * | 1991-10-23 | 1994-03-25 | Internatl Business Mach Corp <Ibm> | ラッチアップ保護回路、調整／保護組み合わせ回路及びオンチップラッチアップ保護回路 |
| US10146370B2 (en) | 2015-03-16 | 2018-12-04 | Mitsubishi Electric Corporation | Touch panel device having state restoration function |
-
1983
- 1983-02-15 JP JP58025030A patent/JPS59149424A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0250459A (ja) * | 1988-08-12 | 1990-02-20 | Toshiba Corp | 集積回路の配置構造 |
| JPH0685179A (ja) * | 1991-10-23 | 1994-03-25 | Internatl Business Mach Corp <Ibm> | ラッチアップ保護回路、調整／保護組み合わせ回路及びオンチップラッチアップ保護回路 |
| US10146370B2 (en) | 2015-03-16 | 2018-12-04 | Mitsubishi Electric Corporation | Touch panel device having state restoration function |
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