JPH04167557A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「概要］ 半導体集積回路に係り、詳しくはラッチアップ等に起因
して内部回路に発生する異常電流の防止を図った半導体
集積回路に関し、 ラッチアップ等によって内部回路に発生した異常電流を
直ちに遮断でき、異常電流に基づく内部回路の破壊を未
然に防止することを目的とし、内部回路と同内部回路に
電源を供給する電源線との間に、内部回路に流れる電流
の異常を検知する異常電流検出回路と前記異常電流検出
回路の検出結果に基づいて内部回路への電流供給を遮断
する電源スイッチ回路を設けた構成とした。

［産業上の利用分野コ 本発明は半導体集積回路に係り、詳しくはラッチアップ
等に起因して内部回路に発生する異常電流の防止を図っ
た半導体集積回路に関するものである。

近年、半導体集積回路は高密度、高集積化が進んでいる
。高密度、高集積化に伴いその構造上の問題から生ずる
ラッチアップは避けて通ることはできない。そのため、
ラッチアップのより確実な対策が必要である。

［従来の技術］ 従来、ＣＭＯ８構造の半導体集積回路においては、その
構造上の問題からラッチアップが生じ易かった。ラッチ
アップは一度発生すると電源を切らない限り電流が流れ
続け、そのまま放置すると熱によって内部回路が破壊さ
れる。特に、自動車等のより信頼性の高い制御が要求さ
れるところではその対策は重要な問題である。そして、
その対策として、従来では回路素子の間隔を大きくした
り半導体基板やウェルの抵抗を下げるように工夫してい
た。

［発明が解決しようとする課題］ しかしながら、これら従来の方法は単にラッチアップを
起こり難くしただけであって、全く起きないとはいえな
い。従って、ラッチアップが生じ電流が流れ続けている
場合の対策は何らされていない。

本発明は上記問題点を解消するためになされたものであ
って、その目的はラッチアップ等によって内部回路に発
生した異常電流を直ちに遮断でき、異常電流に基づく内
部回路の破壊を未然に防止することができる半導体集積
回路を提供することにある。

［課題を解決するための手段］ 第１図は本発明の原理説明図である。

電源線ｌと内部回路２との間には前記内部回路２に流れ
る電流の異常を検出する異常電流検出回路３が設けられ
るとともに、前記異常電流検出回路３からの異常電流検
出信号に基づいて内部回路２へ電流供給を遮断する電源
スイッチ回路４が設けられている。

［作用］ 電源線ｌから内部回路２へ流れる電流を異常電流検出回
路３が常に検出し、内部回路２へ流れる電流か異常であ
ることを異常電流検出回路３が検出すると、この検出信
号に基ついて電源スィッチ４か動作し、内部回路２へ流
れる電流を遮断する。

［実施例］ 以下、本発明を具体化した半導体集積回路の一実施例を
第２図に従って説明する。

電源ＶＣＣか供給される電源線１１には電源スイッチ回
路ｌＯを構成するＰＭＯ８）ランジスタＴｌのソース端
子が接続されるとともに、トレイン端子にはＮＭＯＳト
ランジスタＴ２のドレイン端子か接続されている。該Ｎ
ＭＯＳトランジスタＴ２のソース端子は接地されるとと
もに、ゲート端子には常に電１ｖｃｃか供給されている
。又、前記ＮＭＯ３）ランジスタＴ２のオン抵抗は充分
大きな値となっている。

前記ＰＭＯＳトランジスタＴｌ及びＮＭＯＳトランジス
タＴ２のドレイン端子間のノードＮｌはインバータ回路
１２０入力端子に接続されている。

このインバータ回路１２はＰＭｏｓトランジスタＴ３及
びＮＭＯ８）ランジスタＴ４がら構成され、前記ＰＭＯ
ＳトランジスタＴ３のソース端子は前記電源線１１に接
続されるとともに、ＮＭｏ５トランジスタＴ４のソース
端子は接地されている。

又、前記ＰＭＯＳトランジスタＴ３及びＮＭＯＳトラン
ジスタＴ４のドレイン端子は互いに接続されている。そ
して、前記ＰＭＯＳトランジスタＴ３のオン抵抗はＮＭ
ＯＳトランジスタＴ４のオン抵抗に比べ小さくしており
、インバータ回路１２のしきい値ｖｔｈを上昇させ、前
記ノーｔ”Ｎｌのレベル低下に対し感度を上げている。

前記ノードＮｌには内部回路Ｉ３が接続されており、前
記ＰＭＯ３）ランジスタＴｌを介して電源線１１の電源
ＶＣＣか内部回路１３へ供給されるようになっている。

又、オン抵抗が大きい前記ＮＭＯＳトランジスタＴ２に
より前記内部回路１３へ流れる電流が零のとき、ノード
Ｎ１のレベルか不安定になることを防止している。

又、前記インバータ回路１２の出力はＮＡＮＤ回路１４
の一方の入力端子に接続され、このＮＡＮＤ回路１４の
出力端子はインバータ１５に接続されている。更に、前
記インバータ１５の出力端子は前記ＰＭＯ３トランジス
タＴｌのゲート端子　　　′に接続されている。前記ノ
ードＮｌ及びＮＡＮＤ回路１４の他方の入力端子にはパ
ワーオンリセット回路１６が接続され、このパワーオン
リセット回路１６は電源を立ち上げたときにはＬレベル
を出力し、ノードＮ１のレベルの上昇に基づいてＨレベ
ルの信号を出力するようになっている。

つまり、電源を立ち上げたときにはノードＮ１かＬレベ
ルとなっているため、インバータ回路１２の出力かＨレ
ベルとなり、この信号がＮＡＮＤ回路Ｉ４の一方の入力
端子に入力される。又、パワーオンリセット回路１６の
Ｌレベルの信号がＮＡＮＤ回路１４の他方の入力端子に
入力される。

そのため、ＮＡＮＤ回路１４はインバータ１５にＨレベ
ルを出力し、インバータ１５はＬレベルの信号をＰＭＯ
ＳトランジスタＴＩのゲート端子に出力する。

よって、ＰＭＯ８ｈランジスタＴ１かオンしてノードＮ
ｌのレベルがＨレベルとなるので、インバータ回路１２
の出力がＬレベルとなり、この信号はＮＡＮＤ回路１４
の一方の入力端子に入力される。一方、パワーオンリセ
ット回路１６はノードＮ１のレベルかＨレベルとなるこ
とを検出し、これに基づいてＨレベルの信号をＮＡＮＤ
回路１４の他方の入力端子に出力する。

そして、前記ＮＭＯ８Ｉ−ランシスタＴ２及びインバー
タ回路１２によって異常電流検出部１７が構成され、パ
ワーオンリセット回路１６、ＮＡＮＤ回路１４及びイン
バータ１５によって制御部１８か構成されている。更に
、前記異常電流検出部１７及び制御部１８によって異常
電流検出回路１９が構成されている。

次に、上記のように構成された半導体集積回路の作用に
ついて説明する。

今、電源を立ち上げるとパワーオンリセット回路１６か
Ｌレベルの信号をＮＡＮＤ回路Ｉ４の他方の入力端子に
出力する。又、ノートＮ１がＬレベルとなっているため
、インバータ回路１２の出力がＨレベルとなり、ＮＡＮ
Ｄ回路１４の一方の入力端子に入力する。このため、Ｎ
ＡＮＤ回路１４はＨレベルをインバータ１５に出力し、
該インバータ１５はＬレベルをＰＭＯＳトランジスタＴ
■のゲート端子に出力する。

従って、ＰＭＯ８）ランジスタＴ１がオンして電源線１
１から前記内部回路１３に出力される。

又、ノードＮｌかＨレベルとなるため、インバータ回路
１２の出力はＨレベルとなり、この信号がＮＡＮＤ回路
１４の一方の入力端子に出力する。

又、ノードＮｌかＨレベルになったことをパワーオンリ
セット回路１６か検出すると、Ｈレベルの信号をＮＡＮ
Ｄ回路１４の他方の入力端子に出力する。尚、このとき
ＮＡＮＤ回路１４の出力信号に変化はない。

ここで、内部回路１３内にてラッチアップが発生し、内
部抵抗か低下して異常電流が流れ始めるとノードＮｌの
レベルが下がる。すると、インバータ回路１２のしきい
値ｖｔｈが高いため、ノードＮ１のレベルは前記インバ
ータ回路１２のしきい値ｖｔｈを直ちに下回る。その結
果、ＰＭＯ８ｈランジスタＴ３がオフし、ＮＭＯＳＭＯ
ＳトランジスタＴ４する。

そして、インバータ回路１２の出力側からＨレベルの信
号か出力され、ＮＡＮＤ回路１４の他方の入力端子には
Ｈレベルの信号かパワーオンリセット回路１６から入力
されていることから、ＮＡＮＤ回路１４はインバータ１
５にＬレベルの信号を出力する。

従って、インバータ１５はＨレベルの信号をＰＭＯＳト
ランジスタＴ１のゲート端子に出力し、ＰＭＯＳトラン
ンスタＴｌをオフさせる。その結果、電源線１１の電源
ＶＣＣか遮断されて内部回路１３に流れる異常電流か遮
断される。

又、このときＮＭＯ８Ｉ−ランシスタＴ２のオン抵抗か
太きいため、ＮＭＯＳＭＯＳトランジスタＴ２る電流か
小さくなり、ノーｆ”Ｎｌのレベルを安定させることか
できる。

更に、インバータ回路１２のしきい値ｖｔｈを高（して
いるため、異常電流か内部回路１３に流れノートＮ１の
Ｈレベルか少しでも低下すると、インバータ回路１２の
ＰＭＯＳＭＯＳトランジスタＴ３し、ＮＭＯＳＭＯＳト
ランジスタＴ４するので、内部回路１３に異常電流が流
れると直ちにＰＭＯＳトランジスタＴＩをオフして異常
電流を遮断することかできる。

又、ラッチアップによって内部回路１３に発生した異常
電流ばかりでなく、内部回路１３に異常が発生して異常
電流が流れた場合でも直ちに遮断することかできる。

この結果、ラッチアップ等によって内部回路１３に発生
した異常電流を直ちに遮断でき、異常電流に基つく内部
回路１３の破壊を未然に防止することができる 次に、本発明の別例について説明する。尚、前記実施例
と同一構成のものについては詳細な回路図を省略する。

第３図に示すように、前記実施例と同様に電源線１１に
は異常電流検出部１７と、制御部１８とから構成される
異常電流検出回路１９が接続され、該異常電流検出回路
１９には前記ＰＭＯＳトランジスタＴＩよりなる電源ス
イッチ回路ＩＯか接続されている。又、前記電源スイッ
チ回路ＩＯにはレジスタ２０を備えた内部回路１３が接
続されている。又、前記内部回路１３のレジスタ２０に
は外部に設けられた制御装置２１が接続されている。

次に、上記のように構成された半導体集積回路の制御を
第４図に示すフローチャートに基づいて説明する。尚、
このフローチャートはレジスタ２０に記憶されるデータ
の内容が内部回路１３の動作によってその時々で書き換
えられる場合に付いて説明している。

通常は電源線１の電源ＶＣＣか異常電流検出回路１９及
び電源スイッチ回路ＩＯを介して内部回路１３に供給さ
れ、内部回路１３はこの電源ＶＣＣによって駆動し、内
部回路１３の動作によるデータをレジスタ２０に記憶す
る通常制御を行う（ＳＴＥＰｌ、以下５ＴＥＰを単にＳ
という）。

この状態において制御装置２１は前記内部回路１３内の
レジスタ２０のデータを読み出して記憶する（Ｓ２）。

そして、異常電流か内部回路１３に流れない場合には、
上記のサイクルにより内部回路１３内におけるレジスタ
２０のデータをその時々の新しいデータに書き換える（
Ｓ３）。

そして、内部回路１３にラッチアップにより異常電流か
流れ、異常電流検出回路１９がこの異常電流を検出する
と検出信号を電源スイッチ回路ｌＯ及び制御装置２１に
出力する。すると、電源スイッチ回路ＩＯは内部回路１
３への電源ＶＣＣの供給を遮断し、制御装置２１はレジ
スタ２０から読み出した最新のデータを記憶保持する（
Ｓ４）。

そして、制御装置２１は再び電源スイッチ回路１０によ
り内部回路１３か復帰したことを確認した後（Ｓ５）、
レジスタ２０に最新のデータを書き込む（Ｓ６）。そし
て、再び通常制御を行う（Ｓｌ）。

従って、異常電流か流れる前までのレジスタ２０内のデ
ータを制御装置２１がバックアップするため、復帰後そ
の最新のデータをレジスタ２０に記憶させることができ
るため半導体集積回路の信頼性を向上させることができ
る。

又、この別例においては内部回路１３の動作によりレジ
スタ２０内のデータがその時々に書き換えられる場合の
バックアップについて説明したが、第５図に示すように
レジスタ２０に記憶されるデータか例えは初期設定デー
タのような固定データの場合のバックアップについて説
明スる。

制御装置２１には予め固定データが記憶されており、電
源立ち上がりと同時に制御装置２１は内部回路１３のレ
ジスタ２０にその固定データを書き込む（Ｓｌ）。

そして、内部回路１３にラッチアップか発生して異常電
流か流れると異常電流検出回路１９かこれを検出し、そ
の検出信号に基づいて電源スイッチ回路１０か動作して
内部回路１３への電源ＶＣＣの供給か遮断される（Ｓ２
）。

その後、再ひ電源スイッチ回路ＩＯにより内部回路１３
か復帰したことを制御装置２１が確認すると（Ｓ３）、
該制御装置２１は内部回路１３のレジスタ２０に固定デ
ータを書き込む（Ｓ４）。

そのため、この制御装置２１により固定データをバック
アップするため、半導体集積回路の信頼性を向上させる
ことができる。

［発明の効果］ 以上詳述したように、本発明はラッチアップ等によって
内部回路に発生した異常電流を直ちに遮断でき、異常電
流に基づく内部回路の破壊を未然に防止することができ
る優れた効果を有する。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明を半導体集積回路に具体化した実施例を
示す電気回路図、 第３図は内部回路に制御装置を設けたブロック構成図、 第４図は時々に書き換えられるデータをバックアップす
ることを示すフローチャート図、第５図は初期設定デー
タをバックアップすることを示すフローチャート図であ
る。 図において、 ■は電源線、 ２は内部回路、 ３は異常電流検出回路、 ４は電源スイッチ回路である。 第１図 本発明の詳細説明 フローチセート図 第４図

Claims (1)

【特許請求の範囲】
1. １、内部回路（２）と同内部回路（２）に電源を供給す
   る電源線（１）との間に、内部回路（２）に流れる電流
   の異常を検知する異常電流検出回路（３）と前記異常電
   流検出回路（３）の検出結果に基づいて内部回路（２）
   への電流供給を遮断する電源スイッチ回路（４）を設け
   たことを特徴とする半導体集積回路。