JP2001127594A - ラッチ回路 - Google Patents

ラッチ回路

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JP2001127594A JP30253799A JP30253799A JP2001127594A JP 2001127594 A JP2001127594 A JP 2001127594A JP 30253799 A JP30253799 A JP 30253799A JP 30253799 A JP30253799 A JP 30253799A JP 2001127594 A JP2001127594 A JP 2001127594A
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Abstract

(57)【要約】 【課題】 異常を検出するとシステムを確実に停止し、
停止した状態を電源を遮断するまで確実に保持し、さら
に電源を再投入することで確実に停止を解除して動作を
再開するラッチ回路を得ること。 【解決手段】 本発明は、電圧や温度の異常を信号検出
回路１０２で検出し、ＲＳラッチ１０１をセットするこ
とで被制御回路１０４の動作を停止させ、回路の暴走等
を防ぐ。停止した被制御回路を再起動するためには、電
源を再投入しパワーオンリセット回路１０３の出力でＲ
Ｓラッチ１０１をリセットすることでのみ可能という構
成となっている。パワーオンクリア回路１０３は非常に
広範囲の電源電圧の立ち上がり時間でも、確実にリセッ
ト信号を出力する構成となっている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、信号の検出回路
とその検出状態を電源が遮断されるまでは確実に保持す
る回路と電源の再投入時に検出状態を確実に解除する回
路とで構成されるラッチ回路にに関する。
【０００２】
【従来の技術】従来、信号の検出状態を保持するラッチ
回路は一般的にＲＳラッチ回路を使用した場合、図１０
に示すような回路構成をしていた。以下、図に基づいて
回路の説明を行う。まず、信号検出回路２により特定の
端子の電圧や電源電圧の異常や温度の異常を検出する。
検出出力ＳSETXは“Ｌ”アクティブで２入力ＮＡＮＤ及
び３入力ＮＡＮＤで構成されるＲＳラッチ１のＳＸ端子
に接続され、電圧や温度の異常を検出するとＲＳラッチ
１の出力となる３入力ＮＡＮＤの出力Ｓｃｅが“Ｌ”と
なる。この時ＲＳラッチ１のリセット入力に入っている
信号ＳRSTX1及びＳRSTX2は“Ｈ”となっている。ＲＳラ
ッチの出力は他の回路やシステムのイネーブル信号とな
っており、例えば特定の端子の短絡や異常加熱等を検出
するとそれらの回路やシステムは停止する。
【０００３】停止したシステムを再び動作させるには外
部からのリセット信号ＳRSTX2をＲＳラッチに入力する
か、電源の再投入によりパワーオンリセット回路３の出
力信号であるＳRSTX1によりＲＳラッチをリセットする
ことで対応する。
【０００４】
【発明が解決しようとする課題】一般的にパワーオンリ
セット回路は電源の投入時の状態によってきちんとリセ
ット信号を発生できない場合があるため、従来のラッチ
回路ではパワーオンリセット回路が動作しない場合で
も、回路のリセットが可能なように外部からリセット信
号を入力できるようにしている場合が多い。
【０００５】例えば図１１に示すようなパワーオンリセ
ット回路の場合、コンデンサ５の容量結合により電源投
入時にノードＡが電源電位近くまで立ち上がり、その後
抵抗６により電荷が引き抜かれ徐々にノードＡの電位は
下がって行き次段のインバータ７の反転電圧以下になっ
たところで、出力信号ＳRSTXが“Ｈ”となり、リセット
信号が解除される。
【０００６】このような回路の場合、電源電圧が抵抗６
でコンデンサ５の電荷を引き抜く時間よりもゆっくりと
立ち上がってしまうと、リセット信号を発生することが
できない。しかしながら、このような外部からのリセッ
ト入力を有する構成にすると外部からの端子やまたはリ
セット命令を認識するための回路が増えるばかりでな
く、信号のノイズなどにより意図しないラッチの解除が
起きてしまう可能性もありシステムの信頼性を落として
しまうことがあった。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、請求項１にかかるラッチ回路は、信号の検出手段と
信号検出状態を保持する手段と信号検出状態を解除する
手段を有し、前記信号検出状態を保持する手段は信号の
検出手段より発せられた検出出力を入力されると検出出
力が入力されなくなっても電源を遮断するまで検出状態
を保持しつづけ、前記信号検出状態を解除するする手段
は電源の投入時にのみ解除信号を発生し、前記信号検出
状態を保持する手段は一度信号検出状態を保持すると電
源を遮断し再び投入した場合にのみ、非検出状態にリセ
ットすることを特徴とする。
【０００８】この請求項１記載の発明によれば外部より
信号や命令を入れてリセットすることができないためノ
イズなどに不用意にリセットされることがない。また、
請求項２にかかるラッチ回路では、前記信号検出状態を
保持する手段が検出状態を保持している間は、前記信号
検出状態を保持する手段の出力信号が入力されている回
路を停止させることを特徴とする。
【０００９】この請求項２に記載の発明によれば、一度
異常を検出してラッチがかかれば電源を再投入するまで
確実に回路やシステムが停止しているため、意図しない
ラッチのリセットなどで回路やシステムが動作と停止を
繰り返してしまうような不安定な状態に陥ることを避け
ることができる。また、請求項３にかかるラッチ回路で
は、 前記信号検出状態を解除する手段は、電源電圧の
検出手段と解除信号の発生時間を決定する手段と波形を
整形する手段を有することで、電源が投入されてから一
定の時間または一定の電源電圧に到達するまでは解除信
号を出し続けるような動作をするパワーオンリセット回
路であることを特徴とする。
【００１０】この請求項３に記載の発明によれば、ラッ
チ回路が具備するＲＳラッチが確実にリセットがかかる
ためのリセット信号のパルス幅と電源電圧のいずれも最
適化ができる。すなわち、たとえ電源電圧がゆっくりと
立ち上がったとしても、電源電圧がラッチ回路がきちん
と動作する電圧に上昇するまでリセット信号を出しつづ
けることができるし、電源電圧が急峻に立ち上がったと
しても、ラッチ回路をリセットするために十分な信号の
パルス幅を確保できるため、外部からのリセット信号を
入力する手段を有さなくても電源の再投入のみで確実に
リセットをかけることが可能となる。
【００１１】また請求項４にかかるラッチ回路では、前
記パワーオンリセット回路が具備する電源電圧の検出手
段は、デプレッション型ＮチャネルＭＩＳトランジスタ
とエンハンスメント型PチャネルＭＩＳトランジスタに
より構成され、前記デプレッション型ＮチャネルＭＩＳ
トランジスタのゲートとソースは共に接地電位に接続さ
れ、ドレインは前記エンハンスメント型ＰチャネルＭＩ
Ｓトランジスタのドレインと共通に接続され電源電圧検
出手段の出力端子となり、前記エンハンスメント型Pチ
ャネルMISトランジスタのソースは電源電位に接続さ
れ、ゲートはパワーオンリセット回路の出力が帰還接続
され、パワーオンリセット回路が検出状態を解除する信
号を発生している間のみ前記エンハンスメント型Ｐチャ
ネルＭＩＳトランジスタがターンオンするように制御さ
れることを特徴とする。
【００１２】この請求項４記載のラッチ回路によれば、
電源電圧検出回路は電源電圧がエンハンスメント型Ｐチ
ャネルＭＩＳトランジスタのしきい値電圧以上に上昇し
てから始めて出力が接地電位から上昇する。さらに、パ
ワーオンリセット回路が電力を消費するのはリセット信
号を出している時にエンハンスメント型ＰチャネルＭＩ
Ｓトランジスタとデプレッション型ＮチャネルＭＩＳト
ランジスタに流れる貫通電流のみで、リセット信号が必
要な時間もしくは電源電圧まで上昇したあと、エンハン
スメント型ＰチャネルＭＩＳトランジスタはターンオフ
するため、回路はスタティックな状態となり電源投入時
以外は非常に低消費電力である。
【００１３】また請求項５にかかるラッチ回路では、前
記パワーオンリセット回路が具備する電源電圧の検出手
段を構成するＰチャネルＭＩＳトランジスタのしきい値
電圧の絶対値が前記信号検出状態を保持する手段を構成
するＰチャネルＭＩＳトランジスタのしきい値電圧の絶
対値及びＮチャネルＭＩＳトランジスタのしきい値電圧
の絶対値よりも高いことを特徴とする。
【００１４】この請求項５記載のラッチ回路によれば検
出状態を保持するＲＳラッチ回路が安定して動作をする
電源電圧まで電源電圧検出回路が接地電位を出力しつづ
けるため、発生したリセット信号で確実にラッチをリセ
ットすることが可能となる。また請求項６にかかるラッ
チ回路では、前記パワーオンリセット回路が具備する解
除信号の発生時間を決定する手段は、片方の端子を電源
電位に接続された第一のコンデンサと第一のコンデンサ
のもう一方の端子とドレインが接続されたデプレッショ
ン型ＮチャネルＭＩＳトランジスタと前記デプレッショ
ン型ＮチャネルＭＩＳトランジスタのゲート及びソース
と共通にドレインが接続されている第一のエンハンスメ
ント型ＮチャネルＭＩＳトランジスタと第一のコンデン
サとデプレッション型ＮチャネルＭＩＳトランジスタの
ドレインとの接続点が入力となっているインバータ回路
と前記インバータ回路の出力端子と接地電位の間に接続
された第二のコンデンサと前記インバータ出力端子がゲ
ートに接続されドレインが前記インバータ回路の入力に
接続されソースが接地電位に接続された第二のエンハン
スメント型ＮチャネルＭＩＳトランジスタで構成され、
前記第一のエンハンスメント型ＮチャネルＭＩＳトラン
ジスタのゲートは前記電圧検出手段の出力端子に接続さ
れ、前記インバータ回路の出力が解除信号の発生時間を
決定する手段の出力となっていることを特徴とする。
【００１５】この請求項６記載のラッチ回路によれば、
請求項３及び４記載の電源電圧検出手段の出力が第一の
エンハンスメント型ＮチャネルＭＩＳトランジスタのゲ
ートに接続されオン・オフが制御されるため、電源電圧
検出手段の出力が第一のエンハンスメント型Ｎチャネル
ＭＩＳトランジスタのしきい値電圧よりも高くなるま
で、第一のコンデンサとデプレッション型ＮチャネルＭ
ＩＳトランジスタの接続点はほぼ電源電位を保つことと
なり、パワーオンリセット回路は、リセット信号を出し
つづける。さらに、第一のエンハンスメント型Ｎチャネ
ルＭＩＳトランジスタがターンオンした後は、第一のコ
ンデンサに蓄積された電荷を定電流素子としてはたらく
デプレッション型ＮチャネルＭＩＳトランジスタによ
り、引き抜くことで、徐々にコンデンサの片端の電位は
下がって行き、次段のインバータの反転電圧以下に下が
るまで、リセット信号は出力される。
【００１６】また請求項７にかかるラッチ回路では、
前記解除信号の発生時間を決定する手段が具備するイン
バータ回路はエンハンスメント型ＰチャネルＭＩＳトラ
ンジスタとエンハンスメント型ＮチャネルＭＩＳトラン
ジスタで構成され、前記エンハンスメント型Ｐチャネル
ＭＩＳトランジスタのしきい値電圧の絶対値が前記信号
検出状態を保持する手段を構成するＰチャネルＭＩＳト
ランジスタのしきい値電圧の絶対値及びＮチャネルＭＩ
Ｓトランジスタのしきい値電圧の絶対値よりも高いこと
を特徴とする。
【００１７】請求項７記載のラッチ回路によれば、回路
動作が不安定な極低電圧の状態でインバータを構成する
Ｐチャネル及びＮチャネルＭＩＳトランジスタは、Ｎチ
ャネル型ＭＩＳトランジスタの方が常に先にターンオン
しやすく、インバータの出力は“Ｌ”を出しやすくなる
ため、より確実に電源投入時にリセット信号を出すこと
が可能になる。
【００１８】また請求項８にかかるラッチ回路では、
前記解除信号の発生時間を決定する手段が具備するイン
バータ回路はエンハンスメント型ＰチャネルＭＩＳトラ
ンジスタとエンハンスメント型ＮチャネルＭＩＳトラン
ジスタで構成され、前記エンハンスメント型Ｎチャネル
ＭＩＳトランジスタのしきい値電圧の絶対値が前記信号
検出状態を保持する手段を構成するＰチャネルＭＩＳト
ランジスタのしきい値電圧の絶対値及びＮチャネルＭＩ
Ｓトランジスタのしきい値電圧の絶対値よりも低いこと
を特徴とする。
【００１９】請求項８記載のラッチ回路によれば、回路
動作が不安定な極低電圧の状態でインバータを構成する
Ｐチャネル及びＮチャネルＭＩＳトランジスタは、Ｎチ
ャネル型ＭＩＳトランジスタの方が常に先にターンオン
しやすく、インバータの出力は“Ｌ”を出しやすくなる
ため、より確実に電源投入時にリセット信号を出すこと
が可能になる。
【００２０】また請求項９にかかるラッチ回路では、前
記信号の検出手段において検出する信号が電源電圧が特
定の電圧以下であることを検出することを特徴とする。
請求項９記載のラッチ回路によれば、回路が安定して動
作する電源電圧範囲外の場合に確実に動作を止めること
ができシステムの暴走などが防げる。また請求項１０に
かかるラッチ回路では、前記信号の検出手段において検
出する信号が電源電圧が特定の電圧以上であることを検
出することを特徴とする。
【００２１】請求項１０記載のラッチ回路によれば、回
路が安定して動作する電源電圧範囲外の場合に確実に動
作を止めることができシステムの暴走などが防げる。ま
た請求項１１にかかるラッチ回路では、前記信号の検出
手段において検出する信号が特定の端子が特定の電圧以
下であることを検出することを特徴とする。請求項１１
記載のラッチ回路によれば、例えばレギュレータ回路の
出力などが短絡しても確実にシステムを停止することが
でき、破壊や暴走を防ぐことができる。
【００２２】また請求項１２にかかるラッチ回路では、
前記信号の検出手段において検出する信号が特定の端子
が特定の電圧以上であることを検出することを特徴とす
る。請求項１２記載のラッチ回路によれば、例えば特定
の入力端子に過大な電圧などが印加しても確実にシステ
ムを停止することができ、破壊や暴走を防ぐことができ
る。
【００２３】また請求項１３にかかるラッチ回路では、
前記信号の検出手段において検出する信号が周囲温度も
しくは回路が構成されている半導体基板の温度が特定の
温度以上であることを検出することを特徴とする。請求
項１３記載のラッチ回路によれば、周囲温度や半導体基
板の温度が必要以上に上昇した場合にも確実にシステム
を停止することができ、破壊や暴走を防ぐことができ
る。
【００２４】また請求項１４にかかるラッチ回路では、
前記信号の検出手段において検出する信号が周囲温度も
しくは回路が構成されている半導体基板の温度が特定の
温度以下であることを検出することを特徴とする。請求
項１４記載のラッチ回路によれば、周囲温度や半導体基
板の温度が必要以上に下がったりした場合にも確実にシ
ステムを停止することができ、一般にＭＩＳ型集積回路
では低温時にノイズを発生しやすくなったりノイズに敏
感になったりするため、誤動作を防ぐことができる。
【００２５】また請求項１５にかかるラッチ回路では、
前記信号検出状態を保持する手段が検出状態を保持して
いる間に停止させられる回路が電圧検出回路であること
を特徴とする。請求項１５記載のラッチ回路によれば、
被検出信号の電圧が電圧検出回路の検出電圧付近で発振
するような場合でも確実にシステムを停止できる。また
請求項１６にかかるラッチ回路では、前記信号検出状態
を保持する手段が検出状態を保持している間に停止させ
られる回路が温度検出回路であることを特徴とする。
【００２６】請求項１６記載のラッチ回路によれば、周
囲や半導体基板の温度が検出温度付近で揺れ動いている
場合でも確実にシステムを停止することができる。また
請求項１７にかかるラッチ回路では、前記信号検出状態
を保持する手段が検出状態を保持している間に停止させ
られる回路がシリーズ型電圧レギュレータ回路であるこ
とを特徴とする。
【００２７】請求項１７記載のラッチ回路によれば、例
えばシリーズ型レギュレータ回路の出力が短絡した場合
に、短絡状態を検出して確実にシステムを停止すること
が可能となるため、破壊や暴走が防げる。また請求項１
８にかかるラッチ回路では、前記信号検出状態を保持す
る手段が検出状態を保持している間に停止させられる回
路がスイッチング型電圧レギュレータ回路であることを
特徴とする。
【００２８】請求項１８記載のラッチ回路によれば、例
えばスイッチング型レギュレータ回路の出力が短絡した
場合に、短絡状態を検出して確実にシステムを停止する
ことが可能となるため、破壊や暴走が防げる。
【００２９】
【発明の実施の形態】以下、図面を参照して本発明にか
かるラッチ回路の実施の形態１〜９について詳述する。 （実施の形態１）図１は本発明の実施の形態１によるラ
ッチ回路の構成を示すブロック図である。
【００３０】ＲＳラッチ１０１は２入力ＮＡＮＤ２つで
構成され、セット入力とリセット入力がおのおの１つづ
つしかない。セット入力には、信号検出回路１０２の出
力である信号ＳSETXが入力されていて、ＳSETXが“Ｌ”
となることでＲＳラッチ１０１が検出状態を保持する。
信号検出回路１０１は例えばある特定の電圧や電流また
は温度などを検出して出力を変化させる。
【００３１】ＲＳラッチ１０１が検出状態となると、出
力信号ＳCEは“Ｌ”となりＳＣＥ信号で動作が制御され
る被制御回路１０４が動作停止状態になる。ＲＳラッチ
１０１が検出状態を解除し、動作を停止した被制御回路
１０４が再び動作状態になるためには、パワーオンリセ
ット回路１０３の出力信号ＳRSTXが“Ｌ”を出力してＲ
Ｓラッチ１０１をセット状態からリセット状態に移行し
なくてはならない。
【００３２】パワーオンリセット回路１０３は電源投入
時のみに“Ｌ”パルス出力を出すために、図１に示すラ
ッチ回路は電源の投入時にのみ保持された信号検出状態
を解除する。以上説明した実施の形態１に示すような構
成とすることで、ノイズなどによる意図しないラッチの
解除で、不用意に停止状態の被制御回路が動き出すこと
はなく、安全性が向上する。 （実施の形態２）図２は本発明の実施の形態２によるラ
ッチ回路の構成を示すブロック図である。
【００３３】基本的な構成や動作は実施の形態１と同様
であるが、ＲＳラッチ１０１の出力ＳＣＥで信号検出回
路１０２の動作も制御する構成としたものである。すな
わち、なんらかの信号を検出してＲＳラッチ１０１が検
出状態を保持すると、被制御回路１０４同様に信号検出
回路１０２も動作を停止するものである。信号検出回路
１０２は動作中は、電流を消費しつづけるため上記のよ
うな構成にすることで、実施の形態２に示すラッチ回路
が検出状態を保持している間の消費電流を下げることが
可能となる。 （実施の形態３）図３は本発明の実施の形態１及び２に
よるラッチ回路に使用しているパワーオンリセット回路
の詳細な回路図である。
【００３４】本回路は、エンハンスメント型Ｐチャネル
ＭＩＳトランジスタ１１１とデプレッション型Ｎチャネ
ルＭＩＳトランジスタ１１２で構成される電源電圧検出
部と、コンデンサ１１３及び１１９とデプレッション型
ＮチャネルＭＩＳトランジスタ１１４とエンハンスメン
ト型ＮチャネルＭＩＳトランジスタ１１５及び１１６と
エンハンスメント型ＰチャネルＭＩＳトランジスタとエ
ンハンスメント型ＮチャネルＭＩＳトランジスタで構成
されるリセット信号発生時間決定部と、２つのインバー
タ１２０で構成される波形整形部からなる。
【００３５】電源電圧検出部は、電源投入時初期はエン
ハンスメント型ＰチャネルＭＩＳトランジスタ１１１の
ゲートが“Ｌ”となっているためゲート・ソース間の電
圧がしきい値電圧を超える、すなわち電源電圧がエンハ
ンスメント型ＰチャネルＭＩＳトランジスタ１１１のし
きい値電圧を超えたときにＢ点の電位が上昇し始める。
また、エンハンスメント型ＰチャネルＭＩＳトランジス
タ１１１のゲートはパワーオンリセット回路の出力が帰
還接続されているため、リセットパルスが出力し終わる
とエンハンスメント型ＰチャネルＭＩＳトランジスタ１
１１はターンオフして電源電圧検出部は電流を消費しな
くなる。
【００３６】リセット信号発生時間決定部は、電源投入
時にはコンデンサ１１３の容量結合で点Ａが電源電圧レ
ベルに引き上げられる。このとき、電源電圧が前記電源
電圧検出部の出力が“Ｌ”レベルから上昇する前はエン
ハンスメント型ＮチャネルＭＩＳトランジスタ１１５が
ターンオフしているため、点Ａの電荷をグランド側へ引
き抜く経路がないため、点Ａはほぼ完全に電源電圧レベ
ルまで追従して上昇する。そのご、点Ｂの電位が上昇し
はじめると、定電流素子として働くデプレッション型Ｎ
チャネルＭＩＳトランジスタ１１４により、一定の電流
値で点Ａの電荷を引き抜き、点Ａの電位がエンハンスメ
ント型ＰチャネルＭＩＳトランジスタ１１７とエンハン
スメント型ＮチャネルＭＩＳトランジスタ１１８で構成
されインバータ回路の反転電圧以下となったところで、
点Ｃの電位が“Ｌ”から“Ｈ”に切り替わり、エンハン
スメント型ＮチャネルＭＩＳトランジスタでいっきに点
Ａの電荷を引き抜くことでより確実にリセットパルスの
発生終了を行う。
【００３７】このとき、発生するリセットパルスの時間
はコンデンサ１１３の容量値とデプレッション型Ｎチャ
ネルＭＩＳトランジスタで決まる定電流値で決定され
る。また、コンデンサ１１９は点Cの電位を電源投入時
にグランド側へ引っ張る効果があるため、安定してリセ
ット信号を発生する効果がある。本回路では、電源電圧
が非常にゆっくりと上昇する場合には、電源電圧検出部
で決まる検出電圧に電源電位が上昇するまでリセット信
号を発生しつづけ、また電源電圧が早く立ちあがる場合
にはリセット信号発生時間決定部で決まる被リセット回
路がリセット動作を行うのに十分な時間だけリセット信
号を発生するため、あらゆる状況でも確実にリセット信
号を発生しパワーオンリセット回路に接続される回路を
リセットすることが可能になる。 （実施の形態４）図４は本発明の実施の形態１及び２に
よるラッチ回路に使用しているパワーオンリセット回路
の詳細な回路図である。
【００３８】本回路では、エンハンスメント型Pチャネ
ルMISトランジスタ１２１及び１２２に実施の形態３と
比較して敷居値電圧の絶対値が高いトランジスタを使用
している。まず、エンハンスメント型PチャネルMISトラ
ンジスタ１２１をインバータ１２０やＲＳラッチ１１１
を構成しているトランジスタのしきい値電圧の絶対値よ
りも高くすることで、電源電圧がインバータ１２０やRS
ラッチ１１１が正常に動作する電圧まで上昇するまでリ
セット信号を出しつづけることが可能となるため、より
確実にリセット信号が入力されている回路をリセットす
ることが可能になる。
【００３９】さらに、エンハンスメント型PチャネルMIS
トランジスタ１２２をエンハンスメント型NチャネルMIS
トランジスタ１１８及びインバータ１２０やＲＳラッチ
１１１を構成しているトランジスタのしきい値電圧の絶
対値よりも高くすることで、電源投入時の回路動作が不
安定な状態で、エンハンスメント型NチャネルMISトラン
ジスタ１１８がエンハンスメント型PチャネルMISトラン
ジスタ１２２より早くターンオンして点Cの電位をグラ
ンドに引っ張りやすくなるため、より確実にリセット信
号を発生することが可能になる。また、エンハンスメン
ト型NチャネルMISトランジスタ１１８のしきい値電圧の
絶対値がインバータ１２０やＲＳラッチ１１１を構成し
ているトランジスタのしきい値電圧の絶対値よりも低く
ても同様の効果は得られる。 （実施の形態５）図５は本発明の実施の形態５のラッチ
回路のブロック図である。
【００４０】本ブロック図では、実施の形態２における
回路にワンショットパルス回路１２３と２入力NAND１２
４と遅延回路１２５を加えたものである。ＲＳラッチ１
０１は通常セット入力とリセット入力が同時に入力され
ると出力が不定の状態になってしまうため、２入力ＮＡ
ＮＤ１２４によりリセット信号が優先的にＲＳラッチ１
０１に入力されるようになっている。
【００４１】また、同様の対策として、ワンショットパ
ルス回路１２３により信号検出回路が出力を“Ｌ”から
“Ｈ”または“Ｈ”から“Ｌ”のいずれか一方の変化の
みを検出して、その変化時にＲＳラッチをセットするた
めに必要な時間だけセットパルスを発生するようにした
ものである。遅延回路１２５はイネーブル信号であるＳ
ＣＥ信号が早すぎる帰還で信号検出回路１０２が検出途
中の中途半端な状態で動作を停止するのを防ぐ効果があ
る。
【００４２】このような構成とすることで、異常が起き
たときに安全確実にシステムを停止することができ、ま
た電源を再投入することで再び動作を確実に再開するこ
とが可能となる。 （実施の形態６）図６は本発明の実施の形態６のラッチ
回路のブロック図である。
【００４３】本ブロック図では、実施の形態５に更に遅
延回路１２６を加えている。この遅延回路１２６は例え
ば信号検出回路が電源電圧が低いことを検出する場合、
電源投入時に検出出力を発生してしまうため、正常な状
態で電源が投入された場合に電源が正常値に立ち上がる
までの時間は信号検出回路の出力ＳDETをマスクする機
能を有しているため、電源投入時に正常な動作を行える
のにシステムが停止してしまうのを防ぐ効果がある。ま
た、信号検出回路が電源電圧検出回路以外であっても、
電源投入時初期の不安定な出力状態でラッチがかかりシ
ステムが停止するのを防ぐ効果がある。
【００４４】このような構成とすることで、異常が起き
たときに安全確実にシステムを停止することができ、ま
た電源を再投入することで再び動作を確実に再開するこ
とが可能となる。 （実施の形態７）図７は本発明の実施の形態７のラッチ
回路のブロック図である。
【００４５】本ブロック図では実施の形態６の信号検出
回路が電圧検出回路となっている例である。検出する電
圧は電源電圧である場合もあるし、特定の端子やノード
の電圧である場合もある。また、検出電圧より高いこと
を検出したり低いことを検出したりその両方を検出して
システムを停止する場合もある。
【００４６】このような構成とすることで、異常が起き
たときに安全確実にシステムを停止することができ、ま
た電源を再投入することで再び動作を確実に再開するこ
とが可能となる。 （実施の形態８）図８は本発明の実施の形態８のラッチ
回路のブロック図である。
【００４７】本ブロック図では実施の形態６の信号検出
回路が温度検出回路１２８となっている例である。検出
する温度は、周囲の雰囲気温度であったり、本回路が搭
載されている半導体集積回路自体の接合温度であったり
する。また、検出温度より高いことを検出したり低いこ
とを検出したりその両方を検出してシステムを停止する
場合もある。
【００４８】このような構成とすることで、異常が起き
たときに安全確実にシステムを停止することができ、ま
た電源を再投入することで再び動作を確実に再開するこ
とが可能となる。 （実施の形態９）図９は本発明の実施の形態９のラッチ
回路のブロック図である。
【００４９】本ブロック図では実施の形態７の被制御回
路が出力電圧レギュレート回路１２９となっている例で
ある。出力電圧レギュレート回路１２９の出力ＶOUTを
電圧検出回路１２７でモニターしていて、例えば出力電
圧レギュレート回路１２９の出力ＶOUTが短絡したこと
を検出して動作を停止する構成である。
【００５０】このような構成とすることで、異常が起き
たときに安全確実にシステムを停止することができ、ま
た電源を再投入することで再び動作を確実に再開するこ
とが可能となる。
【００５１】
【発明の効果】この発明は、以上説明したように、電源
の再投入だけで確実に停止したシステムを初期状態にリ
セットすることができ、かつ電源の遮断を行うまで停止
したシステムが不用意にリセットがかかることがないた
め、安全かつ確実な回路やシステムの動作を得ることが
可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるラッチ回路の構成
を示すブロック図である。
【図２】本発明の実施の形態２によるラッチ回路の構成
を示すブロック図である。
【図３】本発明の実施の形態３となる、図１及び図２に
示すパワーオンリセット回路の第１の回路例を示す回路
図である。
【図４】本発明の実施の形態４となる、図１及び図２に
示すパワーオンリセット回路の第２の回路例を示す回路
図である。
【図５】本発明の実施の形態５によるラッチ回路の構成
を示すブロック図である。
【図６】本発明の実施の形態６によるラッチ回路の構成
を示すブロック図である。
【図７】本発明の実施の形態７によるラッチ回路の構成
を示すブロック図である。
【図８】本発明の実施の形態８によるラッチ回路の構成
を示すブロック図である。
【図９】本発明の実施の形態９によるラッチ回路の構成
を示すブロック図である。
【図１０】従来のラッチ回路の構成を示すブロック図で
ある。
【図１１】従来のラッチ回路に使用しているパワーオン
リセット回路の￥を示す回路図である。
【符号の説明】
１０１ ＲＳラッチ １０２ 信号検出回路 １０３ パワーオンリセット回路 １０４ 被制御回路 １１１，１１７ エンハンスメント型ＰチャネルＭＩ
Ｓトランジスタ １１２，１１４ デプレッション型ＮチャネルＭＩＳ
トランジスタ １１３，１１９ コンデンサ １１５，１１６，１１８ エンハンスメント型Ｎチャ
ネルＭＩＳトランジスタ １２０ インバータ回路 １２１，１２２ しきい値電圧の高いエンハンスメン
ト型ＰチャネルＭＩＳトランジスタ １２３ ワンショットパルス回路 １２４ ＮＡＮＤ回路 １２５，１２６ 遅延回路 １２７ 電圧検出回路 １２８ 温度検出回路 １２９ 出力電圧レギュレート回路 １ 従来のラッチ回路のＲＳラッチ ２ 信号検出回路 ３ 従来のパワーオンリセット回路 ４ 被検出回路 ５ コンデンサ ６ 抵抗 ＳSETX ＲＳラッチのセット信号 ＳRSTX ＲＳラッチのリセット信号 ＳRSTE1 ＲＳラッチのリセット信号１ ＳRSTE2 ＲＳラッチのリセット信号２ ＳCE 被制御回路のコントロール信号 ＶSENS 電圧検出回路のセンス入力 ＶOUT 出力電圧レギュレート回路の出力

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 信号の検出手段と信号検出状態を保持す
    る手段と信号検出状態を解除する手段を有し、前記信号
    検出状態を保持する手段は信号の検出手段より発せられ
    た検出出力を入力されると検出出力が入力されなくなっ
    ても電源を遮断するまで検出状態を保持しつづけ、前記
    信号検出状態を解除するする手段は電源の投入時にのみ
    解除信号を発生し、前記信号検出状態を保持する手段は
    一度信号検出状態を保持すると電源を遮断し再び投入し
    た場合にのみ、非検出状態にリセットする事を特徴とす
    るラッチ回路。
  2. 【請求項２】 前記信号検出状態を保持する手段が検出
    状態を保持している間は、前記信号検出状態を保持する
    手段の出力信号が入力されている回路を停止させること
    を特徴とする請求項１記載のラッチ回路。
  3. 【請求項３】 前記信号検出状態を解除する手段は、電
    源電圧の検出手段と解除信号の発生時間を決定する手段
    と波形を整形する手段を有することで、電源が投入され
    てから一定の時間または一定の電源電圧に到達するまで
    は解除信号を出し続けるような動作をするパワーオンリ
    セット回路であることを特徴とする請求項１記載のラッ
    チ回路。
  4. 【請求項４】 前記パワーオンリセット回路が具備する
    電源電圧の検出手段は、デプレッション型ＮチャネルＭ
    ＩＳトランジスタとエンハンスメント型PチャネルＭＩ
    Ｓトランジスタにより構成され、前記デプレッション型
    ＮチャネルＭＩＳトランジスタのゲートとソースは共に
    接地電位に接続され、ドレインは前記エンハンスメント
    型ＰチャネルＭＩＳトランジスタのドレインと共通に接
    続され電源電圧検出手段の出力端子となり、前記エンハ
    ンスメント型PチャネルMISトランジスタのソースは電源
    電位に接続され、ゲートはパワーオンリセット回路の出
    力が帰還接続され、パワーオンリセット回路が検出状態
    を解除する信号を発生している間のみ前記エンハンスメ
    ント型ＰチャネルＭＩＳトランジスタがターンオンする
    ように制御されることを特徴とする請求項３記載のラッ
    チ回路。
  5. 【請求項５】 前記パワーオンリセット回路が具備する
    電源電圧の検出手段を構成するＰチャネルＭＩＳトラン
    ジスタのしきい値電圧の絶対値が前記信号検出状態を保
    持する手段を構成するＰチャネルＭＩＳトランジスタの
    しきい値電圧の絶対値及びＮチャネルＭＩＳトランジス
    タのしきい値電圧の絶対値よりも高いことを特徴とする
    請求項４記載のラッチ回路。
  6. 【請求項６】 前記パワーオンリセット回路が具備する
    解除信号の発生時間を決定する手段は、片方の端子を電
    源電位に接続された第一のコンデンサと第一のコンデン
    サのもう一方の端子とドレインが接続されたデプレッシ
    ョン型ＮチャネルＭＩＳトランジスタと前記デプレッシ
    ョン型ＮチャネルＭＩＳトランジスタのゲート及びソー
    スと共通にドレインが接続されている第一のエンハンス
    メント型ＮチャネルＭＩＳトランジスタと第一のコンデ
    ンサとデプレッション型ＮチャネルＭＩＳトランジスタ
    のドレインとの接続点が入力となっているインバータ回
    路と前記インバータ回路の出力端子と接地電位の間に接
    続された第二のコンデンサと前記インバータ出力端子が
    ゲートに接続されドレインが前記インバータ回路の入力
    に接続されソースが接地電位に接続された第二のエンハ
    ンスメント型ＮチャネルＭＩＳトランジスタで構成さ
    れ、前記第一のエンハンスメント型ＮチャネルＭＩＳト
    ランジスタのゲートは前記電圧検出手段の出力端子に接
    続され、前記インバータ回路の出力が解除信号の発生時
    間を決定する手段の出力となっていることを特徴とする
    請求項３記載のラッチ回路。
  7. 【請求項７】 前記解除信号の発生時間を決定する手段
    が具備するインバータ回路はエンハンスメント型Ｐチャ
    ネルＭＩＳトランジスタとエンハンスメント型Ｎチャネ
    ルＭＩＳトランジスタで構成され、前記エンハンスメン
    ト型ＰチャネルＭＩＳトランジスタのしきい値電圧の絶
    対値が前記信号検出状態を保持する手段を構成するＰチ
    ャネルＭＩＳトランジスタのしきい値電圧の絶対値及び
    ＮチャネルＭＩＳトランジスタのしきい値電圧の絶対値
    よりも高いことを特徴とする請求項６記載のラッチ回
    路。
  8. 【請求項８】 前記解除信号の発生時間を決定する手段
    が具備するインバータ回路はエンハンスメント型Ｐチャ
    ネルＭＩＳトランジスタとエンハンスメント型Ｎチャネ
    ルＭＩＳトランジスタで構成され、前記エンハンスメン
    ト型ＮチャネルＭＩＳトランジスタのしきい値電圧の絶
    対値が前記信号検出状態を保持する手段を構成するＰチ
    ャネルＭＩＳトランジスタのしきい値電圧の絶対値及び
    ＮチャネルＭＩＳトランジスタのしきい値電圧の絶対値
    よりも低いことを特徴とする請求項６記載のラッチ回
    路。
  9. 【請求項９】前記信号の検出手段において検出する信号
    が電源電圧が特定の電圧以下であることを検出すること
    を特徴とする請求項１記載のラッチ回路。
  10. 【請求項１０】 前記信号の検出手段において検出する
    信号が電源電圧が特定の電圧以上であることを検出する
    ことを特徴とする請求項１記載のラッチ回路。
  11. 【請求項１１】 前記信号の検出手段において検出する
    信号が特定の端子が特定の電圧以下であることを検出す
    ることを特徴とする請求項１記載のラッチ回路。
  12. 【請求項１２】 前記信号の検出手段において検出する
    信号が特定の端子が特定の電圧以上であることを検出す
    ることを特徴とする請求項１記載のラッチ回路。
  13. 【請求項１３】 前記信号の検出手段において検出する
    信号が周囲温度もしくは回路が構成されている半導体基
    板の温度が特定の温度以上であることを検出することを
    特徴とする請求項１記載のラッチ回路。
  14. 【請求項１４】 前記信号の検出手段において検出する
    信号が周囲温度もしくは回路が構成されている半導体基
    板の温度が特定の温度以下であることを検出することを
    特徴とする請求項１記載のラッチ回路。
  15. 【請求項１５】 前記信号検出状態を保持する手段が検
    出状態を保持している間に停止させられる回路が電圧検
    出回路であることを特徴とする請求項１記載のラッチ回
    路。
  16. 【請求項１６】 前記信号検出状態を保持する手段が検
    出状態を保持している間に停止させられる回路が温度検
    出回路であることを特徴とする請求項１記載のラッチ回
    路。
  17. 【請求項１７】 前記信号検出状態を保持する手段が検
    出状態を保持している間に停止させられる回路がシリー
    ズ型電圧レギュレータ回路であることを特徴とする請求
    項１記載のラッチ回路。
  18. 【請求項１８】 前記信号検出状態を保持する手段が検
    出状態を保持している間に停止させられる回路がスイッ
    チング型電圧レギュレータ回路であることを特徴とする
    請求項１記載のラッチ回路。
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