JP2019106851A - ディジタル形保護継電器の電源シーケンス制御装置 - Google Patents

Abstract

【課題】ディジタル形保護継電器において、制御電源の立ち上がり時、立ち下がり時の過渡応答領域による、回路の誤動作、誤不動作を防止する。【解決手段】制御電源（Ｐ１１０Ｖ）の電圧を電源回路１０１によって３．３Ｖに変換しＦＥＴ２０１を介してディジタル回路に供給する回路において、制御電源（Ｐ１１０Ｖ）の電圧低下検出時のＨレベル信号をラッチ回路１２でラッチし、ディレイ回路１３において、ＣＰＵによるデータ退避処理が可能な時間だけ遅延させた後、１秒リセットパルス回路１５から１秒リセットパルスを出力してＮＡＮＤ回路２１の出力によってＦＥＴ２０１をオフ制御する。前記１秒リセットパルスが終了した時点で電圧低下検出＝Ｈレベル信号が継続しているときはＮＡＮＤ回路２２の出力によってＦＥＴ２０１のオフ制御を維持させる。【選択図】 図１

Description

本発明は、ディジタル形保護継電器の電源監視機能に係り、電源ＯＮ／ＯＦＦシーケンス制御回路に関するものである。

ディジタル形保護継電器では、制御電源の電圧を電源回路によって所定電圧に変換してディジタル回路に供給している。この制御電源（例えばＤＣ：１１０Ｖ）から、ＩＣ等を駆動する回路用電源（例えば３．３Ｖ）を発生させる電源回路では、制御電源のＯＮ／ＯＦＦによる過渡状態において、電気的に不安定状態となり回路が誤動作する可能性がある。

また、電源の復電までの時間は規定できないため、瞬断回路の動作が規定できず、回路の誤検出、誤作動、誤不動作となる可能性があった。

尚、従来、系統の復電時における継電器の誤動作を防止することは例えば特許文献１に記載されている。

特開２００１−３７０７３号公報

本発明は、ディジタル形保護継電器において、制御電源の立ち上がり時、立ち下がり時の過渡応答領域による、回路の誤動作、誤不動作を防止することを課題としている。

上記課題を解決するための請求項１に記載のディジタル形保護継電器の電源シーケンス制御装置は、
制御電源の電圧を第１の電源回路によって所定電圧に変換し、第１の電源供給用スイッチング素子を介してディジタル回路に供給する第１の電源供給ラインを有したディジタル形保護継電器において、
前記第１の電源回路と第１の電源供給用スイッチング素子を結ぶ電路を、前記制御電源の電圧が第１の設定電圧以上のとき起動する電源であり、第１のシーケンス制御回路を駆動するための第１のシーケンス制御回路用電源とし、前記第１の電源供給用スイッチング素子と前記ディジタル回路を結ぶ電路を、ディジタル回路を駆動するための第１のディジタル回路用電源とし、
前記第１のシーケンス制御回路は、
前記制御電源の電圧を検出し、該検出電圧が前記第１の設定電圧よりも高い第２の設定電圧未満であるときに電源電圧低下検出信号を発する制御電源電圧検出部と、
前記制御電源電圧検出部から発せられた電源電圧低下検出信号をラッチする第１のラッチ回路と、
前記第１のラッチ回路によりラッチされた前記電源電圧低下検出信号か、又は異常検出信号が入力されたとき、リセットパルスを所定時間出力して前記第１の電源供給用スイッチング素子をオフさせる第１のオフ制御回路と、
前記電源電圧低下検出信号が発せられてから、前記制御電源が第２の設定電圧以上になるまでの期間、前記第１の電源供給用スイッチング素子をオフさせる第２のオフ制御回路と、
前記第１のオフ制御回路から出力されるリセットパルスの終了を検出する第２のラッチ回路を有し、該リセットパルスの終了後に前記電源電圧低下検出信号が発せられているときは、前記第１の電源供給用スイッチング素子のオフを維持させる第３のオフ制御回路と、
前記制御電源の電圧が第１の設定電圧未満となって第１のシーケンス制御回路用電源がオフとなったとき、前記第１のオフ制御回路の動作をリセットし、前記制御電源の電圧が前記第１の設定電圧以上となったとき、前記第２のオフ制御回路の動作をリセットする第１のリセット回路と、
前記第２のラッチ回路がリセットパルスの終了を検出し、前記電源電圧低下検出信号が発せられておらず、且つ前記制御電源の電圧が第１の設定電圧以上であるときに前記第１のラッチ回路および第２のラッチ回路をリセットする第２のリセット回路と、を備えたことを特徴とする。

また、請求項２に記載のディジタル形保護継電器の電源シーケンス制御装置は、請求項１において、
前記制御電源の電圧を第２の電源回路によって所定電圧に変換し、第２の電源供給用スイッチング素子を介して前記ディジタル回路の伝送信号回路に供給する第２の電源供給ラインを設け、
前記第２の電源回路と第２の電源供給用スイッチング素子を結ぶ電路を、前記制御電源の電圧が第１の設定電圧以上のとき起動する電源であり、第２のシーケンス制御回路を駆動するための第２のシーケンス制御回路用電源とし、前記第２の電源供給用スイッチング素子と前記ディジタル回路の伝送信号回路を結ぶ電路を、ディジタル回路を駆動するための第２のディジタル回路用電源とし、
前記第２のシーケンス制御回路を、前記制御電源が第１の設定電圧を超えてから所定時間経過後に第２の電源供給用スイッチング素子をオン制御し、前記制御電源が第２の設定電圧未満となったとき第２の電源供給用スイッチング素子をオフ制御する回路で構成し、
前記第１のシーケンス制御回路用電源によって駆動する発光素子と、前記第２のディジタル回路用電源が印加され、前記発光素子の発光を受光する受光素子を有し、前記受光素子の電源印加点の電位を、電源の異常検出信号として用いる電源監視回路を設けたことを特徴とする。

また、請求項３に記載のディジタル形保護継電器の電源シーケンス制御装置は、請求項１又は２において、
前記第１のラッチ回路によりラッチされた電源電圧低下検出信号の、前記第１のオフ制御回路への入力を所定時間遅延させるディレイ回路を備えたことを特徴とする。

また、請求項４に記載のディジタル形保護継電器の電源シーケンス制御装置は、請求項１ないし３のいずれか１項において、
前記第１のリセット回路は、前記制御電源の電圧を検出し、該検出電圧が、第１の設定電圧未満のときローレベル（Ｌ）信号を、第１の設定電圧以上のときハイレベル（Ｈ）信号を各々出力するレベル検出ＩＣを備え、
前記第２のオフ制御回路は、前記電源電圧低下検出信号を反転させた信号と前記レベル検出ＩＣの出力信号との論理積をとるＡＮＤ回路と、前記ＡＮＤ回路の出力を設定時間遅延させる遅延回路と、前記遅延回路の出力をクロック入力とし、前記レベル検出ＩＣの出力をクリア入力とし、ローレベル（Ｌ）出力により前記第１の電源供給用スイッチング素子をオフさせ、ハイレベル（Ｈ）出力により前記第１の電源供給用スイッチング素子のオンを可能とする第３のラッチ回路と、を備えたことを特徴とする。

（１）請求項１〜４に記載の発明によれば、ディジタル形保護継電器において、制御電源の立ち上がり時、立ち下がり時の過渡応答領域による、回路の誤動作、誤不動作を防止することができる。

また、瞬停発生時の復電時間の不確定要素に依らず、一定のリセット時間を確保することができ、回路動作の安定化を図ることができる。
（２）請求項２に記載の発明によれば、２系統の電源をシーケンス制御する構成であるので、制御電源の立ち上がり時、立ち下がり時でも、誤検出なく電源監視を行うことができる。
（３）請求項３に記載の発明によれば、制御電源の電圧低下が検出されてから第１の電源供給用スイッチング素子がオフ制御されるまでの間に遅延時間を設けているので、その遅延時間によりＣＰＵ側でデータを退避させる処理を行うことができる。
（４）請求項４に記載の発明によれば、制御電源の入り切りを短時間で繰り返すことにより、先に制御電源が立ち上がり、その後に第１のシーケンス制御回路用電源が起動するような特殊な場合であっても、第２のオフ制御回路における第３のラッチ回路のクロック入力が遅延回路によって設定時間遅延されるので、第１のリセット回路であるレベル検出ＩＣから第３のラッチ回路へのクリア入力が遅れる（第２のオフ制御回路のリセット動作が遅れる）ことはない。このため、必ず第３のラッチ回路のリセット後に遅延回路を経てクロック入力が入り、第３のラッチ回路はクロック入力をラッチしてハイ（Ｈ）レベルを出力し、これによって問題なく第１の電源供給用スイッチング素子のオンを可能とすることができる。

本発明の実施例１におけるシーケンス制御回路図。 本発明の実施例１における電源系統図。 本発明の実施例１の動作を説明するタイムチャート。 本発明の実施例２におけるシーケンス制御回路図。 本発明の実施例２の動作を説明するタイムチャート。 本発明の実施例２における電源監視回路の回路図。 本発明の実施例３におけるシーケンス制御回路図。 本発明の実施例３におけるクロック補償回路の構成図。 本発明の実施例３のクロック補償回路の動作を説明するタイムチャート。

以下、図面を参照しながら本発明の実施の形態を説明するが、本発明は下記の実施形態例に限定されるものではない。

図１は実施例１によるディジタル形保護継電器の電源シーケンス制御装置の全体構成を示し、図２はその電源系統図を示している。図１および図２において、１０１は制御電源の電圧１１０Ｖを３．３Ｖに変換する電源回路（第１の電源回路）である。電源回路１０１の出力電圧（３．３Ｖ）はＦＥＴ（電界効果トランジスタ）２０１（第１の電源供給用スイッチング素子）のソースＳ、ドレインＤを介して図示省略のディジタル回路に供給される。これらによって第１の電源供給ラインを構成している。

電源回路１０１とＦＥＴ２０１を結ぶ電路を、後述する第１のシーケンス制御回路を駆動するためのＡ電源（ＶＣＣ＿Ａ：第１のシーケンス制御回路用電源）とし、ＦＥＴ２０１とディジタル回路を結ぶ電路を、ディジタル回路を駆動するためのＢ電源（ＶＣＣ＿Ｂ：第１のディジタル回路用電源）としている。

前記Ａ電源ＶＣＣ＿Ａは電源回路１０１に入力される制御電源が３０Ｖ（第１の設定電圧）以上のとき動作し、Ｂ電源ＶＣＣ＿Ｂは制御電源が７２Ｖ（第２の設定電圧）まで達しないとオンしない。

第１のシーケンス制御回路は以下のように構成されている。

１０は電源回路１０１の電圧レベルを検出するレベル検出ＩＣであり、検出電圧が７０Ｖ以下のときローレベル信号Ｌを出力し、７２Ｖ以上のときハイレベル信号Ｈを出力する（ヒステリシス特性を有している）。

１１はレベル検出ＩＣ１０の出力信号が入力されるフォトカプラであり、入力信号がローレベルＬのとき非動作状態となってハイレベル信号Ｈ（電源電圧低下検出信号（図示、低下検出＝Ｈ））を出力し、入力信号がハイレベルＨのとき動作状態となってローレベル信号Ｌを出力する。

これらレベル検出ＩＣ１０およびフォトカプラ１１によって本発明の制御電源電圧検出部を構成している。

１２は、フォトカプラ１１から出力されたハイレベル信号Ｈ（電源電圧低下検出信号）をラッチするラッチ回路（第１のラッチ回路）であり、制御電源（１１０Ｖ）の低下検出エッジで検出イベントをラッチしている（低下検出イベントを記憶している）。

１３は、ラッチ回路１２でラッチされた電源電圧低下検出信号（Ｈ）を所定時間、例えばＣＰＵによるデータ退避処理時間を確保するために３００ｍｓｅｃ遅延させて出力するディレイ回路である。

ディレイ回路１３の出力信号は、ＯＲ回路１４にて異常検出信号（ハイレベル信号Ｈ）との論理和がとられた後、１秒リセットパルス回路１５に入力される。

１秒リセットパルス回路１５は入力トリガエッジによるワンショットタイマー回路であり、ＯＲ回路１４を介して入力される電源電圧低下検出信号（ハイレベル信号Ｈ）により、タイマーＩＣがワンショットマルチバイブレータとして働き、抵抗値とコンデンサ容量値で決まる一定時間（１秒間）、リセットパルス（入力信号がハイレベル信号Ｈであればそれと反対極性のローレベル信号Ｌ）をＮＡＮＤ回路（論理積の否定ゲート）２１の第１の入力端およびラッチ回路１６（第２のラッチ回路）に出力する。

尚、１秒リセットパルス回路１５の出力は、前記１秒パルス（ローレベル信号Ｌ）が終了したらもとのハイレベル信号Ｈに戻る。

ＮＡＮＤ回路２１の出力側は抵抗Ｒ１を介してＦＥＴ２０１のゲートＧに接続されており、第１〜第３の入力端に入力される信号のうちいずれか１つ以上がローレベルＬであるとき、例えば前記１秒パルスのローレベルＬが入力されている期間、出力がハイレベルＨとなり、ＦＥＴ２０１をオフ制御するように構成されている。

前記ＯＲ回路１４、１秒リセットパルス回路１５およびＮＡＮＤ回路２１によって本発明の第１のオフ制御回路を構成している。

フォトカプラ１１の出力信号はＮＯＴ回路１７およびＮＡＮＤ回路２２の第１の入力端に入力され、且つＮＭＩ（Ｎｏｎ Ｍａｓｋａｂｌｅ Ｉｎｔｅｒｒｕｐｔ）信号として図示省略のＣＰＵへ送出される。

ＣＰＵは、入力されるＮＭＩ信号に基づいてデータ退避処理を行う。

ＮＯＴ回路１７の出力信号はラッチ回路１８およびＮＡＮＤ回路２３の第２の入力端に入力される。制御電源の電圧が低下している場合（７０Ｖ以下のとき）、ラッチ回路１８はＮＯＴ回路１７のローレベルＬ出力をラッチし、制御電源電圧が７２ＶになるまでローレベルＬをＮＡＮＤ回路２１の第２の入力端に出力する。

このラッチ回路１８からＮＡＮＤ回路２１の第２の入力端へ入力されるローレベル信号により、制御電源電圧が７２ＶになるまでＦＥＴ２０１のオフ制御が維持される。

前記ＮＯＴ回路１７およびラッチ回路１８によって、本発明の第２のオフ制御回路を構成している。

ラッチ回路１６は１秒パルスのエンドエッジを検出してラッチする回路であり、１秒リセットパルス回路１５から出力されるリセットパルスの終了を検出したらハイレベル信号ＨをＮＡＮＤ回路２２の第２の入力端およびＮＡＮＤ回路２３の第１の入力端に出力する。

ＮＡＮＤ回路２２は、第２の入力端に前記１秒パルスの終了を表すハイレベル信号Ｈが入力されても、第１の入力端に入力されるフォトカプラ１１からの信号がハイレベル信号Ｈ、すなわち電源電圧低下検出信号であればローレベル信号ＬをＮＡＮＤ回路２１の第３の入力端に出力する。

このため、ＮＡＮＤ回路２１の第１の入力端の信号（１秒リセットパルス回路１５の出力信号）が１秒パルス終了後にハイレベル信号Ｈになっても、第３の入力端に入力されるＮＡＮＤ回路２２からのローレベル信号Ｌにより出力のハイレベルＨが維持され、これによってＦＥＴ２０１のオフ制御が継続される。

前記ラッチ回路１６およびＮＡＮＤ回路２２によって本発明の第３のオフ制御回路を構成している。

１９はＡ電源ＶＣＣ＿Ａの電圧を検出するレベル検出ＩＣであり、制御電源（１１０Ｖ）が３０Ｖ未満となってＡ電源ＶＣＣ＿ＡがオフとなったときローレベルＬ信号を出力し、それ以外はハイレベル信号Ｈを出力する。

レベル検出ＩＣ１９から出力される、ローレベル信号Ｌは１秒リセットパルス回路１５のリセット信号として用いられ、ハイレベル信号Ｈはラッチ回路１８のリセット信号として用いられる。

レベル検出ＩＣ１９の出力信号はＮＡＮＤ回路２３の第３の入力端に入力される。

ＮＡＮＤ回路２３の、第１の入力端がハイレベルＨであり（１秒パルスが終了しており）、第２の入力端がハイレベルＨであり（制御電源（１１０Ｖ）が７２Ｖ以上に復電しており）、第３の入力端がハイレベルＨである（Ａ電源ＶＣＣ＿Ａが起動状態にある）場合、ＮＡＮＤ回路２３の出力はローレベルＬ信号となる。

このＮＡＮＤ回路２３のローレベルＬ出力信号はラッチ回路１２およびラッチ回路１６のリセット信号として用いられる。

尚、図１のＲ２はＦＥＴ２０１のソースＳ−ゲートＧ間に接続された抵抗である。また、図２の３００は、制御電源（１１０Ｖ）と電源回路１０１を結ぶためのコネクタである。

上記のように構成された第１のシーケンス制御回路の主要部の機能をまとめると以下のとおりである。

＜ラッチ回路１２（１）：低下検出イベント記憶＞
制御電源（１１０Ｖ）の低下検出エッジで、検出イベントをラッチする。電圧低下が１度でも発生した場合、必ずリセット（Ｂ電源ＶＣＣ＿Ｂの３．３Ｖ遮断）するための回路。また、短い時間に電圧が検出レベル付近をばたついた場合でも、リセットを１度発生させるまでは、検出を受け付けなくすることで、リセットの安定動作を図る。

＜ラッチ回路１６（２）：１秒パルス終了検出＞
１秒リセットパルス回路１５からの１秒パルス（１秒リセット）のエンドエッジを検出してラッチする。ＮＡＮＤ回路２３を介してラッチ回路１２（１）をクリアして、次の低下検出に備える。また、ＮＡＮＤ回路２２における電源電圧低下検出信号とのＮＡＮＤにより、１秒パルス終了時の制御電源状態を判定し、復電していない場合はＢ電源ＶＣＣ＿Ｂ供給用のＦＥＴ２０１をＯＦＦのままとする。

＜ラッチ回路１８（３）：制御電源７２Ｖまでロック＞
制御電源が７２Ｖに上昇するまでは、Ｂ電源ＶＣＣ＿Ｂ供給用のＦＥＴ２０１をロックする回路（制御電源が低い電圧では、ＶＣＣ３．３Ｖ回路をＯＮしない目的）。制御電源投入後に起動し、その後は、制御電源が低下し、Ａ電源ＶＣＣ＿Ａがなくなるまではラッチを保持している。

＜１秒リセットパルス回路１５（４）：リセット時間の確保＞
入力トリガエッジによるワンショットタイマー回路。電源電圧低下検出をディレイ回路１３を経由して受け付け、１秒間のパルスを生成する。このパルスにより前記ＦＥＴ２０１を１秒間遮断する。

尚、図１に示す回路は、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のプログラマブルデバイスにても実現可能である。

次に、上記のように構成されたシーケンス制御回路の動作を図３のタイムチャートとともに説明する。

図３において、時刻ｔ１より前の時間帯では制御電源（Ｐ１１０Ｖ）が立ち上がっていないため、フォトカプラ１１の出力がハイレベルＨ、ラッチ回路１８の出力がローレベルＬ、ＮＡＮＤ回路２１の出力がハイレベルＨであり、ＦＥＴ２０１はオフ制御されている。

時刻ｔ１で制御電源（Ｐ１１０Ｖ）が立ち上がり、その電圧が時刻ｔ２において３０Ｖに達すると、Ａ電源ＶＣＣ＿Ａが起動する。また時刻ｔ２において、制御電源（Ｐ１１０Ｖ）が３０Ｖに達することにより、レベル検出ＩＣ１９の出力はハイレベル信号Ｈに切り換わり、ラッチ回路１８がリセットされる。

時刻ｔ３において制御電源（Ｐ１１０Ｖ）が７２Ｖに達すると、フォトカプラ１１の出力がローレベルＬ、ラッチ回路１２の入力がローレベルＬ、１秒リセットパルス回路１５の入力がローレベルＬ、出力がハイレベルＨとなり、ラッチ回路１８の入力、出力がハイレベルＨとなり、ＮＡＮＤ回路２２の第１の入力端がローレベルＬ、出力端がハイレベルＨとなるので、ＮＡＮＤ回路２１はローレベル信号を出力しＦＥＴ２０１がオン制御される。これによってＢ電源ＶＣＣ＿Ｂが初期起動する。

時刻ｔ３から制御電源（Ｐ１１０Ｖ）の瞬時電圧低下が発生する時刻ｔ４になるまでの期間では、ＮＡＮＤ回路２３の３つの入力端の信号がすべてハイレベルＨであることによりＮＡＮＤ回路２３からローレベルＬ信号が出力され、ラッチ回路１２およびラッチ回路１６をリセットする。

時刻ｔ４において制御電源（Ｐ１１０Ｖ）で瞬時電圧低下が発生して７０Ｖ以下になると、フォトカプラ１１からハイレベルＨ信号が出力されてラッチ回路１２がそれをラッチする。

ラッチ回路１２のハイレベル出力信号はディレイ回路１３によって遅延されるため、時刻ｔ４からディレイ回路１３の遅延時間（本例では３００ｍｓｅｃ）経過後の時刻ｔ５になるまでの時間、ＣＰＵにおいてデータ退避処理が行われる。

前記遅延後の時刻ｔ５において１秒リセットパルス回路１５にハイレベルＨ信号が入力されると、１秒リセットパルス回路１５は１秒のリセットパルス（ローレベル信号）を出力するので、ＮＡＮＤ回路２１がハイレベルＨ信号を出力してＦＥＴ２０１がオフ制御され、これによってＢ電源ＶＣＣ＿Ｂが遮断される。

ラッチ回路１６では前記１秒リセットパルス回路１５が出力した１秒のリセットパルスの終了を検出してハイレベルＨ信号を出力し、このとき（時刻ｔ５〜ｔ６の間）制御電源（Ｐ１１０Ｖ）は復電しているためＮＡＮＤ回路２２およびラッチ回路１８はともにハイレベルＨ信号を出力する。

１秒リセットパルス回路１５の１秒のリセットパルス（ローレベルＬ信号）が終了する時刻ｔ６において１秒リセットパルス回路１５の出力がハイレベルＨ信号に切り換わるため、ＮＡＮＤ回路２１の出力信号はローレベル信号となりＦＥＴ２０１がオン制御されてＢ電源ＶＣＣ＿Ｂが再起動する。

時刻ｔ６から制御電源（Ｐ１１０Ｖ）の電圧低下が発生する時刻ｔ７になるまでの期間では、ＮＡＮＤ回路２３の３つの入力端の信号がすべてハイレベルＨであることによりＮＡＮＤ回路２３からローレベルＬ信号が出力され、ラッチ回路１２およびラッチ回路１６をリセットする。

時刻ｔ７において制御電源（Ｐ１１０Ｖ）で電圧低下が発生して７０Ｖ以下になると、フォトカプラ１１からハイレベルＨ信号が出力されてラッチ回路１２がそれをラッチする。

ラッチ回路１２のハイレベル出力信号はディレイ回路１３によって遅延されるため、時刻ｔ７からディレイ回路１３の遅延時間経過後の時刻ｔ８になるまでの時間、ＣＰＵにおいてデータ退避処理が行われる。

前記遅延後の時刻ｔ８において１秒リセットパルス回路１５にハイレベルＨ信号が入力されると、１秒リセットパルス回路１５は１秒のリセットパルス（ローレベル信号）を出力するので、ＮＡＮＤ回路２１がハイレベルＨ信号を出力してＦＥＴ２０１がオフ制御され、これによってＢ電源ＶＣＣ＿Ｂが遮断される。

ラッチ回路１６では前記１秒リセットパルス回路１５が出力した１秒のリセットパルスの終了を検出してハイレベルＨ信号を出力し、このとき（時刻ｔ８〜ｔ９の間）制御電源（Ｐ１１０Ｖ）は復電しているためＮＡＮＤ回路２２およびラッチ回路１８はともにハイレベルＨ信号を出力する。

１秒リセットパルス回路１５の１秒のリセットパルス（ローレベルＬ信号）が終了する時刻ｔ９において１秒リセットパルス回路１５の出力がハイレベルＨ信号に切り換わるため、ＮＡＮＤ回路２１の出力信号はローレベル信号となりＦＥＴ２０１がオン制御されてＢ電源ＶＣＣ＿Ｂが再起動する。

時刻ｔ９から制御電源（Ｐ１１０Ｖ）の電圧低下が発生する時刻ｔ１０になるまでの期間では、ＮＡＮＤ回路２３の３つの入力端の信号がすべてハイレベルＨであることによりＮＡＮＤ回路２３からローレベルＬ信号が出力され、ラッチ回路１２およびラッチ回路１６をリセットする。

時刻ｔ１０において制御電源（Ｐ１１０Ｖ）で瞬時電圧低下が発生して７０Ｖ以下になると、フォトカプラ１１からハイレベルＨ信号が出力されてラッチ回路１２がそれをラッチする。

ラッチ回路１２のハイレベル出力信号はディレイ回路１３によって遅延されるため、時刻ｔ１０からディレイ回路１３の遅延時間（本例では３００ｍｓｅｃ）経過後の時刻ｔ１１になるまでの時間、ＣＰＵにおいてデータ退避処理が行われる。

前記遅延後の時刻ｔ１１において１秒リセットパルス回路１５にハイレベルＨ信号が入力されると、１秒リセットパルス回路１５は１秒のリセットパルス（ローレベル信号）を出力するので、ＮＡＮＤ回路２１がハイレベルＨ信号を出力してＦＥＴ２０１がオフ制御され、これによってＢ電源ＶＣＣ＿Ｂが遮断される。

時刻ｔ１２において制御電源（Ｐ１１０Ｖ）がさらに低下して３０Ｖ未満になると、Ａ電源ＶＣＣ＿Ａが喪失してレベル検出ＩＣ１９はローレベルＬ信号を出力する。このレベル検出ＩＣ１９のローレベルＬ信号によって１秒リセットパルス回路１５がリセットされる。

このリセットによって１秒リセットパルス回路１５の出力は１秒経過前でキャンセルされてハイレベルＨとなる。

一方、ラッチ回路１６は、１秒リセットパルス回路１５の前記１秒パルスがキャンセルされた時点でハイレベルＨ信号を出力するので、ＮＡＮＤ回路２２の第２の入力端がハイレベルＨとなり、制御電源（Ｐ１１０Ｖ）が７０Ｖ〜７２Ｖまでには復電していないため、ＮＡＮＤ回路２２の第１の入力端はハイレベルＨであるためＮＡＮＤ回路２２はローレベルＬ信号を出力する。

これによって、制御電源（Ｐ１１０Ｖ）が３０Ｖ以上となってＡ電源ＶＣＣ＿Ａが再起動する時刻ｔ１３から、制御電源（Ｐ１１０Ｖ）が７２Ｖに到達するまでの期間はＦＥＴ２０１のオフ制御が維持される。

時刻ｔ１４において制御電源（Ｐ１１０Ｖ）が７２Ｖに到達すると、ＮＡＮＤ回路２２の第１の入力端がローレベルＬになるためその出力がハイレベルＨとなる。このためＮＡＮＤ回路２１の第１〜第３の入力端が全てハイレベルＨとなってその出力はローレベルＬ信号となり、ＦＥＴ２０１がオン制御され、Ｂ電源ＶＣＣ＿Ｂが起動される。

時刻ｔ１４から制御電源（Ｐ１１０Ｖ）の電圧低下が発生する時刻ｔ１５になるまでの期間では、ＮＡＮＤ回路２３の３つの入力端の信号がすべてハイレベルＨであることによりＮＡＮＤ回路２３からローレベルＬ信号が出力され、ラッチ回路１２およびラッチ回路１６をリセットする。

時刻ｔ１５において制御電源（Ｐ１１０Ｖ）で瞬時電圧低下が発生して７０Ｖ以下になると、フォトカプラ１１からハイレベルＨ信号が出力されてラッチ回路１２がそれをラッチする。

ラッチ回路１２のハイレベル出力信号はディレイ回路１３によって遅延されるため、時刻ｔ１５からディレイ回路１３の遅延時間（本例では３００ｍｓｅｃ）経過後の時刻ｔ１６になるまでの時間、ＣＰＵにおいてデータ退避処理が行われる。

前記遅延後の時刻ｔ１６において１秒リセットパルス回路１５にハイレベルＨ信号が入力されると、１秒リセットパルス回路１５は１秒のリセットパルス（ローレベル信号）を出力するので、ＮＡＮＤ回路２１がハイレベルＨ信号を出力してＦＥＴ２０１がオフ制御され、これによってＢ電源ＶＣＣ＿Ｂが遮断される。

時刻ｔ１７において制御電源（Ｐ１１０Ｖ）の電圧が３０Ｖ未満になるとＡ電源ＶＣＣ＿Ａが立ち下る。

以上のように本実施例１によれば、制御電源の立ち上がり時、立ち下がり時の過渡応答領域による、回路の誤動作、誤不動作を防止することができる。また、瞬停発生時の復電時間の不確定要素に依らず、一定のリセット時間を確保することで、回路動作の安定化を図ることができる。

ディジタル形保護継電器において、伝送機能を、オプション機能として装置に実装する構成では、伝送信号回路を絶縁電源とすることがある。これに対応して本実施例２では、図１の電源回路（１１０Ｖ→３．３Ｖ）をさらにもう1つ追加で設け、図４に示すように２系統の３．３Ｖ電源回路を構成した。

図４は、追加で設けた第２の電源供給ラインと第２のシーケンス制御回路のみを図示しており、系統１（主系統）の第１の電源供給ラインおよび第１のシーケンス制御回路については図示省略している（系統１は図１と同一に構成されている）。

図４において、１０２は制御電源の電圧１１０Ｖを３．３Ｖに変換する電源回路（第２の電源回路）である。電源回路１０２の出力電圧（３．３Ｖ）はＦＥＴ２０２（第２の電源供給用スイッチング素子）のソースＳ、ドレインＤを介して図示省略のディジタル回路の伝送信号回路に供給される。これらによって第２の電源供給ラインを構成している。

電源回路１０２とＦＥＴ２０２を結ぶ電路を、後述する第２のシーケンス制御回路を駆動するためのＡ電源（ＶＣＣ２＿Ａ：第２のシーケンス制御回路用電源）とし、ＦＥＴ２０２とディジタル回路を結ぶ電路を、ディジタル回路を駆動するためのＢ電源（ＶＣＣ２＿Ｂ：第２のディジタル回路用電源）としている。

前記Ａ電源ＶＣＣ２＿Ａは、１系の（図１の）Ａ電源ＶＣＣ＿Ａと同様に制御電源（Ｐ１１０Ｖ）が３０Ｖ以上のとき動作し３０Ｖ未満で不動作となる。

第２のシーケンス制御回路は以下のように構成されている。

１０は電源回路１０２の電圧レベルを検出するレベル検出ＩＣであり、１系の（図１の）レベル検出ＩＣ（１０）と共通であり、検出電圧が７０Ｖ以下のときローレベル信号Ｌを出力し、７２Ｖ以上のときハイレベル信号Ｈを出力する（ヒステリシス特性を有している）。

３１はレベル検出ＩＣ１０の出力信号が入力されるフォトカプラであり、入力信号がローレベルＬのとき非動作状態となってローレベル信号Ｌ（電源電圧低下検出信号（図示、低下検出＝Ｌ））を出力し、入力信号がハイレベルＨのとき動作状態となってハイレベル信号Ｈを出力する。フォトカプラ３１の出力信号はＮＡＮＤ回路２４の第１の入力端に入力される。

３２は、Ａ電源ＶＣＣ２＿Ａの電圧を検出し、検出電圧が３０Ｖ未満のときローレベルＬ信号を出力し、３０Ｖ以上を検出してから所定時間（例えば７００ｍｓｅｃ）遅延後にハイレベルＨ信号を出力するレベル検出ＩＣである。

このレベル検出ＩＣ３２は、２系のＡ電源ＶＣＣ２＿Ａの起動から所定時間（例えば７００ｍｓｅｃ）遅延して２系のＢ電源ＶＣＣ２＿Ｂを起動させるためのリセットＩＣとして作用する。

レベル検出ＩＣ３２の出力信号はＮＡＮＤ回路２４の第２の入力端に入力され、ＮＡＮＤ回路２４の出力端は抵抗Ｒ２１を介してＦＥＴ２０２のゲートＧに接続されている。ＦＥＴ２０２のソースＳ−ゲートＧ間には抵抗Ｒ２２が接続されている。

ＮＡＮＤ回路２４は、第１および第２の入力端のうち、いずれか１つ以上がローレベルＬであるとき出力がハイレベルＨとなってＦＥＴ２０２をオフ制御し、２つの入力端がともにハイレベルＨであるとき出力がローレベルＬとなってＦＥＴ２０２をオン制御するように構成されている。

次に、系統１および系統２を含む実施例２のシーケンス制御回路の動作を図５のタイムチャートとともに説明する。図５では、制御電源の電圧（Ｐ１１０Ｖ）と、１系のＡ電源ＶＣＣ＿Ａおよび２系のＡ電源ＶＣＣ２＿Ａと、１系のＢ電源ＶＣＣ＿Ｂと、２系のＢ電源ＶＣＣ２＿Ｂの各推移を表している。

時刻ｔ１より前の時間帯では制御電源（Ｐ１１０Ｖ）が立ち上がっていないため、１系においては、図１のフォトカプラ１１の出力がハイレベルＨ、ラッチ回路１８の出力がローレベルＬ、ＮＡＮＤ回路２１の出力がハイレベルＨであり、ＦＥＴ２０１はオフ制御されている。

また２系においては、図４のフォトカプラ３１の出力がローレベルＬ、レベル検出ＩＣ３２の出力がローレベルＬであるため、ＮＡＮＤ回路２４の出力はハイレベルＨでありＦＥＴ２０２はオフ制御されている。

時刻ｔ１で制御電源（Ｐ１１０Ｖ）が立ち上がり、その電圧が時刻ｔ２において３０Ｖに達すると１系のＡ電源ＶＣＣ＿Ａおよび２系のＡ電源ＶＣＣ２＿Ａともに起動する。

時刻ｔ３において制御電源（Ｐ１１０Ｖ）が７２Ｖに達すると、１系においては図１のフォトカプラ１１の出力がローレベルＬ、ラッチ回路１２の入力がローレベルＬ、１秒リセットパルス回路１５の入力がローレベルＬ、出力がハイレベルＨとなり、ラッチ回路１８の入力、出力がハイレベルＨとなり、ＮＡＮＤ回路２２の第１の入力端がローレベルＬ、出力端がハイレベルＨとなるので、ＮＡＮＤ回路２１はローレベル信号を出力しＦＥＴ２０１がオン制御される。これによってＢ電源ＶＣＣ＿Ｂが初期起動する。

一方、２系においては、図４のフォトカプラ３１からのハイレベルＨ信号がＮＡＮＤ回路２４の第１の入力端に入力される。そして、レベル検出ＩＣ３２の遅延時間が経過した時刻ｔ３において、レベル検出ＩＣ３２の出力がハイレベルＨに反転するので、ＮＡＮＤ回路２４の出力がローレベルＬとなってＦＥＴ２０２がオン制御される。これによって２系のＢ電源ＶＣＣ２＿Ｂが起動する。

時刻ｔ１５で、制御電源（Ｐ１１０Ｖ）の電圧が低下して７０Ｖ未満になると、２系においては図４のフォトカプラ３１の出力がローレベルＬ信号になるためＮＡＮＤ回路２４の出力がハイレベルＨとなってＦＥＴ２０２がオフ制御され、２系のＢ電源ＶＣＣ２＿Ｂが立ち下る。

一方１系においては、図１のディレイ回路１３（図示（６））による３００ｍｓｅｃ遅延後にＮＡＮＤ回路２１の出力がハイレベルＨ信号となるので、１系のＦＥＴ２０１は時刻ｔ１６でオフ制御され、１系のＢ電源ＶＣＣ＿Ｂが立ち下る。

時刻ｔ１７において制御電源（Ｐ１１０Ｖ）の電圧が３０Ｖ未満になると、１系のＡ電源ＶＣＣ＿Ａおよび２系のＡ電源ＶＣＣ２＿Ａが立ち下る。

また本実施例２では、図６に示すように、系統２のＢ電源ＶＣＣ２＿Ｂを用いて系統１（主系統）のＡ電源ＶＣＣ＿Ａの電源監視を行うように構成している。

図６において、５１は、系統１のＡ電源ＶＣＣ＿Ａの電圧が抵抗Ｒ３１を介してアノードに印加される発光ダイオード５１Ｄと、コレクタ側に抵抗Ｒ３２を介して系統２のＢ電源ＶＣＣ２＿Ｂが印加されるフォトトランジスタ５１Ｔを有したフォトカプラである。

５２は、一端がフォトトランジスタ５１Ｔのコレクタに接続され他端から外部異常信号を出力するＮＯＴ回路である。

図６の電源監視回路において、系統１のＡ電源ＶＣＣ＿Ａが正常であるときフォトカプラ５１はオン状態にあり、フォトトランジスタ５１Ｔのコレクタ側電位は系統２のＢ電源ＶＣＣ２＿ＢのＧＮＤレベルとなり、ＮＯＴ回路５２の出力はハイレベルＨである。

系統１のＡ電源ＶＣＣ＿Ａが異常である場合は、フォトカプラ５１が非動作状態となってフォトトランジスタ５１Ｔのコレクタ側電位はハイレベルＨとなり、ＮＯＴ回路５２の出力がローレベルＬとなって異常を検知することができる。

以上のように本実施例２によれば、図１のレベル検出ＩＣ１９のリセット解除時間およびディレイ回路１３のディレイ時間と、図４のレベル検出ＩＣ３２のリセット解除時間を調整し、図５のようにシーケンス制御することにより、電源投入時又は遮断時でも、系統２（伝送用電源）を用いて、系統１（主系統）の電源監視を、誤検出することなく行うことができる。

図１の回路において、制御電源の電源入り切りを繰り返し短時間で行う場合、残留電圧によってロジックＩＣ（レベル検出ＩＣ１９）の閾値電圧に至るタイミングが変わり、ＩＣのリセット信号とラッチ回路１８の協調が取れない場合がある。

すなわち、制御電源（Ｐ１１０Ｖ）の入り切りを短時間で繰り返すと、Ａ電源ＶＣＣ＿Ａ（３．３Ｖ）の起動タイミングがずれて、制御電源（Ｐ１１０Ｖ）の立ち上がりの後に起動する場合がある。

この場合、レベル検出ＩＣ１９からラッチ回路１８に入力されるリセット信号よりも早くＮＯＴ回路１７から復電検出Ｈ信号がラッチ回路１８に到達するため、ラッチ回路１８は復電検出Ｈ信号をラッチすることができない。これによって、制御電源が復電しているにもかかわらず、ラッチ回路１８からＨレベル信号を出力してＦＥＴ２０１をオンすることができない。

本実施例３は、上記のように制御電源の入り切りを繰り返し短時間で行うような特殊な場合でもラッチ回路１８が正しく動作するように、クロック補償回路を設けた。

図７は本実施例３によるシーケンス制御回路を示している。図７において、図１と異なる点は、レベル検出ＩＣ１９とＮＯＴ回路１７およびラッチ回路１８の間に、一方の入力端がＮＯＴ回路１７の出力端側に接続され、他方の入力端がレベル検出ＩＣ１９の出力側に接続されたＡＮＤ回路６１と、ＡＮＤ回路６１の出力側とラッチ回路１８のクロック入力端子との間に接続された、遅延回路を構成する抵抗６２およびコンデンサ６３とを設け、レベル検出ＩＣ１９の出力（リセット信号）をラッチ回路１８のクリア端子（ＣＬＲ）に導入した点にあり、その他の部分は図１と同一に構成されている。

前記ＡＮＤ回路６１、抵抗６２、コンデンサ６３によって本実施例３におけるクロック補償回路（６０）を構成している。

図８にクロック補償回路６０とラッチ回路１８の詳細を示す。図８において、ＡＮＤ回路６１は、一方の入力端に入力されるＡ信号（ＮＯＴ回路１７の出力信号）と他方の入力端に入力されるＢ信号（レベル検出ＩＣ１９の出力信号）のアンドをとる。

ＡＮＤ回路６１の出力端は抵抗６２およびコンデンサ６３を介して接地され、抵抗６２およびコンデンサ６３の共通接続点はラッチ回路１８のクロック端子（ＣＬＫ）に接続されている。ラッチ回路１８のＰＲＥ端子およびＤ端子には抵抗Ｒ７１を介して図７のＡ電源ＶＣＣ＿Ａ（３．３Ｖ）の電圧が印加される。

ラッチ回路１８のクリア端子ＣＬＲには、ＡＮＤ回路６１の他方の入力端に入力されるＢ信号、すなわちレベル検出ＩＣ１９の出力信号が入力される。ラッチ回路１８のＱ出力は図７のＮＡＮＤ回路２１の第２の入力端に接続されている。

尚、ラッチ回路１８のＰＲＥ端子およびクリア端子ＣＬＲは、ローアクティブ（負論理）に構成されている。

次に、上記のように構成された実施例３のシーケンス制御回路の動作を説明する。通常動作は実施例１の場合と同様であり、ここでは制御電源（Ｐ１１０Ｖ）の入り切りを短時間で繰り返した場合の動作を図９のタイムチャートとともに説明する。

図９において、（ａ）は制御電源（Ｐ１１０Ｖ）の電圧、（ｂ）はＡ電源ＶＣＣ＿Ａ（３．３Ｖ）の電圧、（ｃ）はフォトカプラ１１の入力（レベル検出ＩＣ１０の出力信号）、（ｄ）はフォトカプラ１１の出力、（ｅ）はＡＮＤ回路６１の一方の入力端の信号（図８のＡ信号；ＮＯＴ回路１７の出力信号）、（ｆ）はＡＮＤ回路６１の他方の入力端の信号（図８のＢ信号；レベル検出ＩＣ１９の出力信号）、（ｇ）はクロック補償回路６０の出力信号（ラッチ回路１８のクロック端子ＣＬＫに入力される信号）、（ｈ）はラッチ回路１８におけるクロックＣＬＫの認識（ラッチ出力）を各々示している。

まず時刻ｔ１において、Ａ電源ＶＣＣ＿Ａよりも早く制御電源（Ｐ１１０Ｖ）が立ち上がる（図９（ａ））と、その立ち上がりからレベル検出ＩＣ１０が電圧７２Ｖを検出するまでの間、例えば３４ｍｓｅｃ後の時刻ｔ２においてレベル検出ＩＣ１０からフォトカプラ１１にハイレベル信号Ｈが入力される（図９（ｃ））。

この時刻ｔ２からフォトカプラ１１の出力はローレベルＬ方向に遷移し（図９（ｄ））、ローレベルＬが確立する時刻ｔ３においてＮＯＴ回路１７の出力、すなわちＡＮＤ回路６１の一方の入力端に入力されるＡ信号がハイレベルＨとなる（図９（ｅ））。

次に、制御電源（Ｐ１１０Ｖ）が立ち上がった時刻ｔ１から例えば１８２ｍｓｅｃ経過した時刻ｔ４において、Ａ電源ＶＣＣ＿Ａの電圧が立ち上がって上昇し始める（図９（ｂ））。

次に、Ａ電源ＶＣＣ＿Ａの電圧が時刻ｔ５で３０Ｖに到達してから例えば３ｍｓｅｃ後の時刻ｔ６において、レベル検出ＩＣ１９がハイレベルＨ信号を出力する（図９（ｆ））。

このレベル検出ＩＣ１９からのハイレベルＨ信号の入力によりＡＮＤ回路６１のアンド条件が成立してＡＮＤ回路６１からハイレベルＨ信号が出力されるが、抵抗６２およびコンデンサ６３から成る遅延回路によって遅延されるため、クロック補償回路６０の出力（ラッチ回路１８に送出されるクロックＣＬＫ）は遅延時定数に沿って徐々にハイレベル方向に遷移する（図９（ｇ））。

次に、ラッチ回路１８のクロック端子ＣＬＫに到達する信号が完全にハイレベルＨとなる時刻ｔ７において、ラッチ回路１８はハイレベルＨ入力をラッチしてハイレベルＨ信号をＮＡＮＤ回路２１に出力する（図９（ｈ））。

これによってＮＡＮＤ回路２１のすべての入力がハイレベルＨとなり、ＮＡＮＤ回路２１から出力されるローレベルＬ信号によってＦＥＴ２０１がオンされる。

尚、遅延回路を構成する抵抗６２およびコンデンサ６３は、ラッチ回路１８のクリア解除（リセット）よりも遅れてクロックＣＬＫが入力されるような遅延時間を実現することができる値に設定するものである。

以上のように本実施例３によれば、制御電源（Ｐ１１０Ｖ）の入り切りを短時間で繰り返すことにより、制御電源（Ｐ１１０Ｖ）が先に立ち上がり、その後にＡ電源ＶＣＣ＿Ａが起動するような特殊な場合であっても、ラッチ回路１８のクロック入力が遅延回路（抵抗６２およびコンデンサ６３）によって設定時間遅延されるので、レベル検出ＩＣ１９からラッチ回路１８へのクリア（ＣＬＫ）入力が遅れる（リセット動作が遅れる）ことはない。

このため、必ずラッチ回路１８のリセット後にクロックＣＬＫが到達されるので、問題なくＦＥＴ２０１のオンを可能とすることができる。

１０、１９、３２…レベル検出ＩＣ
１１、３１、５１…フォトカプラ
１２、１６、１８…ラッチ回路
１３…ディレイ回路
１４…ＯＲ回路
１５…１秒リセットパルス回路
１７、５２…ＮＯＴ回路
２１〜２４…ＮＡＮＤ回路
６０…クロック補償回路
６１…ＡＮＤ回路
６２…抵抗
６３…コンデンサ
１０１、１０２…電源回路
２０１、２０２…ＦＥＴ

Claims (4)

1. 制御電源の電圧を第１の電源回路によって所定電圧に変換し、第１の電源供給用スイッチング素子を介してディジタル回路に供給する第１の電源供給ラインを有したディジタル形保護継電器において、
   前記第１の電源回路と第１の電源供給用スイッチング素子を結ぶ電路を、前記制御電源の電圧が第１の設定電圧以上のとき起動する電源であり、第１のシーケンス制御回路を駆動するための第１のシーケンス制御回路用電源とし、前記第１の電源供給用スイッチング素子と前記ディジタル回路を結ぶ電路を、ディジタル回路を駆動するための第１のディジタル回路用電源とし、
   前記第１のシーケンス制御回路は、
   前記制御電源の電圧を検出し、該検出電圧が前記第１の設定電圧よりも高い第２の設定電圧未満であるときに電源電圧低下検出信号を発する制御電源電圧検出部と、
   前記制御電源電圧検出部から発せられた電源電圧低下検出信号をラッチする第１のラッチ回路と、
   前記第１のラッチ回路によりラッチされた前記電源電圧低下検出信号か、又は異常検出信号が入力されたとき、リセットパルスを所定時間出力して前記第１の電源供給用スイッチング素子をオフさせる第１のオフ制御回路と、
   前記電源電圧低下検出信号が発せられてから、前記制御電源が第２の設定電圧以上になるまでの期間、前記第１の電源供給用スイッチング素子をオフさせる第２のオフ制御回路と、
   前記第１のオフ制御回路から出力されるリセットパルスの終了を検出する第２のラッチ回路を有し、該リセットパルスの終了後に前記電源電圧低下検出信号が発せられているときは、前記第１の電源供給用スイッチング素子のオフを維持させる第３のオフ制御回路と、
   前記制御電源の電圧が前記第１の設定電圧未満となって第１のシーケンス制御回路用電源がオフとなったとき、前記第１のオフ制御回路の動作をリセットし、前記制御電源の電圧が前記第１の設定電圧以上となったとき、前記第２のオフ制御回路の動作をリセットする第１のリセット回路と、
   前記第２のラッチ回路がリセットパルスの終了を検出し、前記電源電圧低下検出信号が発せられておらず、且つ前記制御電源の電圧が第１の設定電圧以上であるときに前記第１のラッチ回路および第２のラッチ回路をリセットする第２のリセット回路と、を備えたことを特徴とするディジタル形保護継電器の電源シーケンス制御装置。
2. 前記制御電源の電圧を第２の電源回路によって所定電圧に変換し、第２の電源供給用スイッチング素子を介して前記ディジタル回路の伝送信号回路に供給する第２の電源供給ラインを設け、
   前記第２の電源回路と第２の電源供給用スイッチング素子を結ぶ電路を、前記制御電源の電圧が第１の設定電圧以上のとき起動する電源であり、第２のシーケンス制御回路を駆動するための第２のシーケンス制御回路用電源とし、前記第２の電源供給用スイッチング素子と前記ディジタル回路の伝送信号回路を結ぶ電路を、ディジタル回路を駆動するための第２のディジタル回路用電源とし、
   前記第２のシーケンス制御回路を、前記制御電源が第１の設定電圧を超えてから所定時間経過後に第２の電源供給用スイッチング素子をオン制御し、前記制御電源が第２の設定電圧未満となったとき第２の電源供給用スイッチング素子をオフ制御する回路で構成し、
   前記第１のシーケンス制御回路用電源によって駆動する発光素子と、前記第２のディジタル回路用電源が印加され、前記発光素子の発光を受光する受光素子を有し、前記受光素子の電源印加点の電位を、電源の異常検出信号として用いる電源監視回路を設けたことを特徴とする請求項１に記載のディジタル形保護継電器の電源シーケンス制御装置。
3. 前記第１のラッチ回路によりラッチされた電源電圧低下検出信号の、前記第１のオフ制御回路への入力を所定時間遅延させるディレイ回路を備えたことを特徴とする請求項１又は２に記載のディジタル形保護継電器の電源シーケンス制御装置。
4. 前記第１のリセット回路は、前記制御電源の電圧を検出し、該検出電圧が、第１の設定電圧未満のときローレベル（Ｌ）信号を、第１の設定電圧以上のときハイレベル（Ｈ）信号を各々出力するレベル検出ＩＣを備え、
   前記第２のオフ制御回路は、前記電源電圧低下検出信号を反転させた信号と前記レベル検出ＩＣの出力信号との論理積をとるＡＮＤ回路と、前記ＡＮＤ回路の出力を設定時間遅延させる遅延回路と、前記遅延回路の出力をクロック入力とし、前記レベル検出ＩＣの出力をクリア入力とし、ローレベル（Ｌ）出力により前記第１の電源供給用スイッチング素子をオフさせ、ハイレベル（Ｈ）出力により前記第１の電源供給用スイッチング素子のオンを可能とする第３のラッチ回路と、を備えたことを特徴とする請求項１ないし３のいずれか１項に記載のディジタル形保護継電器の電源シーケンス制御装置。

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