JP2585111B2 - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
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- JP2585111B2 JP2585111B2 JP1316725A JP31672589A JP2585111B2 JP 2585111 B2 JP2585111 B2 JP 2585111B2 JP 1316725 A JP1316725 A JP 1316725A JP 31672589 A JP31672589 A JP 31672589A JP 2585111 B2 JP2585111 B2 JP 2585111B2
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- Japan
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- reset
- power
- circuit
- voltage
- cpu
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Description
【発明の詳細な説明】 〔概要〕 CPUを用いた制御回路の動作のオン／オフを行うパワ
ーオンリセット回路に関し、 電源の瞬断時やウオッチドッグタイマがオーバフロー
した時に、リセット信号を発生する内部リセット発生回
路にダメージを与えることなく、制御装置を完全にリセ
ットするパワーオンリセット回路を提供することを目的
とし、 高入力インピーダンスを有するCPUの入力端と、CPUの
リセットのためのリセト電圧を発生する内部リセット発
生回路の出力端とが接続されて入力端となる制御回路に
対する電源供給用として、電源に直列に抵抗R1とコンデ
ンサＣとが接続され、電圧供給点となる抵抗とコンデン
サとの接続点に電源オフ時のコンデンサの放電回路が接
続されるパワーオンリセット回路において、 電圧供給点と制御回路の入力端との間に、内部リセッ
ト発生回路から発生されるリセット電圧がパワーオンリ
セット回路によって影響されるのを阻止するための抵抗
R2が接続されるようにする。
ーオンリセット回路に関し、 電源の瞬断時やウオッチドッグタイマがオーバフロー
した時に、リセット信号を発生する内部リセット発生回
路にダメージを与えることなく、制御装置を完全にリセ
ットするパワーオンリセット回路を提供することを目的
とし、 高入力インピーダンスを有するCPUの入力端と、CPUの
リセットのためのリセト電圧を発生する内部リセット発
生回路の出力端とが接続されて入力端となる制御回路に
対する電源供給用として、電源に直列に抵抗R1とコンデ
ンサＣとが接続され、電圧供給点となる抵抗とコンデン
サとの接続点に電源オフ時のコンデンサの放電回路が接
続されるパワーオンリセット回路において、 電圧供給点と制御回路の入力端との間に、内部リセッ
ト発生回路から発生されるリセット電圧がパワーオンリ
セット回路によって影響されるのを阻止するための抵抗
R2が接続されるようにする。
本発明は、自動車電話等に使用されるCPUを用いた制
御回路の動作のオン／オフを行うパワーオンリセット回
路の改良に関する。
御回路の動作のオン／オフを行うパワーオンリセット回
路の改良に関する。
CPUを用いた制御回路には例えば水晶発振器が使用さ
れ、電源をオンした後その発振周波数が一定になるまで
に一定の時間（ミリ秒のオーダー）を必要とする。この
ため、電源オン後一定時間後CPUが動作するように電源
オンによってコンデンサが充電され、閾値電圧を超えた
時の充電電圧がCPUの動作電圧となるパワーオンリセッ
ト回路が使用される。しかもこのパワーオンリセット回
路は電源がオフされた後は、コンデンサの電圧が閾値ま
で下がった時の電圧をリセット電圧として制御装置に与
えるようになっている。
れ、電源をオンした後その発振周波数が一定になるまで
に一定の時間（ミリ秒のオーダー）を必要とする。この
ため、電源オン後一定時間後CPUが動作するように電源
オンによってコンデンサが充電され、閾値電圧を超えた
時の充電電圧がCPUの動作電圧となるパワーオンリセッ
ト回路が使用される。しかもこのパワーオンリセット回
路は電源がオフされた後は、コンデンサの電圧が閾値ま
で下がった時の電圧をリセット電圧として制御装置に与
えるようになっている。
一方、近年のCPUを使用した制御装置は電源が瞬間的
に断した時やウオッチドッグタイマ（計算機システムの
異常検出のために設定されたタイマ）がオーバフローし
た時などは自からリセット電圧を出力するための内部リ
セット発生回路を備えており、この内部リセット発生回
路の出力もCPUの入力側に接続されることになり、入出
力ピンの削減のため、パワーオンリセット回路からの電
源入力と共通接続となっていて、１つのピンに入出力の
機能を持たせている。
に断した時やウオッチドッグタイマ（計算機システムの
異常検出のために設定されたタイマ）がオーバフローし
た時などは自からリセット電圧を出力するための内部リ
セット発生回路を備えており、この内部リセット発生回
路の出力もCPUの入力側に接続されることになり、入出
力ピンの削減のため、パワーオンリセット回路からの電
源入力と共通接続となっていて、１つのピンに入出力の
機能を持たせている。
そして、このリセット電圧を発生する内部リセット発
生回路がリセット電圧を発生した場合、CPUを安定に動
作させるために、そのリセット電圧の発生時間は、パワ
ーオンリセット回路において、電源をオフした時のコン
デンサの放電時間の初期時間内となっていることが必要
となる。
生回路がリセット電圧を発生した場合、CPUを安定に動
作させるために、そのリセット電圧の発生時間は、パワ
ーオンリセット回路において、電源をオフした時のコン
デンサの放電時間の初期時間内となっていることが必要
となる。
そこで、電源の瞬断時やウオッチドッグタイマがオー
バフローした時に、リセット電圧を発生する内部リセッ
ト発生回路にダメージを与えることなく、制御装置及び
それに並列に接続される装置を完全にリセットするパワ
ーオンリセット回路が要望されている。
バフローした時に、リセット電圧を発生する内部リセッ
ト発生回路にダメージを与えることなく、制御装置及び
それに並列に接続される装置を完全にリセットするパワ
ーオンリセット回路が要望されている。
第４図は従来例のパワーオンリセット回路の構成図で
ある。
ある。
第４図において、電源VDD（例えば5Vとする）をオン
にすると、抵抗R1を介してコンデンサＣにCR1の時定数
で決まる時間で充電が行われる。そして抵抗R1とコンデ
ンサＣとの接続点の端子はCPUの入力側の高入力インピ
ーダンスを有するバッフアアンプ１のリセット入出力端
子に接続されている。そこでコンデンサＣの充電電圧が
上昇し、予め設定されたCPUのリセットの閾値電圧Vthを
超えた時にCPUは動作を開始する。
にすると、抵抗R1を介してコンデンサＣにCR1の時定数
で決まる時間で充電が行われる。そして抵抗R1とコンデ
ンサＣとの接続点の端子はCPUの入力側の高入力インピ
ーダンスを有するバッフアアンプ１のリセット入出力端
子に接続されている。そこでコンデンサＣの充電電圧が
上昇し、予め設定されたCPUのリセットの閾値電圧Vthを
超えた時にCPUは動作を開始する。
一方、電源VDDをオフにすると、コンデンサＣに蓄え
られていた電荷は放電回路としてのダイオードＤを介し
て放電を開始し、CPUのリセットの閾値電圧Vthを下まわ
った時にリセットがかかり、CPUは動作を停止する。
られていた電荷は放電回路としてのダイオードＤを介し
て放電を開始し、CPUのリセットの閾値電圧Vthを下まわ
った時にリセットがかかり、CPUは動作を停止する。
しかしながら上述の回路においては、CPUの電源の瞬
断時やウオッチドッグタイマがオーバフローした時など
は、第４図に示すような出力部が例えば図示しないトラ
ンジスタで構成される内部リセット発生回路２からアー
ス電位に近いリセット電圧を発生し、CPU及びそれに並
列に接続されるメモリ等の他の装置にもリセットをかけ
ることになるが、この場合内部リセット発生回路の出力
のリセット電圧としてのアース電位に近い電圧によって
パワーオンリセット回路のコンデンサＣが瞬間的に電荷
を放電し、これによって内部リセット発生回路（デバイ
ス）２に大電流が流れ、ダメージを与えることになる。
一方放電されないような構成となっている場合、電源の
通常のオフ時のようなVth以下にならずCPU等をリセット
（初期化）することができないという問題点があった。
断時やウオッチドッグタイマがオーバフローした時など
は、第４図に示すような出力部が例えば図示しないトラ
ンジスタで構成される内部リセット発生回路２からアー
ス電位に近いリセット電圧を発生し、CPU及びそれに並
列に接続されるメモリ等の他の装置にもリセットをかけ
ることになるが、この場合内部リセット発生回路の出力
のリセット電圧としてのアース電位に近い電圧によって
パワーオンリセット回路のコンデンサＣが瞬間的に電荷
を放電し、これによって内部リセット発生回路（デバイ
ス）２に大電流が流れ、ダメージを与えることになる。
一方放電されないような構成となっている場合、電源の
通常のオフ時のようなVth以下にならずCPU等をリセット
（初期化）することができないという問題点があった。
従って本発明の目的は、電源の瞬断時やウオッチドッ
グタイマがオーバフローした時に、内部リセット発生回
路（デバイス）２によってCPU等を完全にリセットしう
るように、内部リセット発生回路にダメージを与えるこ
とのないパワーオンリセット回路を提供することにあ
る。
グタイマがオーバフローした時に、内部リセット発生回
路（デバイス）２によってCPU等を完全にリセットしう
るように、内部リセット発生回路にダメージを与えるこ
とのないパワーオンリセット回路を提供することにあ
る。
上記目的は本発明により第１図の原理図に示す如く高
入力インピーダンスを有するCPUの入力端と、CPUのリセ
ットのためのリセット電圧を発生する内部リセット発生
回路の出力端とが接続されて入力端となる制御回路に対
する電源供給用として、電源に直列に抵抗R1とコンデン
サＣとが接続され、電圧供給点となる抵抗とコンデンサ
との接続点に電源オフ時のコンデンサの放電回路が接続
されるパワーオンリセット回路において、 電圧供給点と制御回路の入力端との間に、内部リセッ
ト発生回路から発生されるリセット電圧がパワーオンリ
セット回路によって影響されるのを阻止するための抵抗
R2が接続されることを特徴とするパワーオンリセット回
路によって達成される。
入力インピーダンスを有するCPUの入力端と、CPUのリセ
ットのためのリセット電圧を発生する内部リセット発生
回路の出力端とが接続されて入力端となる制御回路に対
する電源供給用として、電源に直列に抵抗R1とコンデン
サＣとが接続され、電圧供給点となる抵抗とコンデンサ
との接続点に電源オフ時のコンデンサの放電回路が接続
されるパワーオンリセット回路において、 電圧供給点と制御回路の入力端との間に、内部リセッ
ト発生回路から発生されるリセット電圧がパワーオンリ
セット回路によって影響されるのを阻止するための抵抗
R2が接続されることを特徴とするパワーオンリセット回
路によって達成される。
第１図において、制御装置内でCPUの入力端に共通に
出力端が接続される内部リセット発生回路20とパワーオ
ンリセット回路の電圧供給点との間に抵抗R2を設けるこ
とにより、電源の瞬断時やウオッチドッグタイマがオー
バフローした時でも、抵抗R2による電圧降下により内部
リセット発生回路20に大きな電流が流れることはなく、
内部リセット発生回路20からのリセット電圧によってCP
Uばかりではなく、それに並列に接続されるメモリ等の
他の装置のリセットが確実に行われる。
出力端が接続される内部リセット発生回路20とパワーオ
ンリセット回路の電圧供給点との間に抵抗R2を設けるこ
とにより、電源の瞬断時やウオッチドッグタイマがオー
バフローした時でも、抵抗R2による電圧降下により内部
リセット発生回路20に大きな電流が流れることはなく、
内部リセット発生回路20からのリセット電圧によってCP
Uばかりではなく、それに並列に接続されるメモリ等の
他の装置のリセットが確実に行われる。
第２図は本発明の実施例のパワーオンリセット回路の
構成図である。
構成図である。
第３図は実施例の動作を説明するタイムチャートであ
る。
る。
全図を通じて同一符号は同一対象物を示す。
第３図に示すＡ点、Ｂ点、Ｃ点はそれぞれ第２図に示
すＡ点、Ｂ点、Ｃ点と対応している。
すＡ点、Ｂ点、Ｃ点と対応している。
第２図において、電源VDDがオン時には抵抗R1及びコ
ンデンサＣの値によって決まる時定数によってCPUの入
力端における電圧が上昇し、第３図のＢ点、Ｃ点の図に
示すようにリセットの閾値電圧Vthを超えた時に、CPUは
動作を開始する。
ンデンサＣの値によって決まる時定数によってCPUの入
力端における電圧が上昇し、第３図のＢ点、Ｃ点の図に
示すようにリセットの閾値電圧Vthを超えた時に、CPUは
動作を開始する。
又、電源VDDがオフ時にはコンデンサＣは放電回路と
してのダイオードＤを介して蓄えていた電荷を放電し、
第３図のＢ点、Ｃ点の図に示すようにCPUのリセットの
閾値電圧Vthを下まわった時にリセットがかかり、CPUの
動作が停止する。
してのダイオードＤを介して蓄えていた電荷を放電し、
第３図のＢ点、Ｃ点の図に示すようにCPUのリセットの
閾値電圧Vthを下まわった時にリセットがかかり、CPUの
動作が停止する。
今、例えばウオッチドッグタイマ（図示しない）のオ
ーバフロー時等の異常状態が発生した時、内部リセット
発生回路の出力は略アース電位に等しいリセット電圧と
なるが、このとき電源も瞬断となっていれば第３図のＡ
点の図に示すようにコンデンサＣは電荷の放電を開始す
る。しかし抵抗R2の抵抗値が例えば4.7KΩと大きい値の
ため、Ｂ点の電圧は殆んど0Vとなる。（尚、バッフアア
ンプ１の入力インピーダンスは数ＭΩのような大きい値
に設定している。） 一方、Ｃ点は論理“0"（ほぼアース電位）になり、上
述したことからＢ点も論理“0"になるため、第３図のＢ
点、Ｃ点の図に示すようにCPUは内部リセット発生回路
によるリセット電圧により動作を停止し、リセット状態
となり、またメモリ等の他の装置もリセットされる。
ーバフロー時等の異常状態が発生した時、内部リセット
発生回路の出力は略アース電位に等しいリセット電圧と
なるが、このとき電源も瞬断となっていれば第３図のＡ
点の図に示すようにコンデンサＣは電荷の放電を開始す
る。しかし抵抗R2の抵抗値が例えば4.7KΩと大きい値の
ため、Ｂ点の電圧は殆んど0Vとなる。（尚、バッフアア
ンプ１の入力インピーダンスは数ＭΩのような大きい値
に設定している。） 一方、Ｃ点は論理“0"（ほぼアース電位）になり、上
述したことからＢ点も論理“0"になるため、第３図のＢ
点、Ｃ点の図に示すようにCPUは内部リセット発生回路
によるリセット電圧により動作を停止し、リセット状態
となり、またメモリ等の他の装置もリセットされる。
又、リセットが解除になると、第３図のＡ点の図に示
すようにコンデンサＣは再び充電を開始する。この時、
内部リセット発生回路20の出力トランジスタ（図示しな
い）はオープン状態となっている。
すようにコンデンサＣは再び充電を開始する。この時、
内部リセット発生回路20の出力トランジスタ（図示しな
い）はオープン状態となっている。
この結果、電源の瞬断時やウオッチドッグタイマがオ
ーバフローした時でも、前記抵抗R2により内部リセット
発生回路（デバイス）への電流が制限されることから、
内部リセット発生回路にダメージを与えることなく、内
部リセット発生回路からのリセット電圧によりCPU等を
完全にリセットすることが可能となる。
ーバフローした時でも、前記抵抗R2により内部リセット
発生回路（デバイス）への電流が制限されることから、
内部リセット発生回路にダメージを与えることなく、内
部リセット発生回路からのリセット電圧によりCPU等を
完全にリセットすることが可能となる。
以上説明したように本発明によれば、電源の瞬断時や
ウオッチドッグタイマがオーバフローした時でも、前記
抵抗R2により内部リセット発生回路への電流が制限され
ることから内部リセット発生回路にダメージを与えるこ
となく、CPU等の完全なリセットが可能となる。
ウオッチドッグタイマがオーバフローした時でも、前記
抵抗R2により内部リセット発生回路への電流が制限され
ることから内部リセット発生回路にダメージを与えるこ
となく、CPU等の完全なリセットが可能となる。
第１図は本発明の原理図、 第２図は本発明の実施例のパワーオンリセット回路の構
成図、 第３図は実施例の動作を説明するタイムチャート、 第４図は従来例のパワーオンリセット回路の構成図であ
る。 図において、R2は抵抗を示す。
成図、 第３図は実施例の動作を説明するタイムチャート、 第４図は従来例のパワーオンリセット回路の構成図であ
る。 図において、R2は抵抗を示す。
Claims (1)
- 【請求項１】高入力インピーダンスを有するCPUの入力
端と、CPUのリセットのためのリセット電圧を発生する
内部リセット発生回路の出力端とが接続されて入力端と
なる制御回路に対する電源供給用として、電源に直列に
抵抗R1とコンデンサＣとが接続され、電圧供給点となる
抵抗とコンデンサとの接続点に電源オフ時のコンデンサ
の放電回路が接続されるパワーオンリセット回路におい
て、 電圧供給点と制御回路の入力端との間に、内部リセット
発生回路から発生されるリセット電圧がパワーオンリセ
ット回路によって影響されるのを阻止するための抵抗R2
が接続されることを特徴とするパワーオンリセット回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1316725A JP2585111B2 (ja) | 1989-12-06 | 1989-12-06 | パワーオンリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1316725A JP2585111B2 (ja) | 1989-12-06 | 1989-12-06 | パワーオンリセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03178525A JPH03178525A (ja) | 1991-08-02 |
| JP2585111B2 true JP2585111B2 (ja) | 1997-02-26 |
Family
ID=18080211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1316725A Expired - Lifetime JP2585111B2 (ja) | 1989-12-06 | 1989-12-06 | パワーオンリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2585111B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3543180B2 (ja) * | 1993-06-04 | 2004-07-14 | 株式会社ルネサステクノロジ | 半導体集積回路の信号入出力回路 |
| JP3577594B2 (ja) * | 2004-01-28 | 2004-10-13 | 株式会社ルネサステクノロジ | 半導体集積回路の信号入出力回路 |
-
1989
- 1989-12-06 JP JP1316725A patent/JP2585111B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03178525A (ja) | 1991-08-02 |
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