KR100263924B1

KR100263924B1 - 리셋 신호 발생 장치

Info

Publication number: KR100263924B1
Application number: KR1019970045540A
Authority: KR
Inventors: 문성철
Original assignee: 박태진; 삼성톰슨시에스에프주식회사
Priority date: 1997-09-02
Filing date: 1997-09-02
Publication date: 2000-08-16
Also published as: KR19990024442A

Abstract

본 발명은 리셋 신호 발생 장치에 관한 것으로서, 리셋 신호 발생 장치는, 온/오프될 때 소정의 상승 시간 및 하강 시간을 가지는 시스템 전원에 연결되고, 시스템 전원이 온/오프될 때 소정의 시간 만큼 지연되어 온/오프되는 제1전원 입력부; 시스템 전원에 연결되고 시스템 전원이 온/오프될 때 온/오프되며, 온 될 때 전압 레벨이 제1전원 입력부 온 될 때의 전압 레벨보다 큰 제2전원 입력부; 및 제1전원 입력부와 제2전원 입력부의 전압의 크기를 비교하여 그 대소 결과에 따라 온 또는 오프 상태가 되는 신호를 출력하며, 온/오프시 시스템 전원 온/오프시의 상승 시간 및 하강 시간보다 매우 작은 상승 시간 및 하강 시간을 가지는 리셋 신호를 생성하는 리셋 신호 생성부를 포함함을 특징으로 한다.

본 발명의 리셋 신호 발생 장치로서 리셋 신호의 상승시간 및 하강 시간인 불완전 구간에 따른 소자들의 오동작을 방지할 수 있다.

Description

리셋 신호 발생 장치

본 발명은 리셋 신호 발생 장치에 관한 것으로서, 특히 파워 온/오프시 리셋 전압이 급격하게 변화하는 리셋회로에 관한 것이다.

도 1은 종래의 리셋(reset) 회로를 설명하기 위한 일실시예로서, 중앙 처리 장치(이하 CPU로 칭함)(100)의 리셋 회로와 실시간 클록(이하 RTC로 칭함)(110)의 리셋회로를 도시한 것이다. RTC(110)는 시간 및 날짜에 대한 데이터를 저장하고 현재의 시간 및 날짜의 데이터를 출력한다. RTC에는 정전시에 보관된 날짜와 시간의 정보가 소멸되지 않도록 백업 배터리가 연결된다. 또한 RTC는 리셋 단자(reset)로 들어오는 신호가 하이(high)일 경우에만 데이터를 출력한다. CPU(100)의 리셋 회로는 다이오드(D1), 저항(R1) 및 커패시터(C1)으로 구성된다. RTC(110)의 리셋 회로 역시 다이오드(D2), 저항(R2) 및 커패시터(C2)로 구성된다. 각 리셋 회로의 입력은 전원 전압 v에 연결되고 그 출력은 각각 CPU의 리셋 단자와 RTC의 리셋 단자에 연결된다.

도 2는 도 1에서 전원 전압 온/오프에 대한 리셋 신호의 타이밍도이다. 전원은 턴온(turn-on)과 턴오프(turn-off) 시에 완만하게 전압이 상승하고 하강하는 특성이 있다. 도 1의 CPU(100) 리셋 회로에서 리셋 신호는 전원이 턴온된 후 커패시터(C1)양단에 전압이 충전하는 시간을 거친후에 CPU(100)로 입력된다. RTC(110) 리셋 신호 또한 전원이 턴온된 후 커패시터(C2)에 충전되는 시간을 거친 후에 RTC(110)에 입력된다. 일반적으로 전원 전압의 온/오프에 따른 상술한 리셋 회로의 온/오프 타이밍은 각 리셋 회로의 시정수 R1C1, R2C2에 영향을 받는다. 통상적으로 CPU(100)와 RTC(110) 리셋 회로의 시정수 관계는, R1C1 >> R2C2 로서 설정된다.

도 3은 전원 온/오프시 발생되는 각 신호의 파형도를 도시한 것으로서, 전원이 온/오프되어 CPU(100)와 RTC(110)에 리셋이 하이(HIGH)로 걸릴 때 CPU(100)가 RTC(110)로부터 데이터를 가져오는 경우의 데이터 타이밍을 보인다. 여기서 도 2에서 설명한 시정수 크기에 따라 CPU(100)의 리셋 신호는 RTC(110)의 리셋 신호보다 느리게 하이로 되고 또한 더 느리게 로우가 된다. 파워가 온 되는 시점(A), 즉 CPU(100) 및 RTC(110)의 리셋 신호가 하이로 걸리는 시점에서 CPU(100)는 RTC(110)보다 느리게 리셋 하이가 걸리게 되므로 RTC(110)로부터 데이터를 억세스하는데 문제가 없다. 파워가 오프되는 시점(B), 즉 리셋 신호가 로우가 되는 시점에서 CPU(100)가 RTC(110)로부터 데이터를 억세스 할 때에는 문제가 발생된다. 리셋 신호가 하이에서 로우로 될 때 하강 시간에 따른 불완전 구간에서 애매하고 불명확한 리셋 신호에 따라 리셋 신호에 따른 CPU(100)의 동작이 불완전해지고 마찬가지로 RTC(110)의 동작도 그와 같이 불완전해진다. 이 불완전 구간에서 RTC(110)가 리셋 신호를 인식하여 리셋되고 CPU(100)는 아직 리셋되지 않았을 때 CPU(100)가 RTC(110)로부터 데이터를 억세스 할 때 그 데이터(DATA_2)는 실제 RTC(110) 데이터가 아닌 오류 데이터가 된다.

도 4는 도 3의 상세 타이밍도로서, 도 1의 전원 v가 +5V, CPU(100)와 RTC(110)의 리셋 신호가 0.8V를 경계로 하이와 로우로 나뉠 때, 전원 온/오프에 따른 리셋 신호의 변화시 CPU(100)가 RTC(110)로 데이터를 억세스할 때의 타이밍도이다. 리셋 신호가 하이가 될 때 CPU(100)가 RTC(110)로부터 억세스한 데이터(DATA_1)는, RTC(110)가 이미 리셋 하이가 되어 데이터를 출력할 수 있을 때에 억세스 되었으므로 정상적인 데이터이다. 리셋 신호가 로우가 될 때 CPU(100)가 RTC(110)로부터 억세스한 데이터(DATA_2)는, 불완전 구간에서 RTC(110)가 먼저 그 리셋이 로우가 되어 데이터를 출력할 수 없을 때 CPU(100)의 리셋이 하이 상태에서 RTC(110)로부터 데이터를 억세스한 것일 수 있으므로 비정상적인 데이터가 된다.

이와 같이 전원상태에 따른 리셋 신호에 따라 그 동작이 결정되는 디바이스들 끼리 데이터를 주고 받을 때 리셋 신호의 불완전 구간에서 데이터 억세스 에러가 발생될 수 있다.

본 발명이 이루고자하는 기술적 과제는 리셋 신호의 상승 시간(rising time) 및 하강 시간(falling time)에 따른 불완전 구간을 없앤 리셋 신호 발생 장치를 제공하는데 있다.

도 1은 종래의 리셋 회로를 설명하기 위한 일실시예이다.

도 2는 도 1에서 전원 전압 온/오프에 대한 리셋 신호의 타이밍도이다.

도 3은 전원 온/오프시 발생되는 각 신호의 파형도를 도시한 것이다.

도 4는 도 3의 상세 타이밍도이다.

도 5는 본 발명의 리셋 신호 발생 장치의 블록도이다.

도 6은 도 5의 상세도이다.

도 7은 도 6의 입력 전압의 온/오프에 따른 제1전원 입력부, 제2전원 입력부 및 리셋 신호 생성부의 출력 전압 타이밍도를 도시한 것이다.

상기 과제를 해결하기 위한, 리셋 신호 발생 장치는, 온/오프될 때 소정의 상승 시간 및 하강 시간을 가지는 시스템 전원에 연결되고, 상기 시스템 전원이 온/오프될 때 소정의 시간 만큼 지연되어 온/오프되는 제1전원 입력부; 시스템 전원에 연결되고 상기 시스템 전원이 온/오프될 때 온/오프되며, 온 될 때 전압 레벨이 상기 제1전원 입력부 온 될 때의 전압 레벨보다 큰 제2전원 입력부; 및 상기 제1전원 입력부와 상기 제2전원 입력부의 전압의 크기를 비교하여 그 대소 결과에 따라 온 또는 오프 상태가 되는 신호를 출력하며, 온/오프시 상기 시스템 전원 온/오프시의 상승 시간 및 하강 시간보다 매우 작은 상승 시간 및 하강 시간을 가지는 리셋 신호를 생성하는 리셋 신호 생성부를 포함함을 특징으로 한다.

상기 제1전원 입력부는, 상기 시스템 전원의 잡음을 없애고, 상기 시스템 전원의 상승시간 및 하강시간보다 그 시간을 더 길게 지연 시키는 제1커패시터; 상기 시스템 전원과 상기 제1커패시터에 직렬 연결되어 전원의 전압을 강하시키고 상기 시스템 전원이 로우(low)가 될 때 상기 제1커패시터가 급속히 역방전되는 것을 막아 상기 하강 시간을 유지하는 제1다이오드; 및 상기 제1커패시터와 병렬로 연결되고 상기 소정의 고정 전압이 걸리도록 하는 제너 다이오드를 포함함을 특징으로 한다.

상기 제2전원 입력부는, 상기 전원 전압을 분압 시키는 분압 저항; 상기 분압 저항에서 분압된 전압의 리플(ripple)을 제거하기 위한 제2커패시터; 및 상기 전원이 오프될 때, 상기 제2커패시터에 충전된 전하를 급속히 방전시켜 상기 전원과 동일한 하강 시간을 갖도록 하는 제2다이오드를 포함함을 특징으로 한다.

상기 리셋 신호 생성부는, 상기 제1전원 입력부의 출력 전압을 (-)단자를 통해 입력받고, 상기 제2전원 입력부의 출력 전압을 (+)단자를 통해 입력받아 상기 (+)단자의 전압이 더 크면 하이레벨의 전압을 출력하고 상기 (-)단자의 전압이 더 크면 로우레벨의 전압을 출력하는 비교기임을 특징으로 한다.

이하에서 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

도 5는 본 발명의 리셋 신호 발생 장치의 블록도로서, 제1전원 입력부(500), 제2전원 입력부(510) 및 리셋 신호 생성부(520)를 구비한다. 제1전원 입력부(500)는 전원 전압(V_in)이 온 및 오프될 때 전원 전압의 온/오프 타이밍에 비해 느리게 그 전원 전압을 추종한다. 전원 전압이 일정 레벨을 유지할 때에는 전원 전압과 비례하며 리플이 없는 고정된 전압을 유지한다. 제2전원 입력부(510)는 전원 전압의 온/오프와 동일한 타이밍에 맞춰 온/오프되고 전원 전압이 하이(high)일 때 제1전원 입력부(500)가 유지하는 전압보다 큰 전압을 발생하고 전원 전압이 로우이면 로우 전압으로 된다. 리셋 신호 생성부(520)는 제1전원 입력부(500)와 제2전원 입력부(510)의 전압을 비교하여 제2전원 입력부(510)의 전압이 제1전원 입력부(500)의 전압보다 크면 그 하이(high) 상태의 전압을 출력하고 작으면 로우(low) 상태의 전압을 출력한다.

도 6은 도 5의 상세도로서, 리셋 신호 발생 장치는, 제1전원 입력부(500), 제1전원 입력부(510) 및 리셋 신호 생성부(520)를 구비한다. 제1전원 입력부(500)는 제1저항(R1), 제1커패시터(C3), 제1다이오드(D5) 및 제너 다이오드(ZD)를 구비한다. 제1저항(R1)과 제1커패시터(C3)는 입력 전압을 평활시키고 제1커패시터(C3)의 충전 기능에 따라 입력 전압의 상(phase)을 지연시킨다. 제1다이오드(D5)는 입력 전압(V_in)의 전압을 강하시키고 입력 전압이 로우가 될 때 제1커패시터(C3)로부터 역방전되는 전류를 차단한다. 제너 다이오드(ZD)는 양단에 걸리는 전압의 크기를 고정 시키기 위한 것으로서, 이 회로에서 제너 다이오드(ZD)에 의한 고정 전압은 3.3V이다. 제너 다이오드(ZD) 양단에 걸리는 3.3V 전압이 제1전원 입력부(500)의 출력 전압이 된다.

제2전원 입력부(510)는 제2다이오드(D2), 제3다이오드(D3), 제4다이오드(D4), 가변 저항(VR), 제2저항(R2) 및 제2커패시터(C4)를 구비한다. 제2, 제3다이오드는 입력 전원의 전압을 강하시킨다. 통상 다이오드에 의한 전압 강하는 0.6V가량이므로 여기서는 두 개의 다이오드를 직렬 사용하여 1.2V의 전압을 강하시킨다. 가변 저항(VR)과 제2저항(R2)은 분압 저항의 역할을 하며, 가변 저항(VR)의 크기를 변화시켜 두 저항사이에 걸리는 전원 전압의 크기를 조정할 수 있다. 이 전압이 제2전원 입력부(510)의 출력 전압이 된다. 제2커패시터(C4)는 제1전원 입력부(500)의 제1커패시터(C3)와 같이 전압의 평활 및 지연 기능을 수행한다. 제2커패시터(C4)의 커패시턴스는 제1커패시터(C3)의 커패시턴스에 비해 매우 작으며 전원 전압의 온/오프에 따른 상(phase) 지연은 제1커패시터(C3)에 의한 지연에 비해 무시될 수 있다. 제2커패시터(C4)는 전압 리플(ripple)을 제거하기 위한 것이다. 제4다이오드(D4)는 전원 전압이 온 상태에서 오프로 될 때 제2커패시터(C4)에 모인 전하를 빠르게 방전하기 위한 것이다. 따라서 제1전원 입력부(500)에서와는 다르게 제2전원 입력부(510)의 출력 전압은 입력 전압과 거의 동상(in phase)인 채로 로우가 된다. 리셋 신호 생성부(520)는 비교기(600)로 구성되며 (-)단자에는 제1전원 입력부(500)의 제너 다이오드(ZD)에 걸린 전압이 입력되고 (+)단자에는 제2전원 입력부(510)의 출력 전압이 입력된다. 비교기(600)는 (+)단자의 전압이 (-)단자의 전압보다 크면 그 출력을 하이(high)로 하고 그 반대의 경우에는 출력을 로우(low)로 한다.

도 7은 도 6의 입력 전압의 온/오프에 따른 제1전원 입력부(500), 제2전원 입력부(510) 및 리셋 신호 생성부(520)의 출력 전압 타이밍도를 도시한 것이다. 입력 전압이 온 되는 타이밍에서 제1전원 입력부(500)의 출력 전압(V_C3)은 느리게 입력 전압을 추종한다. 안정된 전압의 크기 3.3V는 제너 다이오드(ZD)에 의해 정해진 값이다. 제2전원 입력부(510)의 출력 전압(V_C4)은 입력 전원과 동상(in phase)인 채로 하이가 된다. 하이일 때의 전압은 3.6V이상이다. 이 때 리셋 신호 생성부(520)의 비교기(600)의 출력 신호(V_comp)는 V_C4가 V_C3보다 큰 타이밍에서 하이가 된다. 입력 전압이 오프가 되는 타이밍에서 V_C3은 완만하게 로우가 되지만 V_C4는 입력 전압과 동상을 유지하며 로우가 된다. V_C4전압이 V_C3보다 작기 때문에 V_comp는 입력 전압이 내려가는 타이밍에 맞춰 로우가 된다.

상술한 도 6의 비교기(600) 출력 신호를 도 1의 CPU(100)와 RTC(110)의 리셋 신호로서 각각 사용할 때, 즉 CPU(100)의 리셋단자에 적용할 리셋 회로로서 도 1의 제1커패시터(C3)나 제1저항(R1)의 크기를 조정하여 소정의 시정수로서의 역할을 하게 하고 RTC(110)의 리셋 단자에 적용할 리셋 회로로서 상술한 소자의 크기를 다르게 조정하여 다른 시정수 크기를 갖도록 할 때, 종래 리셋 회로와 같이 상승 및 하강 시간 구간인 불완전 구간이 배제되기 때문에 데이터 억세스 오류를 막을 수 있다.

Claims

온/오프될 때 소정의 상승 시간 및 하강 시간을 가지는 시스템 전원에 연결되고, 상기 시스템 전원이 온/오프될 때 소정의 시간 만큼 지연되어 온/오프되는 제1전원 입력부;

시스템 전원에 연결되고 상기 시스템 전원이 온/오프될 때 온/오프되며, 온 될 때 전압 레벨이 상기 제1전원 입력부 온 될 때의 전압 레벨보다 큰 제2전원 입력부; 및

상기 제1전원 입력부와 상기 제2전원 입력부의 전압의 크기를 비교하여 그 대소 결과에 따라 온 또는 오프 상태가 되는 신호를 출력하며, 온/오프시 상기 시스템 전원 온/오프시의 상승 시간 및 하강 시간보다 매우 작은 상승 시간 및 하강 시간을 가지는 리셋 신호를 생성하는 리셋 신호 생성부를 포함함을 특징으로 하는 리셋 신호 발생 장치.
제1항에 있어서, 상기 제1전원 입력부는,

상기 시스템 전원의 잡음을 없애고, 상기 시스템 전원의 상승시간 및 하강시간보다 그 시간을 더 길게 지연 시키는 제1커패시터;

상기 시스템 전원과 상기 제1커패시터에 직렬 연결되어 전원의 전압을 강하시키고 상기 시스템 전원이 로우(low)가 될 때 상기 제1커패시터가 급속히 역방전되는 것을 막아 상기 하강 시간을 유지하는 제1다이오드; 및

상기 제1커패시터와 병렬로 연결되고 상기 소정의 고정 전압이 걸리도록 하는 제너 다이오드를 포함함을 특징으로 하는 리셋 신호 발생 장치.
제1항에 있어서, 상기 제2전원 입력부는,

상기 시스템 전원 전압을 분압시키는 분압 저항;

상기 분압 저항에서 분압된 전압의 리플(ripple)을 제거하기 위한 제2커패시터; 및

상기 시스템 전원이 오프될 때, 상기 제2커패시터에 충전된 전하를 급속히 방전시켜 상기 시스템 전원과 동일한 하강 시간을 갖도록 하는 제2다이오드를 포함함을 특징으로 하는 리셋 신호 발생 장치.
제3항에 있어서, 상기 분압 저항은,

상기 제2전원 입력부의 출력 전압의 크기를 조정할 수 있도록 한 가변 저항을 포함함을 특징으로 하는 리셋 신호 발생 장치.
제1항에 있어서, 상기 리셋 신호 생성부는,

상기 제1전원 입력부의 출력 전압을 (-)단자를 통해 입력받고, 상기 제2전원 입력부의 출력 전압을 (+)단자를 통해 입력받아 상기 (+)단자의 전압이 더 크면 하이레벨의 전압을 출력하고 상기 (-)단자의 전압이 더 크면 로우레벨의 전압을 출력하는 비교기임을 특징으로 하는 리셋 신호 발생 장치.