JP3821304B2 - グリッチ・センサー付きパワーオン・リセット回路を集積したチップを有する電子システム - Google Patents
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- 239000003990 capacitor Substances 0.000 claims description 47
- 230000006870 function Effects 0.000 claims description 23
- 230000008859 change Effects 0.000 claims description 19
- 238000007599 discharging Methods 0.000 claims description 17
- 230000004044 response Effects 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 6
- 230000001360 synchronised effect Effects 0.000 claims description 6
- 238000001514 detection method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
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- G06F11/1415—Saving, restoring, recovering or retrying at system level
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- Quality & Reliability (AREA)
- General Physics & Mathematics (AREA)
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Description
発明の背景
発明の技術分野
本発明は、パワーオン・リセット回路に関し、特にシングル・チップまたはマルチ・チップ電子システム環境におけるグリッチ（glitch）感知機能を備えたパワーオン・リセット回路の実現に関する。
関連技術の説明
パワーオン・リセット回路は、多くの電子デバイス、特にマイクロプロセッサや他のディジタル（論理）集積回路要素を含む電子デバイスに含まれている。最初に電力が加えられるたびに、これらの型式の部品を特定の既知の論理状態に初期化、すなわち、リセットすることが望ましい。普通、パワーオン・リセット回路は、電子デバイスの電源投入（powering-up）を検出するために作動し、これに応答して完全で安定した電力がデバイスに使用できるようになるのに十分だと確信されるまでの時間の間、電子デバイス（またはそのデバイスの特定の部品）の起動を阻止する。この後で電子デバイス（すなわち、それに含まれる部品）を既知の状態へのリセットを開始する。
電子デバイスに最初に電力が加えられる場合だけでなく、加えられた電力にグリッチが発生する場合にもパワーオン・リセット回路を起動するのが望ましい。このときに必要なのは、グリッチを感知する機能を備えたパワーオン・リセット回路である。
代表的な電子デバイスにおいては、パワーオン・リセット回路は、相互に接続された回路部品および／またはデバイスの別々の集まりとして実現される。この回路は、最初の電力投入で遭遇する（experienced）ような電力の変動を感知する電子デバイスの他の各種部品に接続される出力リセット信号を発生する。このアーキテクチャはマルチ・チップ電子システム内で共通に利用され、そのシステムにおいてパワーオン・リセット回路がそれ自体のチップパッケージ内で（すなわち、おそらくは個別部品として）実現され、そのシステムの他のチップと一緒に組み立てられ組み込まれる。この一般的なアーキテクチャを実現する場合の１つの不利な点は、他のチップの搭載のためにもっと有利に利用できる貴重な回路基板のスペースを占有することである。
論理回路やメモリ回路のような他の機能を含む同一モノリシック半導体集積回路チップの一部として、パワーオン・リセット回路を形成することは公知である。しかし、マルチ・チップ電子システムの個別チップのそれぞれにパワーオン・リセット回路を組み込むことは冗長かつ不経済である。この場合に必要なのは、マルチ・チップ環境の中で集積された（すなわち、同一チップの）パワーオン・リセット回路をより有効に利用するメカニズムである。このような実現は、マルチ・チップ電子システムが１つの集積回路チップで実現されるような設計をより良く支援できるはずである。
発明の要約
上記課題およびその他の問題点に対処するため、マルチ・チップ電子システム内の１つの集積回路チップは、集積されたパワーオン・リセット回路を含む。「集積される」ことによって、パワーオン・リセット回路は、含まれる複数の他の論理部品とともに、ただ１つの半導体集積回路に形成されることになる。そのチップは、電源の変化、電源投入、またはグリッチに応答して、その集積されたパワーオン・リセット回路が発生するパワーオン・リセット信号を出力するポートをさらに含む。次にこの出力信号は、その電子システム内に含まれる他の複数のチップに加えられ、システム全体のリセットを実行する。
シングル・チップ電子システムとして実現されたシステムの場合は、この信号は、そのチップの他の論理部品に出力される。
同期して動作する（シングル・チップまたはマルチ・チップ）システムについては、論理部品に加えられる出力パワーオン・リセット信号は、論理部品に加えられる出力クロック信号のエッジと同期する。
集積されたパワーオン・リセット回路は、比較器、リセット電圧を格納するコンデンサおよびグリッチ・センサーからなる。比較器は、コンデンサに格納されたリセット電圧と基準電圧を比較し、リセット電圧が基準電圧以下に低下するとパワーオン・リセット信号を出力する。グリッチ・センサーは、電源から出力される電圧の変化が、所定の閾値より大きいことを検出すると、それに応答してコンデンサの放電を開始させる。この放電によって、リセット電圧が基準電圧以下に低下すると、比較器は、出力するためのパワーオン・リセット信号を発生する。
【図面の簡単な説明】
添付の図面とともに以下の詳細な説明を参照することにより、本発明の方法および装置のより完全な理解を得ることができる。図面中、
図１Ａは、集積されたパワーオン・リセット回路を備えたマルチ・チップ電子システムのブロック図であり、
図１Ｂは、集積されたパワーオン・リセット回路を備えたシングル・チップ電子システムのブロック図であり、
図２は、パワーオン・リセット回路のブロック図であり、
図３は、図２の集積されたパワーオン・リセット回路に含まれるグリッチ・センサーのブロック図であり、
図４は、パワーオン・リセット信号とクロック信号との同期を示すタイム・チャートである。
図面の詳細な説明
次に図１Ａを参照するに、集積されたパワーオン・リセット（ＰＯＲ）回路１２を有するマルチ・チップ電子システム１０のブロック図が示されている。マルチ・チップ電子システム１０は、プリント基板１６に組み立てられた（搭載された）複数のチップ１４を含む。マルチ・チップ電子システム１０は、いくつかの機能の任意の１つを推進するために必要な下位機能（sub-functionalities）を実行するそれぞれの個別チップ１４を使用して、その機能を実現するように設計されうる。
システム１０によって提供される特定の機能と、含まれるチップ１４によって提供される特定の下位機能とは、本発明の集積されたパワーオン・リセット回路１２の動作と構成に必ずしも関連しない。本発明は、ユーザが選択したいくつかの機能の任意の１つを実行するマルチ・チップ電子システム１０と同様に、ユーザが選択したいくつかの下位機能の任意の１つを実行する任意のチップ１４で実現されうる。この場合、適正なシステムおよびチップの動作にパワーオン・リセット機能が設けられる必要がある。
マルチ・チップ電子システム１０のチップ１４は、（点線で示す）複数の接続１８によって相互に接続される。これらの結線は、プリント基板１６上の個別回路のトレース（trace）、バスまたは他の型式の複数のグループ化されたトレース接続、および他の型式の通信リンク、ケーブル、ワイヤなどから構成され、システム１０の動作に必須のシステム機能および下位機能を実行するために、チップ１４が相互にかつ（示されていない）他の個別回路部品との間で通信を可能とするために必要なものである。
マルチ・チップ電子システム１０内の少なくとも１つのチップ１４’は、集積されたパワーオン・リセット回路１２を含む。「集積される」ことによって、パワーオン・リセット回路１２を含む（ここで説明する）個別回路部品は、先行技術のアーキテクチャにおけるような回路基板１６に搭載された別々のチップまたは別々の個別回路ではなく、チップ１４’自体の中にその一部として含まれることになる。したがって、チップ１４’は、そのチップの指定された下位機能を実行するある種の論理部品２０を有すると共に、単一のモノリシック半導体集積回路上に設計され、組み立てられそして実施されたパワーオン・リセット回路１２を有していると見ることができる。たとえば、パワーオン・リセット回路１２およびリセット可能な論理部品２０は、ただ１つの半導体デバイスと関連して設計されうる。この集積された実施例では、チップ１４’のリセット可能な論理部品２０によって実行される下位機能は、パワーオン・リセット信号の供給も発生もしないが、この下位機能は、集積されたパワーオン・リセット回路１２による出力として発生する信号に応答することができる。
集積されたチップ１４’は、集積されたパワーオン・リセット回路１２が発生するパワーオン・リセット信号が出力される出力ポート２２をさらに含む。この発生した信号は、内部回路接続２４を介して集積されたチップ１４’のリセット可能な論理部品２０にも加えられ、その論理部品のリセットを実行する。マルチ・チップ電子システム１０は、複数のチップ１４の間の複数の接続１８のほかに、集積されたチップ１４’の出力ポート２２から他の含まれたチップ１４に至るパワーオン・リセット接続２６をさらに含む。特にパワーオン・リセット接続２６は、出力ポート２２を介してチップ１４’の集積されたパワーオン・リセット回路１２をチップ１４のリセット可能な論理部品２０に接続して、それらの論理部品のリセットを実行する。したがって、（おそらくは電池交換の結果として）マルチ・チップ電子システムの電源２８が変わったり、電源投入が発生したり、電力のグリッチが発生したりすると、チップ１４’の集積されたパワーオン・リセット回路１２は、このような事象を検出して、チップ１４’のリセット可能な論理部品２０と、パワーオン・リセット接続２６を介して、他のチップ１４の他のリセット可能な論理部品２０に加えるためのパワーオン・リセット信号を発生して出力する。
システム１０は同期動作を必要とすることがありうるので、望ましくはチップ１４の１つに実現される少なくとも１つのクロック発生器３０をさらに含む。図示の例では、クロック発生器３０は、集積されたパワーオン・リセット回路１２を含むチップ１４’の中に含まれる。クロック発生器３０は、当業者には公知の方法でクロック信号を発生して出力する。このクロック信号は、内部接続３２を介して、チップ１４’の論理部品２０に加えられる。チップ１４’は、クロック発生器３０に接続されクロック信号が出力されるクロックポート３４をさらに含む。マルチ・チップ電子システム１０は、複数のチップ１４の間の複数の接続１８、２６のほかに、集積されたチップ１４’のクロックポート３４から他の含まれたチップ１４に至るクロック接続３６をさらに含む。特にクロック接続３６によって、チップ１４’のクロック発生器３０が、出力ポート３４を介してシステム１０の他のチップ１４のリセット可能な論理部品２０に接続されるので、これら部品の動作が同期する。
システム１０、特にチップ１４’は、パワーオン・リセット回路１２から出力されるパワーオン・リセット信号の印加と、クロック発生器３０から出力するクロック信号を同期させるように機能する同期回路３８をさらに含む。特に、以下に詳細に開示するように、クロック信号は、エッジ（負のエッジなど）を含み、同期回路３８は、パワーオン・リセット信号の正のエッジが、他のチップ１４の論理部品２０に加えられるクロック信号の負のエッジと同期するように、パワーオン・リセット信号を時間的にシフトする機能をはたす。
次に図１Ｂを参照すると、集積されたパワーオン・リセット（ＰＯＲ）回路１２を有する電子システム１０’のブロック図が示されている。電子システム１０’は、いくつかの機能の任意の１つを推進するために必須の下位機能を実行する複数の論理部品２０を使用して、その機能を実現するように設計された、単一の集積回路チップ１４”を含む。
システム１０の論理部品２０は、相互と交信するために（点線で示す）複数の集積回路接続１８によって接続される。システム１０’のチップ１４”は、集積されたパワーオン・リセット回路１２を含む。「集積される」ことによって、パワーオン・リセット回路１２を含む（ここで説明する）個別回路部品は、先行技術のアーキテクチャにおけるような別々の個別チップまたは別々の個別回路ではなく、チップ１４”自体の中にその一部として含まれることになる。したがって、チップ１４’は、ただ１つのモノリシック半導体集積回路に設計され、組み立てられて実現されたパワーオン・リセット回路１２とともに、そのチップの指定された下位機能を実行する複数の論理部品２０を有していると見ることができる。たとえば、パワーオン・リセット回路１２およびリセット可能な論理部品２０は、ただ１つの半導体デバイスに関連して設計されうる。この集積された実現では、チップ１４”のリセット可能な論理部品２０によって実現される下位機能は、パワーオン・リセット信号の供給も発生もしないが、この下位機能は、集積されたパワーオン・リセット回路１２による出力として発生する信号に応答することができる。
パワーオン・リセット信号は、集積されたパワーオン・リセット回路１２によって発生し、内部回路接続２４を介して集積されたチップ１４”のリセット可能な論理部品２０に出力され、それらの論理部品のリセットを実行する。したがって、（おそらくは電池交換の結果として）マルチ・チップ電子システムの電源２８が変わったり、電源投入が発生したり、電力のグリッチが発生すると、チップ１４”の集積されたパワーオン・リセット回路１２は、このような事象を検出して、接続２４を介してリセット可能な論理部品２０に加えるためのパワーオン・リセット信号を発生して出力する。
システム１０’は同期動作を必要とすることがありうるので、チップ１４”に集積された少なくとも１つのクロック発生器３０をさらに含む。クロック発生器３０は当業者には公知の方法でクロック信号を発生して出力する。このクロック信号は、内部接続３２を介してチップ１４”の論理部品２０に加えられ、それらの動作を同期させる。
チップ１４”は、パワーオン・リセット回路１２から発生するパワーオン・リセット信号の印加と、クロック発生器３０から発生するクロック信号を同期させるように機能する同期回路３８をさらに含む。特に、そして以下に詳細に開示するように、クロック信号は、エッジ（負のエッジなど）を含み、同期回路３８は、パワーオン・リセット信号の正のエッジが、論理部品２０に加えられるクロック信号の負のエッジと同期するように、パワーオン・リセット信号を時間的にシフトする機能をはたす。
次に図２を参照すると、集積されたパワーオン・リセット回路１２のブロック図が示されている。集積されたパワーオン・リセット回路１２は、演算増幅器の使用によって実現された比較器４０を含む。比較器４０は、パワーオン・リセット信号が発生する出力４２を含む。出力４２は、他のチップ１４のリセット可能な論理部品２０にパワーオン・リセット信号を加えるための出力ポート２２に接続されており、チップ１４’のリセット可能な論理部品２０にパワーオン・リセット信号を加えるための内部回路接続２４にも接続されている。比較器４０は、正の入力４４および負の入力４６をさらに含む。負の入力４６は第１の基準電圧（Ｖ１）が加えられる。比較器４０は、正の入力４４に加えられた電圧と第１の基準電圧（Ｖ１）を比較し、第１の基準電圧を基準として、加えられた電圧が変わっている場合は出力４２に（論理レベルがローの）パワーオン・リセット信号を発生する機能をはたす。
集積されたパワーオン・リセット回路１２は、充電用コンデンサ４８、電流発生器５０およびグリッチ・センサー５２をさらに含む。充電用コンデンサ４８は、比較器４０に接続された第１端子５４と、大地に接続された第２端子５６を含む。電流発生器５０の出力５８は、充電用コンデンサ４８の第１端子５４と比較器４０の正の入力４４に接続されている。グリッチ・センサー５２は、マルチ・チップ電子システム１０の電源２８に接続された入力６０、充電用コンデンサ４８の第１端子５４および比較器４０の正の入力４４に接続された出力６２、および大地に接続された出力６４を有する。
集積されたパワーオン・リセット回路１２の動作は次の通りである。電流発生器５０は、第１の基準電圧（Ｖ１）より高いレベルを有するリセット電圧で充電用コンデンサ４８を充電する。この状態では、比較器４０の出力４２にパワーオン・リセット信号は発生しない（すなわち、論理レベルはハイ）。グリッチ・センサー５２は、電源２８の変化、電源投入またはグリッチを検出する。検出結果に応答して、グリッチ・センサー５２は出力６４を介して、充電用コンデンサ４８に格納されたリセット電圧を大地に放電する。コンデンサによって正の入力４４に加えられた電圧が第１の基準電圧（Ｖ１）より小さい点まで、充電用コンデンサ４８が放電していると、比較器４０は、出力４２にパワーオン・リセット信号を発生する（すなわち、論理レベルはロー）。放電の後、電流発生器５０が、第１の基準電圧（Ｖ１）より高い元の電圧レベルまで充電用コンデンサ４８を充電すると、比較器４０はパワーオン・リセット信号の発生を中止する（すなわち、論理レベルはハイ）。第１の基準電圧（Ｖ１）より高い元の電圧レベルまで充電用コンデンサ４８を充電する（すなわち、比較器４０をリセットする）ためにかかる時間は、コンデンサの大きさと充電電流の大きさに依存する。このリセット時間は、グリッチ・センサー５２で検出された電源の変化、電源投入またはグリッチの後で電源２８が安定するのに十分な長さに、設定されていなければならない。
パワーオン・リセット回路１２がチップ１４’に集積されて含まれているため、充電用コンデンサ４８の値は、望ましくは比較的小さく（たとえば、ほぼ２ピコファラッドの範囲に）維持される。このような小さな値のコンデンサの使用を続けるためには、電流発生器５０から出力される充電電流も比較的小さく維持されなければならない。たとえば、容量の値が２ピコファラッド、コンデンサの充電電圧が１．３ボルト、リセット時間が１０ミリ秒で、コンデンサ電圧の初期値がゼロの（すなわち、グリッチ・センサー５２の動作によってコンデンサ４８が完全に放電されていた）場合、次式、
により一定の充電電流：
が与えられる。
次に図３を参照すると、図２の集積されたパワーオン・リセット回路１２に含まれるグリッチ・センサー５２のブロック図が示されている。グリッチ・センサー５２は、コレクタ端子６２、ベース端子６４およびエミッタ端子６６を有する（望ましくは、特性的にも構造的にもバイポーラ）トランジスタ６０を含む。トランジスタ６０は、コレクタ端子６２とベース端子６４が相互に接続されたダイオードとして機能するように構成されているとともに電源２８にも接続されている。したがって、トランジスタ６０はいかなるｐ−ｎ接合としても実現されうるので、可能ならばダイオードと置き換えられる。グリッチ・センサー５２は、トランジスタ６０のエミッタ端子６６に接続された第１端子７０と、大地に接続された第２端子７２とを含むコンデンサ６８をさらに含む。またグリッチ・センサー５２は、ソース端子７６、ゲート端子７８およびドレイン端子８０を有する（望ましくは、特性的にも構造的にも電解効果）トランジスタ７４をさらに含む。ソース端子７６は、コンデンサ６８の第１端子７０とトランジスタ６０のエミッタ端子６６とに接続される。ゲート端子７８は電源２８に接続される。グリッチ・センサー５２は、ソース端子８４、ゲート端子８６およびドレイン端子８８を有する（望ましくは、特性的にも構造的にも電解効果）トランジスタ８２をさらに含む。ソース端子８４は大地に接続される。ゲート端子８６は、第２の基準電圧（Ｖ２）に接続される。ドレイン端子８８は、トランジスタ７４のドレイン端子８０に接続される。グリッチ・センサー５２は、ソース端子９２、ゲート端子９４およびドレイン端子９６を有する（望ましくは、特性的にも構造的にも電解効果）トランジスタ９０をさらに含む。ソース端子９２は大地に接続される。ゲート端子９４は、トランジスタ８２のドレイン端子８８とトランジスタ７４のドレイン端子８０とに接続される。ドレイン端子９６は、（図２に示す充電用コンデンサ４８の第１端子５４に接続される）出力６２に接続される。
グリッチ・センサー５２の個別回路部品は、集積回路製造技術を使用して、比較器（演算増幅器）４０、充電用コンデンサ４８および電流発生器５０の集積回路による実現と関連して、ただ１つの回路で実現される。さらにパワーオン・リセット回路１２の前述の部品のすべては、望ましくはチップ１４’の含まれた論理部品２０（図１Ａを見よ）、またはチップ１４”の複数の論理部品２０（図１Ｂを見よ）とともに集積回路製造技術を使用して、ただ１つの同じ回路で実現される。
グリッチ・センサー５２の動作は次の通りである。コンデンサ６８は、ダイオード接続されたトランジスタ６０を介して電源２８から充電される。トランジスタ６０のこのダイオード接続は、続いて起こる電源の変化、電源投入またはグリッチが発生した場合に、充電されたコンデンサ６８が電源２８を介して放電することを防止する。トランジスタ７４は、コンデンサ６８に格納されたグリッチ電圧と電源２８の電圧との電位差（すなわち、ゲート端子７８からソース端子７６までの電位差）に依存して動作するスイッチとして動作する。コンデンサ４８の放電（図２を見よ）は、トランジスタ９０によって制御される。第２の基準電圧（Ｖ２）はトランジスタ８２の動作を制御して、トランジスタ７４が遮断されているときは、トランジスタ９０も遮断されていることを確実にする。このモードでは、コンデンサ４８（図２を見よ）が充電され、比較器４０（図２を見よ）からパワーオン・リセット信号は出力されていない（すなわち、論理レベルはハイ）。電源２８に関して何らかの変化、電力の増加またはグリッチが発生すると、電源電圧の出力が（ある程度まで）低下し、ゲート端子７８からソース端子７６までの電位差が、ある閾値レベル以上に（すなわち、グリッチ電圧に比較して）増加する。これはトランジスタ７４をオンに（スイッチ）して、トランジスタ９０のゲート端子９４からソース端子９２までの電位差の上昇をもたらす。この電位差がある閾値を超えると、トランジスタ９０がオンになって（スイッチして）、コンデンサ４８（図２）は（トランジスタ９０を介して）大地に放電する。これによって、パワーオン・リセット信号が発生する（すなわち、論理レベルはロー）。
グリッチ・センサー５２の動作は、変化、電源投入またはグリッチの検出とまったく同じである。使用する電源２８の型式によっては、変化／電力の増加およびグリッチの間の違いは、電源と大地との間の抵抗の違いである。グリッチのケースでは、この抵抗はゼロに近い。変化／電源投入では、この抵抗はもっと大きい。電源電圧は、電源が切断された場合には（電源と大地との間の容量と抵抗とに依存して）もっとゆっくり低下しうる。電源２８における変化、電源投入またはグリッチとは無関係に、コンデンサ６８の電圧降下よりも速く電源電圧が低下する場合には、コンデンサ４８が放電してパワーオン・リセット信号が発生する。
上記考察の通り、コンデンサ４８が放電すると、正の入力４４に加えられる電圧が第１の基準電圧（Ｖ１）以下に低下して、比較器４０は、その出力４２にパワーオン・リセット信号を発生する（すなわち、論理レベルはロー）。この信号は、集積されたチップ１４’のリセット可能な論理部品２０に加えられる。マルチ・チップ電子システム１０（図１Ａを見よ）では、この発生したパワーオン・リセット信号は、チップ１４’の出力ポート２２からさらに出力され、チップ１４のリセット可能な論理部品２０に加えられる。また、図１Ｂに示すように、チップ１４は、ただ１つの集積回路チップ１４”で実現されているシステム１０’の下位回路（sub-circuit）と見ることができる。
次に図４を参照すると、パワーオン・リセット信号１００とクロック信号１０２との同期を示すタイム・チャートが示されている。パワーオン・リセット信号１００は（上で説明したように）パワーオン・リセット回路によって出力され、クロック信号１０２は（上で説明したように）クロック発生器によって出力される。同期回路は（上で説明したように）パワーオン・リセット信号をシフトするように動作して、シフトされたパワーオン・リセット信号１０４を発生する。この場合、シフトされたパワーオン・リセット信号の正のエッジ１０６は、クロック信号１０２の負のエッジ１０８と時間的に一致して整列する。
全体として１１０で示されるように最初に電力が加えられると、クロック信号１０２の発生が始まり、パワーオン・リセット信号１００は、ローからハイに遷移する前に遅延１１２に遭遇する。同期回路は、エッジ１０６とエッジ１０８を同期させるために、シフトされたパワーオン・リセット信号１０４に関する別の遅延１１４を導入する。全体として１１６で示されるように、後でグリッチが検出されると、双方ともにハイからローに遷移する、パワーオン・リセット信号１００およびシフトされたパワーオン・リセット信号１０４が検出される。パワーオン・リセット信号１００がローからハイに遷移する前に別の遅延１１８に遭遇する。同期回路は、エッジ１０６とエッジ１０８を同期させるために、パワーオン・リセット信号１０４に関する別の遅延１２０を導入する。
本発明の方法と装置の実施例を添付の図面に示し、前述の詳細な説明で説明してきたが、本発明は、開示された実施例に限定されるのではなく、以下の請求の範囲により説明かつ定義されるように、本発明の趣旨を逸脱することなく、多数の再構成、修正および代替が可能であることが理解されるであろう。この点について、パワーオン・リセット回路１２は必ずしもチップ１４’内に集積されるように実現される必要がないことも理解されるであろう。
発明の技術分野
本発明は、パワーオン・リセット回路に関し、特にシングル・チップまたはマルチ・チップ電子システム環境におけるグリッチ（glitch）感知機能を備えたパワーオン・リセット回路の実現に関する。
関連技術の説明
パワーオン・リセット回路は、多くの電子デバイス、特にマイクロプロセッサや他のディジタル（論理）集積回路要素を含む電子デバイスに含まれている。最初に電力が加えられるたびに、これらの型式の部品を特定の既知の論理状態に初期化、すなわち、リセットすることが望ましい。普通、パワーオン・リセット回路は、電子デバイスの電源投入（powering-up）を検出するために作動し、これに応答して完全で安定した電力がデバイスに使用できるようになるのに十分だと確信されるまでの時間の間、電子デバイス（またはそのデバイスの特定の部品）の起動を阻止する。この後で電子デバイス（すなわち、それに含まれる部品）を既知の状態へのリセットを開始する。
電子デバイスに最初に電力が加えられる場合だけでなく、加えられた電力にグリッチが発生する場合にもパワーオン・リセット回路を起動するのが望ましい。このときに必要なのは、グリッチを感知する機能を備えたパワーオン・リセット回路である。
代表的な電子デバイスにおいては、パワーオン・リセット回路は、相互に接続された回路部品および／またはデバイスの別々の集まりとして実現される。この回路は、最初の電力投入で遭遇する（experienced）ような電力の変動を感知する電子デバイスの他の各種部品に接続される出力リセット信号を発生する。このアーキテクチャはマルチ・チップ電子システム内で共通に利用され、そのシステムにおいてパワーオン・リセット回路がそれ自体のチップパッケージ内で（すなわち、おそらくは個別部品として）実現され、そのシステムの他のチップと一緒に組み立てられ組み込まれる。この一般的なアーキテクチャを実現する場合の１つの不利な点は、他のチップの搭載のためにもっと有利に利用できる貴重な回路基板のスペースを占有することである。
論理回路やメモリ回路のような他の機能を含む同一モノリシック半導体集積回路チップの一部として、パワーオン・リセット回路を形成することは公知である。しかし、マルチ・チップ電子システムの個別チップのそれぞれにパワーオン・リセット回路を組み込むことは冗長かつ不経済である。この場合に必要なのは、マルチ・チップ環境の中で集積された（すなわち、同一チップの）パワーオン・リセット回路をより有効に利用するメカニズムである。このような実現は、マルチ・チップ電子システムが１つの集積回路チップで実現されるような設計をより良く支援できるはずである。
発明の要約
上記課題およびその他の問題点に対処するため、マルチ・チップ電子システム内の１つの集積回路チップは、集積されたパワーオン・リセット回路を含む。「集積される」ことによって、パワーオン・リセット回路は、含まれる複数の他の論理部品とともに、ただ１つの半導体集積回路に形成されることになる。そのチップは、電源の変化、電源投入、またはグリッチに応答して、その集積されたパワーオン・リセット回路が発生するパワーオン・リセット信号を出力するポートをさらに含む。次にこの出力信号は、その電子システム内に含まれる他の複数のチップに加えられ、システム全体のリセットを実行する。
シングル・チップ電子システムとして実現されたシステムの場合は、この信号は、そのチップの他の論理部品に出力される。
同期して動作する（シングル・チップまたはマルチ・チップ）システムについては、論理部品に加えられる出力パワーオン・リセット信号は、論理部品に加えられる出力クロック信号のエッジと同期する。
集積されたパワーオン・リセット回路は、比較器、リセット電圧を格納するコンデンサおよびグリッチ・センサーからなる。比較器は、コンデンサに格納されたリセット電圧と基準電圧を比較し、リセット電圧が基準電圧以下に低下するとパワーオン・リセット信号を出力する。グリッチ・センサーは、電源から出力される電圧の変化が、所定の閾値より大きいことを検出すると、それに応答してコンデンサの放電を開始させる。この放電によって、リセット電圧が基準電圧以下に低下すると、比較器は、出力するためのパワーオン・リセット信号を発生する。
【図面の簡単な説明】
添付の図面とともに以下の詳細な説明を参照することにより、本発明の方法および装置のより完全な理解を得ることができる。図面中、
図１Ａは、集積されたパワーオン・リセット回路を備えたマルチ・チップ電子システムのブロック図であり、
図１Ｂは、集積されたパワーオン・リセット回路を備えたシングル・チップ電子システムのブロック図であり、
図２は、パワーオン・リセット回路のブロック図であり、
図３は、図２の集積されたパワーオン・リセット回路に含まれるグリッチ・センサーのブロック図であり、
図４は、パワーオン・リセット信号とクロック信号との同期を示すタイム・チャートである。
図面の詳細な説明
次に図１Ａを参照するに、集積されたパワーオン・リセット（ＰＯＲ）回路１２を有するマルチ・チップ電子システム１０のブロック図が示されている。マルチ・チップ電子システム１０は、プリント基板１６に組み立てられた（搭載された）複数のチップ１４を含む。マルチ・チップ電子システム１０は、いくつかの機能の任意の１つを推進するために必要な下位機能（sub-functionalities）を実行するそれぞれの個別チップ１４を使用して、その機能を実現するように設計されうる。
システム１０によって提供される特定の機能と、含まれるチップ１４によって提供される特定の下位機能とは、本発明の集積されたパワーオン・リセット回路１２の動作と構成に必ずしも関連しない。本発明は、ユーザが選択したいくつかの機能の任意の１つを実行するマルチ・チップ電子システム１０と同様に、ユーザが選択したいくつかの下位機能の任意の１つを実行する任意のチップ１４で実現されうる。この場合、適正なシステムおよびチップの動作にパワーオン・リセット機能が設けられる必要がある。
マルチ・チップ電子システム１０のチップ１４は、（点線で示す）複数の接続１８によって相互に接続される。これらの結線は、プリント基板１６上の個別回路のトレース（trace）、バスまたは他の型式の複数のグループ化されたトレース接続、および他の型式の通信リンク、ケーブル、ワイヤなどから構成され、システム１０の動作に必須のシステム機能および下位機能を実行するために、チップ１４が相互にかつ（示されていない）他の個別回路部品との間で通信を可能とするために必要なものである。
マルチ・チップ電子システム１０内の少なくとも１つのチップ１４’は、集積されたパワーオン・リセット回路１２を含む。「集積される」ことによって、パワーオン・リセット回路１２を含む（ここで説明する）個別回路部品は、先行技術のアーキテクチャにおけるような回路基板１６に搭載された別々のチップまたは別々の個別回路ではなく、チップ１４’自体の中にその一部として含まれることになる。したがって、チップ１４’は、そのチップの指定された下位機能を実行するある種の論理部品２０を有すると共に、単一のモノリシック半導体集積回路上に設計され、組み立てられそして実施されたパワーオン・リセット回路１２を有していると見ることができる。たとえば、パワーオン・リセット回路１２およびリセット可能な論理部品２０は、ただ１つの半導体デバイスと関連して設計されうる。この集積された実施例では、チップ１４’のリセット可能な論理部品２０によって実行される下位機能は、パワーオン・リセット信号の供給も発生もしないが、この下位機能は、集積されたパワーオン・リセット回路１２による出力として発生する信号に応答することができる。
集積されたチップ１４’は、集積されたパワーオン・リセット回路１２が発生するパワーオン・リセット信号が出力される出力ポート２２をさらに含む。この発生した信号は、内部回路接続２４を介して集積されたチップ１４’のリセット可能な論理部品２０にも加えられ、その論理部品のリセットを実行する。マルチ・チップ電子システム１０は、複数のチップ１４の間の複数の接続１８のほかに、集積されたチップ１４’の出力ポート２２から他の含まれたチップ１４に至るパワーオン・リセット接続２６をさらに含む。特にパワーオン・リセット接続２６は、出力ポート２２を介してチップ１４’の集積されたパワーオン・リセット回路１２をチップ１４のリセット可能な論理部品２０に接続して、それらの論理部品のリセットを実行する。したがって、（おそらくは電池交換の結果として）マルチ・チップ電子システムの電源２８が変わったり、電源投入が発生したり、電力のグリッチが発生したりすると、チップ１４’の集積されたパワーオン・リセット回路１２は、このような事象を検出して、チップ１４’のリセット可能な論理部品２０と、パワーオン・リセット接続２６を介して、他のチップ１４の他のリセット可能な論理部品２０に加えるためのパワーオン・リセット信号を発生して出力する。
システム１０は同期動作を必要とすることがありうるので、望ましくはチップ１４の１つに実現される少なくとも１つのクロック発生器３０をさらに含む。図示の例では、クロック発生器３０は、集積されたパワーオン・リセット回路１２を含むチップ１４’の中に含まれる。クロック発生器３０は、当業者には公知の方法でクロック信号を発生して出力する。このクロック信号は、内部接続３２を介して、チップ１４’の論理部品２０に加えられる。チップ１４’は、クロック発生器３０に接続されクロック信号が出力されるクロックポート３４をさらに含む。マルチ・チップ電子システム１０は、複数のチップ１４の間の複数の接続１８、２６のほかに、集積されたチップ１４’のクロックポート３４から他の含まれたチップ１４に至るクロック接続３６をさらに含む。特にクロック接続３６によって、チップ１４’のクロック発生器３０が、出力ポート３４を介してシステム１０の他のチップ１４のリセット可能な論理部品２０に接続されるので、これら部品の動作が同期する。
システム１０、特にチップ１４’は、パワーオン・リセット回路１２から出力されるパワーオン・リセット信号の印加と、クロック発生器３０から出力するクロック信号を同期させるように機能する同期回路３８をさらに含む。特に、以下に詳細に開示するように、クロック信号は、エッジ（負のエッジなど）を含み、同期回路３８は、パワーオン・リセット信号の正のエッジが、他のチップ１４の論理部品２０に加えられるクロック信号の負のエッジと同期するように、パワーオン・リセット信号を時間的にシフトする機能をはたす。
次に図１Ｂを参照すると、集積されたパワーオン・リセット（ＰＯＲ）回路１２を有する電子システム１０’のブロック図が示されている。電子システム１０’は、いくつかの機能の任意の１つを推進するために必須の下位機能を実行する複数の論理部品２０を使用して、その機能を実現するように設計された、単一の集積回路チップ１４”を含む。
システム１０の論理部品２０は、相互と交信するために（点線で示す）複数の集積回路接続１８によって接続される。システム１０’のチップ１４”は、集積されたパワーオン・リセット回路１２を含む。「集積される」ことによって、パワーオン・リセット回路１２を含む（ここで説明する）個別回路部品は、先行技術のアーキテクチャにおけるような別々の個別チップまたは別々の個別回路ではなく、チップ１４”自体の中にその一部として含まれることになる。したがって、チップ１４’は、ただ１つのモノリシック半導体集積回路に設計され、組み立てられて実現されたパワーオン・リセット回路１２とともに、そのチップの指定された下位機能を実行する複数の論理部品２０を有していると見ることができる。たとえば、パワーオン・リセット回路１２およびリセット可能な論理部品２０は、ただ１つの半導体デバイスに関連して設計されうる。この集積された実現では、チップ１４”のリセット可能な論理部品２０によって実現される下位機能は、パワーオン・リセット信号の供給も発生もしないが、この下位機能は、集積されたパワーオン・リセット回路１２による出力として発生する信号に応答することができる。
パワーオン・リセット信号は、集積されたパワーオン・リセット回路１２によって発生し、内部回路接続２４を介して集積されたチップ１４”のリセット可能な論理部品２０に出力され、それらの論理部品のリセットを実行する。したがって、（おそらくは電池交換の結果として）マルチ・チップ電子システムの電源２８が変わったり、電源投入が発生したり、電力のグリッチが発生すると、チップ１４”の集積されたパワーオン・リセット回路１２は、このような事象を検出して、接続２４を介してリセット可能な論理部品２０に加えるためのパワーオン・リセット信号を発生して出力する。
システム１０’は同期動作を必要とすることがありうるので、チップ１４”に集積された少なくとも１つのクロック発生器３０をさらに含む。クロック発生器３０は当業者には公知の方法でクロック信号を発生して出力する。このクロック信号は、内部接続３２を介してチップ１４”の論理部品２０に加えられ、それらの動作を同期させる。
チップ１４”は、パワーオン・リセット回路１２から発生するパワーオン・リセット信号の印加と、クロック発生器３０から発生するクロック信号を同期させるように機能する同期回路３８をさらに含む。特に、そして以下に詳細に開示するように、クロック信号は、エッジ（負のエッジなど）を含み、同期回路３８は、パワーオン・リセット信号の正のエッジが、論理部品２０に加えられるクロック信号の負のエッジと同期するように、パワーオン・リセット信号を時間的にシフトする機能をはたす。
次に図２を参照すると、集積されたパワーオン・リセット回路１２のブロック図が示されている。集積されたパワーオン・リセット回路１２は、演算増幅器の使用によって実現された比較器４０を含む。比較器４０は、パワーオン・リセット信号が発生する出力４２を含む。出力４２は、他のチップ１４のリセット可能な論理部品２０にパワーオン・リセット信号を加えるための出力ポート２２に接続されており、チップ１４’のリセット可能な論理部品２０にパワーオン・リセット信号を加えるための内部回路接続２４にも接続されている。比較器４０は、正の入力４４および負の入力４６をさらに含む。負の入力４６は第１の基準電圧（Ｖ１）が加えられる。比較器４０は、正の入力４４に加えられた電圧と第１の基準電圧（Ｖ１）を比較し、第１の基準電圧を基準として、加えられた電圧が変わっている場合は出力４２に（論理レベルがローの）パワーオン・リセット信号を発生する機能をはたす。
集積されたパワーオン・リセット回路１２は、充電用コンデンサ４８、電流発生器５０およびグリッチ・センサー５２をさらに含む。充電用コンデンサ４８は、比較器４０に接続された第１端子５４と、大地に接続された第２端子５６を含む。電流発生器５０の出力５８は、充電用コンデンサ４８の第１端子５４と比較器４０の正の入力４４に接続されている。グリッチ・センサー５２は、マルチ・チップ電子システム１０の電源２８に接続された入力６０、充電用コンデンサ４８の第１端子５４および比較器４０の正の入力４４に接続された出力６２、および大地に接続された出力６４を有する。
集積されたパワーオン・リセット回路１２の動作は次の通りである。電流発生器５０は、第１の基準電圧（Ｖ１）より高いレベルを有するリセット電圧で充電用コンデンサ４８を充電する。この状態では、比較器４０の出力４２にパワーオン・リセット信号は発生しない（すなわち、論理レベルはハイ）。グリッチ・センサー５２は、電源２８の変化、電源投入またはグリッチを検出する。検出結果に応答して、グリッチ・センサー５２は出力６４を介して、充電用コンデンサ４８に格納されたリセット電圧を大地に放電する。コンデンサによって正の入力４４に加えられた電圧が第１の基準電圧（Ｖ１）より小さい点まで、充電用コンデンサ４８が放電していると、比較器４０は、出力４２にパワーオン・リセット信号を発生する（すなわち、論理レベルはロー）。放電の後、電流発生器５０が、第１の基準電圧（Ｖ１）より高い元の電圧レベルまで充電用コンデンサ４８を充電すると、比較器４０はパワーオン・リセット信号の発生を中止する（すなわち、論理レベルはハイ）。第１の基準電圧（Ｖ１）より高い元の電圧レベルまで充電用コンデンサ４８を充電する（すなわち、比較器４０をリセットする）ためにかかる時間は、コンデンサの大きさと充電電流の大きさに依存する。このリセット時間は、グリッチ・センサー５２で検出された電源の変化、電源投入またはグリッチの後で電源２８が安定するのに十分な長さに、設定されていなければならない。
パワーオン・リセット回路１２がチップ１４’に集積されて含まれているため、充電用コンデンサ４８の値は、望ましくは比較的小さく（たとえば、ほぼ２ピコファラッドの範囲に）維持される。このような小さな値のコンデンサの使用を続けるためには、電流発生器５０から出力される充電電流も比較的小さく維持されなければならない。たとえば、容量の値が２ピコファラッド、コンデンサの充電電圧が１．３ボルト、リセット時間が１０ミリ秒で、コンデンサ電圧の初期値がゼロの（すなわち、グリッチ・センサー５２の動作によってコンデンサ４８が完全に放電されていた）場合、次式、
次に図３を参照すると、図２の集積されたパワーオン・リセット回路１２に含まれるグリッチ・センサー５２のブロック図が示されている。グリッチ・センサー５２は、コレクタ端子６２、ベース端子６４およびエミッタ端子６６を有する（望ましくは、特性的にも構造的にもバイポーラ）トランジスタ６０を含む。トランジスタ６０は、コレクタ端子６２とベース端子６４が相互に接続されたダイオードとして機能するように構成されているとともに電源２８にも接続されている。したがって、トランジスタ６０はいかなるｐ−ｎ接合としても実現されうるので、可能ならばダイオードと置き換えられる。グリッチ・センサー５２は、トランジスタ６０のエミッタ端子６６に接続された第１端子７０と、大地に接続された第２端子７２とを含むコンデンサ６８をさらに含む。またグリッチ・センサー５２は、ソース端子７６、ゲート端子７８およびドレイン端子８０を有する（望ましくは、特性的にも構造的にも電解効果）トランジスタ７４をさらに含む。ソース端子７６は、コンデンサ６８の第１端子７０とトランジスタ６０のエミッタ端子６６とに接続される。ゲート端子７８は電源２８に接続される。グリッチ・センサー５２は、ソース端子８４、ゲート端子８６およびドレイン端子８８を有する（望ましくは、特性的にも構造的にも電解効果）トランジスタ８２をさらに含む。ソース端子８４は大地に接続される。ゲート端子８６は、第２の基準電圧（Ｖ２）に接続される。ドレイン端子８８は、トランジスタ７４のドレイン端子８０に接続される。グリッチ・センサー５２は、ソース端子９２、ゲート端子９４およびドレイン端子９６を有する（望ましくは、特性的にも構造的にも電解効果）トランジスタ９０をさらに含む。ソース端子９２は大地に接続される。ゲート端子９４は、トランジスタ８２のドレイン端子８８とトランジスタ７４のドレイン端子８０とに接続される。ドレイン端子９６は、（図２に示す充電用コンデンサ４８の第１端子５４に接続される）出力６２に接続される。
グリッチ・センサー５２の個別回路部品は、集積回路製造技術を使用して、比較器（演算増幅器）４０、充電用コンデンサ４８および電流発生器５０の集積回路による実現と関連して、ただ１つの回路で実現される。さらにパワーオン・リセット回路１２の前述の部品のすべては、望ましくはチップ１４’の含まれた論理部品２０（図１Ａを見よ）、またはチップ１４”の複数の論理部品２０（図１Ｂを見よ）とともに集積回路製造技術を使用して、ただ１つの同じ回路で実現される。
グリッチ・センサー５２の動作は次の通りである。コンデンサ６８は、ダイオード接続されたトランジスタ６０を介して電源２８から充電される。トランジスタ６０のこのダイオード接続は、続いて起こる電源の変化、電源投入またはグリッチが発生した場合に、充電されたコンデンサ６８が電源２８を介して放電することを防止する。トランジスタ７４は、コンデンサ６８に格納されたグリッチ電圧と電源２８の電圧との電位差（すなわち、ゲート端子７８からソース端子７６までの電位差）に依存して動作するスイッチとして動作する。コンデンサ４８の放電（図２を見よ）は、トランジスタ９０によって制御される。第２の基準電圧（Ｖ２）はトランジスタ８２の動作を制御して、トランジスタ７４が遮断されているときは、トランジスタ９０も遮断されていることを確実にする。このモードでは、コンデンサ４８（図２を見よ）が充電され、比較器４０（図２を見よ）からパワーオン・リセット信号は出力されていない（すなわち、論理レベルはハイ）。電源２８に関して何らかの変化、電力の増加またはグリッチが発生すると、電源電圧の出力が（ある程度まで）低下し、ゲート端子７８からソース端子７６までの電位差が、ある閾値レベル以上に（すなわち、グリッチ電圧に比較して）増加する。これはトランジスタ７４をオンに（スイッチ）して、トランジスタ９０のゲート端子９４からソース端子９２までの電位差の上昇をもたらす。この電位差がある閾値を超えると、トランジスタ９０がオンになって（スイッチして）、コンデンサ４８（図２）は（トランジスタ９０を介して）大地に放電する。これによって、パワーオン・リセット信号が発生する（すなわち、論理レベルはロー）。
グリッチ・センサー５２の動作は、変化、電源投入またはグリッチの検出とまったく同じである。使用する電源２８の型式によっては、変化／電力の増加およびグリッチの間の違いは、電源と大地との間の抵抗の違いである。グリッチのケースでは、この抵抗はゼロに近い。変化／電源投入では、この抵抗はもっと大きい。電源電圧は、電源が切断された場合には（電源と大地との間の容量と抵抗とに依存して）もっとゆっくり低下しうる。電源２８における変化、電源投入またはグリッチとは無関係に、コンデンサ６８の電圧降下よりも速く電源電圧が低下する場合には、コンデンサ４８が放電してパワーオン・リセット信号が発生する。
上記考察の通り、コンデンサ４８が放電すると、正の入力４４に加えられる電圧が第１の基準電圧（Ｖ１）以下に低下して、比較器４０は、その出力４２にパワーオン・リセット信号を発生する（すなわち、論理レベルはロー）。この信号は、集積されたチップ１４’のリセット可能な論理部品２０に加えられる。マルチ・チップ電子システム１０（図１Ａを見よ）では、この発生したパワーオン・リセット信号は、チップ１４’の出力ポート２２からさらに出力され、チップ１４のリセット可能な論理部品２０に加えられる。また、図１Ｂに示すように、チップ１４は、ただ１つの集積回路チップ１４”で実現されているシステム１０’の下位回路（sub-circuit）と見ることができる。
次に図４を参照すると、パワーオン・リセット信号１００とクロック信号１０２との同期を示すタイム・チャートが示されている。パワーオン・リセット信号１００は（上で説明したように）パワーオン・リセット回路によって出力され、クロック信号１０２は（上で説明したように）クロック発生器によって出力される。同期回路は（上で説明したように）パワーオン・リセット信号をシフトするように動作して、シフトされたパワーオン・リセット信号１０４を発生する。この場合、シフトされたパワーオン・リセット信号の正のエッジ１０６は、クロック信号１０２の負のエッジ１０８と時間的に一致して整列する。
全体として１１０で示されるように最初に電力が加えられると、クロック信号１０２の発生が始まり、パワーオン・リセット信号１００は、ローからハイに遷移する前に遅延１１２に遭遇する。同期回路は、エッジ１０６とエッジ１０８を同期させるために、シフトされたパワーオン・リセット信号１０４に関する別の遅延１１４を導入する。全体として１１６で示されるように、後でグリッチが検出されると、双方ともにハイからローに遷移する、パワーオン・リセット信号１００およびシフトされたパワーオン・リセット信号１０４が検出される。パワーオン・リセット信号１００がローからハイに遷移する前に別の遅延１１８に遭遇する。同期回路は、エッジ１０６とエッジ１０８を同期させるために、パワーオン・リセット信号１０４に関する別の遅延１２０を導入する。
本発明の方法と装置の実施例を添付の図面に示し、前述の詳細な説明で説明してきたが、本発明は、開示された実施例に限定されるのではなく、以下の請求の範囲により説明かつ定義されるように、本発明の趣旨を逸脱することなく、多数の再構成、修正および代替が可能であることが理解されるであろう。この点について、パワーオン・リセット回路１２は必ずしもチップ１４’内に集積されるように実現される必要がないことも理解されるであろう。
Claims (20)
- ある種の機能を実現するマルチ・チップ電子システムであって、
それぞれが、該ある種の機能を推進するため、ある種の下位機能を実現するリセット可能な論理部品を含む複数の集積回路チップと、
該複数の集積回路チップのある１つに集積されたパワーオン・リセット回路であって、電源の変化、電源投入またはグリッチに応答してパワーオン・リセット信号を発生するパワーオン・リセット回路と、
該複数の集積回路チップのある１つのチップ上にある出力ポートであって、発生した該パワーオン・リセット回路を受信するように接続された出力ポートと、
発生した該パワーオン・リセット信号を、該複数の集積回路チップのある１つのチップ上にある該出力ポートから、該複数の集積回路チップの別のチップ上にある該リセット可能な論理に加えるための接続と、
を備えたシステム。 - 請求項１記載のシステムであって、
該複数の集積回路チップの該リセット可能な論理部品の間を相互接続する手段をさらに含むシステム。 - 請求項１記載のシステムにおいて、
該パワーオン・リセット回路は、
基準電圧を発生する手段と、
リセット電圧を格納する手段と、
電源の変化、電源投入およびグリッチを感知して、感知した結果に応答して該格納されたリセット電圧を放電する手段と、
該基準電圧と該リセット電圧を比較して、該リセット電圧が放電して該基準電圧以下に低下すると、該パワーオン・リセット信号を発生する手段と、
を備えたシステム。 - 請求項３記載のシステムにおいて、
該格納する手段は、
コンデンサと、
該コンデンサを該リセット電圧に充電する電流源と、
を備えたシステム。 - 請求項３記載のシステムにおいて、
該比較する手段は、比較器として構成された演算増幅器を含むとともに、該リセット電圧を受信する第１の入力と該基準電圧を受信する第２の入力とを有するシステム。 - 請求項３記載のシステムにおいて、
該感知して放電する手段は、
グリッチ電圧を格納する手段と、
該格納されたグリッチ電圧と電源電圧との差を測定して、該測定された差と閾値を比較する手段と、
該リセット電圧を格納する手段と大地との間に接続され、該測定された差が該閾値を超える場合、該格納されたリセット電圧を大地に放電するスイッチ手段と、
を備えたシステム。 - 請求項３記載のシステムにおいて、
該感知して放電する手段は、
コンデンサと、
グリッチ電圧で該コンデンサを充電する手段と、
該コンデンサと電源との間に接続され、電源電圧と該グリッチ電圧を比較して、該電源の変化、電源投入またはグリッチを検出する第１のトランジスタと、
該第１のトランジスタ、該リセット電圧を格納する手段および大地の間に接続され、第１のトランジスタが検出した電源の変化、電源投入またはグリッチに応答して、該格納されたリセット電圧を大地に放電する第２のトランジスタと、
を備えたシステム。 - 請求項７記載のシステムにおいて、
該パワーオン・リセット回路は、該第１のトランジスタ、第２のトランジスタ、大地および基準電圧の間に接続された第３のトランジスタをさらに含むシステム。 - 請求項１記載のシステムであって、
該複数の集積回路チップのある１つに集積されたクロック発生器であって、エッジを有するクロック信号を発生するクロック発生器と、
該複数の集積回路チップのある１つのチップ上にあるクロックポートであって、該発生したクロック信号を受信するように接続されたクロックポートと、
該複数の集積回路チップのある１つに集積され、該パワーオン・リセット回路と該クロック発生器とに接続された同期回路であって、該出力ポートから出力されるパワーオン・リセット信号のエッジと、該クロックポートから出力される該クロック信号のエッジを同期させるように機能する同期回路と、
を備えたシステム。 - パワーオン・リセット回路であって、
基準電圧を発生する手段と、
リセット電圧を格納する手段と、
電源の変化、電源投入およびグリッチを感知して、感知した結果に応答して該格納されたリセット電圧を放電する手段と、
該基準電圧と該リセット電圧を比較して、該リセット電圧が放電して該基準電圧以下に低下すると、該パワーオン・リセット信号を発生する手段と、を備え、
該感知して放電する手段は、
グリッチ電圧を格納する手段と、
該格納されたグリッチ電圧と電源電圧との差を測定して、該測定された差と閾値を比較する手段と、
該リセット電圧を格納する手段と大地との間に接続され、該測定された差が該閾値を超える場合、該格納されたリセット電圧を大地に放電するスイッチ手段と、
を備えた回路。 - 請求項１０記載の回路において、
該リセット電圧を格納する手段は、
コンデンサと、
該コンデンサを該リセット電圧に充電する電流源と、
を備えた回路。 - 請求項１０記載の回路において、
該比較する手段は、比較器として構成された演算増幅器を含むとともに、該リセット電圧を受信する第１の入力と該基準電圧を受信する第２の入力とを有する回路。 - 請求項１０記載の回路において、
該グリッチ電圧を格納する手段は、コンデンサと、グリッチ電圧で該コンデンサを充電する手段とを備え、
該差を測定して比較する手段は、該コンデンサと電源との間に接続され、電源電圧と該グリッチ電圧とを比較して、該電源の変化、電源投入またはグリッチを検出する第１のトランジスタを備え、
該スイッチ手段は、該第１のトランジスタ、該リセット電圧を格納する手段および大地の間に接続され、第１のトランジスタが検出した電源の変化、電源投入またはグリッチに応答して、該格納されたリセット電圧を大地に放電する第２のトランジスタを備えたシステム。 - ある種の機能を実現する集積回路チップであって、
該回路チップに集積され、該ある種の機能を推進するためにある種の下位機能を実現する複数のリセット可能な論理部品と、
該回路チップに集積されたパワーオン・リセット回路であって、電源の変化、電源投入またはグリッチに応答してパワーオン・リセット信号を発生するパワーオン・リセット回路と、
該発生したパワーオン・リセット信号を該論理部品に加える手段と、を備え、
該パワーオン・リセット回路は、
基準電圧を発生する手段と、
リセット電圧を格納する手段と、
電源の変化、電源投入およびグリッチを感知して、感知した結果に応答して該格納されたリセット電圧を放電する手段と、
該基準電圧と該リセット電圧を比較して、該リセット電圧が放電して該基準電圧以下に低下すると、該パワーオン・リセット信号を発生する手段と、を備え、
該感知して放電する手段は、
グリッチ電圧を格納する手段と、
該格納されたグリッチ電圧と電源電圧との差を測定して、該測定された差と閾値を比較する手段と、
該リセット電圧を格納する手段と大地との間に接続され、該測定された差が該閾値を超える場合、該格納されたリセット電圧を大地に放電するスイッチ手段と、
を備えたチップ。 - 請求項１４記載のチップにおいて、
該格納する手段は、
コンデンサと、
該コンデンサを該リセット電圧に充電する電流源と、
を備えたチップ。 - 請求項１４記載のチップにおいて、
該比較する手段は、比較器として構成された演算増幅器を含むとともに、該リセット電圧を受信する第１の入力と該基準電圧を受信する第２の入力とを有するチップ。 - 請求項１４記載のチップにおいて、
該グリッチ電圧を格納する手段は、コンデンサと、グリッチ電圧で該コンデンサを充電する手段とを備え、
該差を測定して比較する手段は、該コンデンサと電源との間に接続され、電源電圧と該グリッチ電圧とを比較して、該電源の変化、電源投入またはグリッチを検出する第１のトランジスタを備え、
該スイッチ手段は、該第１のトランジスタ、該リセット電圧を格納する手段および大地の間に接続され、第１のトランジスタが検出した電源の変化、電源投入またはグリッチに応答して、該格納されたリセット電圧を大地に放電する第２のトランジスタを備えたチップ。 - 請求項１７記載のチップにおいて、
該パワーオン・リセット回路は、該第１のトランジスタ、第２のトランジスタ、大地および基準電圧の間に接続された第３のトランジスタをさらに含むチップ。 - 請求項１４記載のチップであって、
該回路チップに集積されたクロック発生器であって、エッジを有するクロック信号を発生するクロック発生器と、
該回路チップに集積され、該パワーオン・リセット回路と該クロック発生器とに接続された同期回路であって、該論理部品に加えるための該パワーオン・リセット信号のエッジと、該クロック信号の該エッジを同期させるように機能する同期回路と、
を備えたチップ。 - パワーオン・リセット信号を発生する方法であって、
リセット信号を格納し、
電源の変化、電源投入またはグリッチを検出し、
該電源の変化、電源投入またはグリッチの検出に応答して該格納されたリセット電圧を放電し、
該格納されたリセット電圧と基準電圧を比較し、
該比較が、該格納されたリセット電圧が該基準電圧以下に低下したことを示すと、該パワーオン・リセット信号を出力し、
該グリッチを検出するステップは、
グリッチ電圧を格納するステップと、
電源電圧と該グリッチ電圧を比較するステップと、
該比較が、該電源電圧が所定の閾値以上だけ該グリッチ電圧と異なることを示すと、スイッチング信号を発生するステップと、
該スイッチング信号に応答して、該格納されたリセット電圧を放電させるステップと、
を含む方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/851,875 US6085342A (en) | 1997-05-06 | 1997-05-06 | Electronic system having a chip integrated power-on reset circuit with glitch sensor |
| US08/851,875 | 1997-05-06 | ||
| PCT/SE1998/000806 WO1998050859A1 (en) | 1997-05-06 | 1998-04-30 | Electronic system having a chip integrated power-on reset circuit with glitch sensor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001526008A JP2001526008A (ja) | 2001-12-11 |
| JP3821304B2 true JP3821304B2 (ja) | 2006-09-13 |
Family
ID=25311946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54797198A Expired - Fee Related JP3821304B2 (ja) | 1997-05-06 | 1998-04-30 | グリッチ・センサー付きパワーオン・リセット回路を集積したチップを有する電子システム |
Country Status (11)
| Country | Link |
|---|---|
| US (1) | US6085342A (ja) |
| EP (1) | EP0980549A1 (ja) |
| JP (1) | JP3821304B2 (ja) |
| KR (1) | KR20010020316A (ja) |
| CN (1) | CN1118023C (ja) |
| AU (1) | AU739864B2 (ja) |
| BR (1) | BR9809213A (ja) |
| EE (1) | EE9900471A (ja) |
| HK (1) | HK1029416A1 (ja) |
| MY (1) | MY120742A (ja) |
| WO (1) | WO1998050859A1 (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1997
- 1997-05-06 US US08/851,875 patent/US6085342A/en not_active Expired - Lifetime
-
1998
- 1998-04-30 AU AU74605/98A patent/AU739864B2/en not_active Ceased
- 1998-04-30 JP JP54797198A patent/JP3821304B2/ja not_active Expired - Fee Related
- 1998-04-30 EP EP98921960A patent/EP0980549A1/en not_active Ceased
- 1998-04-30 CN CN98806710A patent/CN1118023C/zh not_active Expired - Fee Related
- 1998-04-30 BR BR9809213-8A patent/BR9809213A/pt not_active IP Right Cessation
- 1998-04-30 WO PCT/SE1998/000806 patent/WO1998050859A1/en not_active Application Discontinuation
- 1998-04-30 KR KR1019997009923A patent/KR20010020316A/ko not_active Application Discontinuation
- 1998-04-30 EE EEP199900471A patent/EE9900471A/xx unknown
- 1998-05-06 MY MYPI98002022A patent/MY120742A/en unknown
-
2001
- 2001-01-09 HK HK01100224A patent/HK1029416A1/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EE9900471A (et) | 2000-06-15 |
| CN1118023C (zh) | 2003-08-13 |
| KR20010020316A (ko) | 2001-03-15 |
| CN1261965A (zh) | 2000-08-02 |
| JP2001526008A (ja) | 2001-12-11 |
| EP0980549A1 (en) | 2000-02-23 |
| BR9809213A (pt) | 2000-06-27 |
| MY120742A (en) | 2005-11-30 |
| AU739864B2 (en) | 2001-10-25 |
| AU7460598A (en) | 1998-11-27 |
| WO1998050859A1 (en) | 1998-11-12 |
| HK1029416A1 (en) | 2001-03-30 |
| US6085342A (en) | 2000-07-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040602 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060124 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060111 |
|
| A72 | Notification of change in name of applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A721 Effective date: 20060214 |
|
| RD02 | Notification of acceptance of power of attorney |
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060516 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060615 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |