CN1118023C - 具有集成加电复位电路与瞬变干扰检测器的芯片的电子系统 - Google Patents

具有集成加电复位电路与瞬变干扰检测器的芯片的电子系统 Download PDF

Info

Publication number
CN1118023C
CN1118023C CN98806710A CN98806710A CN1118023C CN 1118023 C CN1118023 C CN 1118023C CN 98806710 A CN98806710 A CN 98806710A CN 98806710 A CN98806710 A CN 98806710A CN 1118023 C CN1118023 C CN 1118023C
Authority
CN
China
Prior art keywords
voltage
power
chip
reset
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN98806710A
Other languages
English (en)
Other versions
CN1261965A (zh
Inventor
B·F·马霍勒夫
K·H·T·耶登福斯
C·比约克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Telefonaktiebolaget LM Ericsson AB
Original Assignee
Telefonaktiebolaget LM Ericsson AB
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Telefonaktiebolaget LM Ericsson AB filed Critical Telefonaktiebolaget LM Ericsson AB
Publication of CN1261965A publication Critical patent/CN1261965A/zh
Application granted granted Critical
Publication of CN1118023C publication Critical patent/CN1118023C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/14—Error detection or correction of the data by redundancy in operation
    • G06F11/1402—Saving, restoring, recovering or retrying
    • G06F11/1415—Saving, restoring, recovering or retrying at system level
    • G06F11/1441—Resetting or repowering

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Quality & Reliability (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Electronic Switches (AREA)

Abstract

具有瞬变干扰检测能力的加电复位电路(12)作为包含其它逻辑电路(20)的同一集成电路芯片(14)的一部分形成。包含在集成电路芯片中的端口(22)使集成加电复位电路生成的加电复位信号能够从此芯片中输出并且加到安装在单芯片或多芯片的电子系统(10)中的其它芯片(14)上。加电复位电路将电容器(48)存储的复位电压与基准电压进行比较(24)并在复位电压低于基准电压时输出加电复位信号。检测由电源提供的超过给定门限的电压变化的瞬变干扰检测器(52)控制电容器的复位电压存储，并响应超过给定门限的电压变化而触发电容器放电，这使复位电压低于基准电压，而且将输出加电复位信号。另外，对于同步操作的系统，输出的加电复位信号与输出时钟(30)信号沿同步(38)。

Description

具有集成加电复位电路与瞬变干扰检测器的芯片的电子系统
本发明涉及加电复位电路，并且特别涉及在单芯片或多芯片电子系统环境中具有瞬变干扰检测能力的加电复位电路的实现。
加电复位电路包含在许多电子设备中，并且特别包含在包括微处理机或其他数字集成(逻辑)电路元件的电子设备中。希望在每次初始加电时将这些类型的元件初始化或复位为特定的已知逻辑状态。一般将该加电复位电路用于检测电子设备的加电，并为响应此加电而禁止电子设备(或，可能其中的某些特定元件)的起动一段时间，这段时间足以使全部的稳定的电源变成可为设备使用。随后开始电子设备(或其包含的元件)至已知状态的复位。
希望加电复位电路不仅在电源第一次加到此电子设备上时被起动，而且在所加电源中的瞬变干扰发生的情况下也要被起动。故所需要的则是具有瞬变干扰检测能力的加电复位电路。
在典型的电子设备中，加电复位电路实施为互连的电路元件和/或设备的单独组合。此电路产生连到电子设备中对类似第一次加电时所经历的电源变化敏感的各个其他元件的输出复位信号。一般将这种结构用于多芯片电子系统中，在这些系统中加电复位电路实施在其自己的芯片封装(或者可能为分立元件)中并且与系统的其他芯片进行组合和互连。这种普通结构实施的一个缺点是：加电复位电路占用了可更有益地用于其他芯片安装的有价值的电路板空间。
将加电复位电路作为包含诸如逻辑或存储电路的其他功能的同一单片半导体集成电路芯片的一部分来形成是公知的。然而，将加电复位电路组合在多芯片电子系统的每个单个芯片中是多余和浪费的。所需要的则是更有效地利用多芯片环境中集成(即，同一芯片)的加电复位电路的机构。这样的实施应还支持其中在单个集成电路芯片中实施多芯片电子系统的那些设计。
为了解决前述的和其它的问题，多芯片电子系统中的一个集成电路芯片包括集成的加电复位电路。通过“集成”，意味着加电复位电路与其他包括的逻辑元件一起形成在单个半导体集成电路上。这个芯片还包括用于输出由集成的加电复位电路为响应电源变化、加电或瞬变干扰而生成的加电复位信号的端口。所输出的信号随后加到此电子系统中的多个其他包括的芯片上，来实现系统宽复位。
在作为单芯片电子系统实施的系统的示例中，将此信号输送给此芯片中的其他逻辑元件。
至于同步操作系统(单芯片或多芯片)，将加到逻辑元件上的输出加电复位信号与也加到这些逻辑元件上的输出时钟信号同步。
该集成加电复位电路包括比较器、存储复位电压的电容器和瞬变干扰检测器。该比较器比较电容器存储的复位电压与基准电压，并在复位电压低于基准电压时输出加电复位信号。瞬变干扰检测器检测电源输出电压中超过给定门限的变化，并且响应此触发该电容器的放电。此放电使复位电压低于基准电压，而比较器随后生成加电复位信号以便输出。
参阅下面结合附图的详细描述可以获得本发明方法和设备的更全面理解，其中：
图1A是具有集成的加电复位电路的多芯片电子系统的方框图；
图1B是具有集成的加电复位电路的单芯片电子系统的方框图；
图2是集成的加电复位电路的方框图；
图3是包括在图2的集成加电复位电路中的瞬变干扰检测器的方框图；和
图4是表示加电复位信号与时钟信号同步的定时图表。
现在参见图1A，其中示出具有集成加电复位(POR)电路12的多芯片电子系统10的方框图。此多芯片电子系统10包括多个装配(安装)在印制电路板16上的芯片14。此多芯片电子系统10可以设计为实现多种功能中的任何一种功能，而每一个单独的芯片14执行促进其中功能所需的分功能。
由系统10提供的特定功能和由所包含的芯片14提供的特定分功能不一定与本发明的集成加电复位电路12的操作和结构有关。本发明可以在执行许多用户选择的分功能之中任何一个分功能的芯片14中实施，也可以与执行许多用户选择的功能之中任何一个功能的任何一个多芯片电子系统10一起实施，其中需要给合适的系统和芯片操作提供加电复位能力。
多芯片电子系统10的芯片14通过许多连接(如虚线所示)18互连以便相互通信。这些连接可以包括使芯片14能够相互通信并能与其他的分立电路元件(未示出)通信所需的印制电路板16上的各个电路轨迹、总线或其他类型的多组轨迹连接以及其他类型的通信链路、电缆、有线连接等等，以实现系统10操作要求的系统功能与分功能的目的。
多芯片电子系统10内的至少一个芯片14’包括集成的加电复位电路12。利用“集成”，这意味着：(本文将进行描述的)包括加电复位电路12的分立电路元件包括在芯片14’内并作为芯片14’本身的一部分，而不是如现有技术结构一样包括在安装到电路板16上的单独芯片或单独分立元件电路中。因此，芯片14′可以看作具有用于执行所设计的芯片分功能的某一逻辑元件20以及加电复位电路12，此加电复位电路12在单个单片半导体集成电路上设计、构造和实施。例如，加电复位电路12与可复位的逻辑元件20可以与单个的单片半导体设备一起设计。在此集成实施中，由芯片14′的可复位逻辑元件20实现的分功能不提供或生成加电复位信号，尽管此分功能可以对所生成的由集成的加电复位电路12输出的信号进行响应。
集成芯片14′还包括一个输出端口22，集成加电复位电路12生成的加电复位信号从此端口输出。此生成的信号还通过内部电路连接24加到集成芯片14′的可复位逻辑元件20上以执行逻辑元件的复位。除了芯片14之间的多个连接18之外，此多芯片电子系统10还包括从集成芯片14′的输出端口22到其它包括的芯片14的加电复位连接26。特别地，加电复位连接26通过输出端口22将芯片14′的集成加电复位电路12连接到其他芯片14的可复位逻辑元件20来实现这些逻辑元件的复位。这样，当多芯片电子系统的电源28变化(可能是电池更换的结果)时，加电发生，或者电源瞬变干扰出现，芯片14′的集成加电复位电路12检测这样的事件，并随后生成和输出加电复位信号以便加到它自己的可复位逻辑元件20上而且通过连接26加到其它芯片14的可复位逻辑元件上。
系统10可以要求同步操作，并因此还包括最好实施在一个芯片14内的至少一个时钟脉冲发生器30。在所示的示例中，时钟脉冲发生器30包括在芯片14′内，此芯片14′也包含集成的加电复位电路12。时钟脉冲发生器30以本领域公知的方式生成和输出时钟信号。时钟信号通过内部连接32加到芯片14′的逻辑元件20。芯片14′仍然还包括连接到时钟脉冲发生器30的时钟端口34，并从此端口中输出时钟信号。除了芯片之间的多个连接18与26之外，多芯片电子系统10还包括从集成芯片14′的输出端口34到其它的所包括芯片14的时钟连接36。特别地，时钟连接36通过输出端口34将芯片14′的时钟脉冲发生器30连接到系统10中的其它芯片14的可复位逻辑元件20，以同步其操作。
系统10(并且特别地芯片14’)仍然还包含同步电路38，此同步电路38用于同步从加电复位电路12输出的加电复位信号的利用和从时钟脉冲发生器30输出的时钟信号。特别地，并且如下面将更加详细描述的，时钟信号包含沿(诸如，负沿)，而且同步电路38用于在时间上移动加电复位信号，以使加电复位信号的正沿与加到其他芯片14的逻辑元件20上的时钟信号的负沿同步。
现在参见图1B，其中示出具有集成加电复位(POR)电路12的电子系统10′的方框图。此电子系统10′包括设计为利用执行促进其功能所要求的分功能的多个逻辑元件20来实现多种功能中任意一种功能的单个集成电路芯片14″，。
多芯片电子系统10的逻辑元件20利用多个集成电路连接(如虚线所示)18互连以便相互通信。电子系统10′的芯片14″包括集成加电复位电路12。利用“集成”，这表示包括加电复位电路12的分立电路元件(本文将进行说明)包括在芯片14″中并作为芯片14″本身的一部分，而不是如现有技术结构中一样包括在单独芯片或单独的分立电路中。因此，可以认为芯片14”具有多个逻辑元件20用来与加电复位电路12一起完成芯片的指定分功能，其中在单个单片半导体集成电路上设计、构造和实施加电复位电路12。例如，加电复位电路12和可复位逻辑元件20可以与单个半导体设备一起进行设计。在这集成实施中，由芯片的可复位逻辑元件14″实现的分功能不提供或生成加电复位信号，尽管分功能可以对所生成的由集成加电复位电路12输出的信号进行响应。
加电复位信号由集成加电复位电路12产生，并输出以便通过内部电路连接24加到集成芯片14″的可复位逻辑元件20上来实现逻辑元件的复位。因此，当多芯片电子系统的电源28发生变化(或许是更换电池的结果)，加电发生，或电源瞬变干扰出现，芯片14″的集成加电复位电路12检测这一事件并随后生成和输出加电复位信号以便通过连接24加到可复位的逻辑元件20上。
系统10′可以要求同步操作，并因此还包括也集成在芯片14″中的至少一个时钟脉冲发生器30。时钟脉冲发生器30以本领域公知的方法生成和输出时钟信号，此时钟信号通过内部连接32加到芯片14″的逻辑元件20上来同步其操作。
芯片14″仍然还包括同步电路38，此同步电路38用于同步从加电复位电路12输出的加电复位信号的利用和从时钟脉冲发生器30输出的时钟信号。特别地，并如下面将更加详细描述的，此时钟信号包括沿(如负沿)，并且同步电路38用于在时间上移动加电复位信号，以使加电复位信号的正沿和加到逻辑元件20上的时钟信号的负沿同步。
现参见图2，其中示出集成加电复位电路12的方框图。集成加电复位电路12包括利用运算放大电路来实现的比较器40。比较器40包括从中输出所生成的加电复位信号的输出端42。输出端42与输出端口22相连，以便将加电复位信号加到其它芯片14的可复位逻辑元件20，并且输出端42也连到内部电路连接24以便将加电复位信号加到集成芯片14′的可复位逻辑元件20。比较器40还包括正输入端44和负输入端46。负输入端46提供有第一基准电压(V1)。比较器40用于将加到正输入端44的电压与第一基准电压(V1)进行比较，并在所加上的电压相对第一基准电压变化时在输出端42上生成加电复位信号(逻辑电平低)。
集成加电复位电路12还包括充电电容器48、电流生成器50和瞬变干扰检测器52。充电电容器48包括与比较器40的正输入端44相连的第一端子54和接地的第二端子56。电流生成器50的输出端58连到电容器48的第一端54和比较器40的正输入端44。瞬变干扰检测器52具有与多芯片电子系统10的电源28相连的输入端60、连到电容器48的第一端54与比较器40的正输入端44的输出端62和接地的输出端64。
集成加电复位电路12的操作如下。电流生成器50利用具有超过第一基准电压(V1)的电平的复位电压给充电电容器48充电。在这种状态下，在比较器40的输出端42上不生成加电复位信号(即，逻辑电平高)。瞬变干扰检测器52随后检测电源28的变化、加电或瞬变干扰。为响应此，瞬变干扰检测器52将充电电容器48中存储的复位电压通过输出端64放电到地。当电容器48已放电到其中由电容器加到正输入端44上的电压小于第一基准电压(V1)的点时，比较器40在其输出端42上生成加电复位信号(即，逻辑电平低)。在放电之后，电流生成器50又将充电电容器48充电到超过第一基准电压(V1)的电压电平，并且比较器40停止生成加电复位信号(即，逻辑电平高)。将电容器48充电到超过第一基准电压的电压电平(即，复位比较器40)所花费的时间取决于电容器的大小和充电电流的强度。此复位时间应设置得足够长，以便在瞬变干扰检测器52检测电源变化、加电或瞬变干扰之后电源28稳定。
由于芯片14′中集成包含加电复位电路12，电容器48的值最好保持为相对小(如，在大约两个皮法(10-12F)的范围内)。为了保持使用这么小值的电容器48，从电流生成器50输出的充电电流也必须保持为相对小。例如，如果电容器电压的初始值为0(即，电容器48由于瞬变干扰检测器52的操作而完全放电)，利用两皮法的电容值，1.3伏的电容器充电电压和十毫秒的复位时间，公式： V ( t ) = 1 c ∫ 0 t i ( x ) dx + V ( 0 ) - - - ( 1 )
给出恒定充电电流： i = V . C t = 1.3 V . 2 P F 10 ms = 0.26 nA - - - ( 2 )
现参见图3，其中示出包含在图2的集成加电复位电路12中的瞬变干扰检测器52的方框图。瞬变干扰检测器52包括具有集电极端子62、基极端子63和发射极端子66的晶体管60(特性和结构优选为双极性晶体管)。晶体管60构造为用作二极管，其集电极端子62与基端端子相连，而且还连到电源28。晶体管60因此能实施为任何p-n结，并因而可以利用二极管(如果此二极管可获得的话)来代替。瞬变干扰检测器52还包括充电电容器68，此充电电容器68包含与晶体管60的发射极端子66相连的第一端70和接地的第二端72。瞬变干扰检测器52还包括具有源端子76、控制极端子78和漏极端子80的晶体管74(特性和结构优选为场效应晶体管)。源端子76与充电电容器68的第一端70和晶体管60的发射极端子相连。控制极端子78连到电源28。瞬变干扰检测器52也包括具有源端子84、控制极端子86和漏极端子88的晶体管82(特性和结构优选为场效应晶体管)。源端子84接地。控制极端子86与第二基准电压(V2)相连。漏极端子88与晶体管74的漏极端子80相连。瞬变干扰检测器52还包括具有源端子92、控制极端子94和漏极端子96的晶体管90(特性和结构优选为场效应晶体管)。源端子92接地。控制极端子94与晶体管82的漏极端子88和晶体管74的漏极端子80相连。漏极端子96连到输出端62(此输出端62连到图2所示的电容器48的第一端54)。
使用集成电路制造技术在单个电路中与比较器(运算放大器)40、充电电容器48和电流生成器50的集成电路实施一起实施瞬变干扰检测器52的各个电路元件。而且，加电复位电路12的所有上述元件最好利用集成电路制造技术与芯片14′(见图1A)所包括的内部逻辑元件20或与芯片14″(见图1B)的多个逻辑元件20一起实施在同一单个电路中。
瞬变干扰检测器52的操作如下。电容器68通过二极管连接的晶体管60从电源28中进行充电。此晶体管60的二极管连接在随后的电源变化、加电或瞬变干扰的情况下阻止充电电容器68通过电源28放电。晶体管74充当开关，根据电容器68中存储的瞬变干扰电压与电源28的电压之间的电压差值(即，控制极端子78与源端子76之间的电压差值)进行工作。电容器48(见图2)的放电由晶体管90来控制。第二基准电压(V2)控制晶体管82的操作，以保证在晶体管74也关断时晶体三极管90关断。在这种模式中，电容器48(见图2)充电，并且没有加电复位信号(即，逻辑电平高)从比较器40(见图2)中输出。当相对电源28发生变化、加电或瞬变干扰时，电源电压输出降低(到一定程度)，并且控制极端子78与源端子76(即，与瞬变干扰电压相比)之间的电压差增大超过门限电平，这将接通(转换)晶体管74，引起晶体管90的控制极端子94与源端子92之间的电压差增大。当此电压差值超过门限时，晶体管90接通(转换)，并且电容器48(见图2)(通过晶体管90)对地放电，这导致加电复位信号的生成(即，逻辑电平低)。
瞬变干扰检测器52的操作对于变化、加电或瞬变干扰检测是一样的。根据所使用的电源28的类型，变化/加电与瞬变干扰之间的差是电源与地之间电阻的差。在瞬变干扰的情况中，此阻抗接近于0。在变化/加电中，此电阻更高。当断开电源时，电源电压可以更缓慢地下降(取决于电源与地之间的电容和电阻)。在电源电压比电容器68的电压下降更快的情况中，不管电源28的变化、加电或瞬变干扰如何，电容器48放电并且生成加电复位信号。
如上所述，利用电容器48的放电，加到正输入端44的电压下降低于第一基准电压(V1)并且比较器40在其输出端42上生成加电复位信号(即，逻辑电平低)。此信号加到集成芯片14′的可复位逻辑元件20上。在多芯片电子系统10(见图1A)中，此生成的加电复位信号还从芯片14′的输出端口22输出并且加到其它芯片14的可复位逻辑元件20上。可选择地，如图1B所示，能认为芯片14是在单个集成电路芯片14″上实施的系统10中的辅助电路。
现参见图4，其中示出加电复位信号100与时钟信号102同步的定时图表。加电复位信号100由加电复位电路输出(如上所述)，而时钟信号102由时钟脉冲发生器输出(如上所述)。同步电路(如上所述)在时间上移动加电复位信号来产生移动的加电复位信号104，其中移动的加电复位信号的正沿106和时钟信号102的负沿108在时间上对准。
当第一次加电时，如一般以110表示的，时钟信号102开始生成，并且在加电复位信号100从低变到高之前经过延时112。同步电路为了使沿106与108同步而相对移动的加电复位信号104引入另一延时114。在后一时间上，如一般以116表示的，检测瞬变干扰，并且加电复位信号100以及移动的加电复位信号104一起由高变到低。在加电复位信号100由低变高之前经历另一个延时118。同步电路为了使沿106与108同步而相对加电复位信号104引入另一延时120。
虽然本发明的方法和设备的实施例已在附图中表示并且在前面具体的描述中进行了说明，但应该理解：本发明并不局限于所公开的实施例，而能够在不脱离下面权利要求所提出和定义的本发明的精神范围内进行许多重新安排、修改和替换。在这方面，还将理解：加电复位电路12不一定以集成方式在芯片14′中进行实施。

Claims (20)

1.实现用户选定功能的一种多芯片电子系统，包括：
多个集成电路芯片，每一个集成电路芯片包括实现促进用户选定功能的一个用户选定分功能的可复位逻辑元件；
加电复位电路，集成在多个集成电路芯片中的一个芯片中，此加电复位电路生成加电复位信号以响应电源变化、加电、或瞬变干扰；
多个集成电路芯片之中的所述一个芯片上的输出端口，连接此输出端口到加电复位电路以接收所生成的加电复位信号；
时钟脉冲发生器，集成在多个集成电路芯片之中的所述一个芯片内，此时钟脉冲发生器生成具有沿的时钟信号；
多个集成电路芯片之中的所述一个芯片上的时钟端口，连接此时钟端口以接收生成的时钟信号；和
同步电路，集成在多个集成电路芯片之中所述一个芯片中并连到加电复位电路和时钟脉冲发生器，此同步电路用于同步从输出端口输出的加电复位信号的沿与从时钟端口输出的时钟信号的沿；和
从多个集成电路芯片之中所述一个芯片上的输出端口至多个集成电路芯片之中其它芯片上可复位逻辑元件的连接，所述连接用于给所述其它芯片上可复位逻辑元件加上所生成的加电复位信号。
2.根据权利要求1的系统，还包括用于多个集成电路芯片的可复位逻辑元件之间互连的装置。
3.根据权利要求1的系统，其中此加电复位电路包括：
用于生成基准电压的装置；
用于存储复位电压的装置；
用于检测电源变化、加电或瞬变干扰并为响应于此而放电所存储的复位电压的装置；和
用于比较基准电压与复位电压并在复位电压被放电而且下降到低于基准电压时生成加电复位信号的装置。
4.根据权利要求3的系统，其中用于存储的装置包括：
电容器；和
电流生成器，用于给电容器充电到复位电压。
5.根据权利要求3的系统，其中用于比较的装置包括构造为比较器并具有接收复位电压的第一输入端和接收基准电压的第二输入端的运算放大器。
6.根据权利要求3的系统，其中用于检测与放电的装置包括：
用于存储瞬变干扰电压的装置；
用于测量存储的瞬变干扰电压与电源电压之间的差值并将所测量的差值与门限进行比较的装置；和
连接在用于存储复位电压的装置与地之间用于在所测量的差值超过门限时将所存储的复位电压放电到地的转换装置。
7.根据权利要求3的系统，其中用于检测与放电的装置包括：
电容器；
用于利用瞬变干扰电压给电容器充电的装置；
连接在电容器与电源之间并用于比较电源电压与瞬变干扰电压来检测电源变化、加电或瞬变干扰的第一晶体管；和
连接在第一晶体管、用于存储复位电压的装置与地之间并用于将所存储的复位电压放电到地来响应第一晶体管检测的电源变化、加电或瞬变干扰的第二晶体管。
8.根据权利要求7的系统，其中此加电复位电路还包括连接在第一晶体管、第二晶体管、地与电压基准之间的第三晶体管。
9.一种复位电路，包括：
用于生成基准电压的装置；
用于存储复位电压的装置；
用于存储瞬变干扰电压的装置；
用于测量所存储的瞬变干扰电压与电源电压之间的差值并将所测量的差值与门限进行比较的装置；
连接在用于存储复位电压的装置与地之间用于在所测量的差值超过门限时将所存储的复位电压放电到地的转换装置；和
用于比较基准电压与复位电压并在复位电压被放电而且低于基准电压时生成加电复位信号的装置。
10.根据权利要求9的电路，其中用于存储复位电压的装置包括：
电容器；和
电流生成器，用于将电容器充电到复位电压。
11.根据权利要求9的电路，其中用于比较的装置包括构造为比较器并具有接收复位电压的第一输入端和接收基准电压的第二输入端的运算放大器。
12.根据权利要求9的电路，其中用于存储瞬变电压的装置包括电容器；并且
测量差值的装置包括第一晶体管，该第一晶体管连接在电容器与电源之间，并且用于比较电源电压与瞬变干扰电压来检测电源变化、加电或瞬变干扰；和
转换装置包括第二晶体管，该第二晶体管连接在第一晶体管、用于存储复位电压的装置与地之间，并用于将所存储的复位电压放电到地来响应第一晶体管检测的电源瞬变干扰。
13.实现用户选定功能的一种集成电路芯片，包括：
多个可复位逻辑元件，集成在此电路芯片中并实现促进用户选定功能的一个用户选定分功能；
加电复位电路，集成在此电路芯片中，此加电复位电路生成加电复位信号以响应电源变化、加电或瞬变干扰；
时钟脉冲发生器，集成在此电路芯片中，此时钟脉冲发生器生成具有沿的时钟信号；和
同步电路，集成在此电路芯片中，并连到加电复位电路和时钟脉冲发生器，此同步电路用于同步加到可复位逻辑元件上的加电复位信号的沿与时钟信号的沿；和
用于将生成的加电复位信号加到每个可复位逻辑元件上的装置。
14.根据权利要求13的集成电路芯片，其中此加电复位电路包括：
用于生成基准电压的装置；
用于存储复位电压的装置；
用于检测电源变化、加电或瞬变干扰并为响应于此而放电所存储的复位电压的装置；和
用于比较基准电压与复位电压并在复位电压被放电而且低于基准电压时生成加电复位信号的装置。
15.根据权利要求14的集成电路芯片，其中用于存储的装置包括：
电容器；和
电流生成器，用于给电容器充电到复位电压。
16.根据权利要求14的集成电路芯片，其中用于比较的装置包括构造为比较器并具有接收复位电压的第一输入端和接收基准电压的第二输入端的运算放大器。
17.根据权利要求14的集成电路芯片，其中用于检测与放电的装置包括：
用于存储瞬变干扰电压的装置；
用于测量所存储的瞬变干扰电压与电源电压之间的差值并将所测量的差值与门限进行比较的装置；和
连接在用于存储复位电压的装置与地之间用于在所测量的差值超过门限时将所存储的复位电压放电到地的转换装置。
18.根据权利要求14的集成电路芯片，其中用于检测与放电的装置包括：
电容器；
利用瞬变干扰电压给电容器充电的装置；
第一晶体管，连接在电容器与电源之间，并用于比较电源电压与瞬变干扰电压来检测电源变化、加电或瞬变干扰；和
第二晶体管，连接在第一晶体管、所述用于存储复位电压的装置与地之间，并且可操作用于将所存储的复位电压放电到地以响应第一晶体管检测的电源变化、加电或瞬变干扰。
19.根据权利要求18的集成电路芯片，其中此加电复位电路还包括第三晶体管，连接在第一晶体管、第二晶体管、地与电压基准之间。
20.用于生成加电复位信号的一种方法，包括：
存储复位电压；
存储瞬变干扰电压；
将电源电压与此瞬变干扰电压进行比较；
如果此比较表示此电源电压与此瞬变干扰电压相差大于预定的门限，生成转换信号；
放电所存储的复位电压以响应电源变化或加电的检测或开关信号的产生；
比较所存储的复位电压与基准电压；和
如果此比较表示所存储的复位电压已下降低于基准电压，输出此复位信号。
CN98806710A 1997-05-06 1998-04-30 具有集成加电复位电路与瞬变干扰检测器的芯片的电子系统 Expired - Fee Related CN1118023C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/851,875 US6085342A (en) 1997-05-06 1997-05-06 Electronic system having a chip integrated power-on reset circuit with glitch sensor
US08/851,875 1997-05-06

Publications (2)

Publication Number Publication Date
CN1261965A CN1261965A (zh) 2000-08-02
CN1118023C true CN1118023C (zh) 2003-08-13

Family

ID=25311946

Family Applications (1)

Application Number Title Priority Date Filing Date
CN98806710A Expired - Fee Related CN1118023C (zh) 1997-05-06 1998-04-30 具有集成加电复位电路与瞬变干扰检测器的芯片的电子系统

Country Status (11)

Country Link
US (1) US6085342A (zh)
EP (1) EP0980549A1 (zh)
JP (1) JP3821304B2 (zh)
KR (1) KR20010020316A (zh)
CN (1) CN1118023C (zh)
AU (1) AU739864B2 (zh)
BR (1) BR9809213A (zh)
EE (1) EE9900471A (zh)
HK (1) HK1029416A1 (zh)
MY (1) MY120742A (zh)
WO (1) WO1998050859A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101471054B (zh) * 2007-12-27 2012-07-04 东部高科股份有限公司 Lcd驱动器ic及其运行方法

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6181628B1 (en) * 1998-06-29 2001-01-30 Cypress Semiconductor Corp. Power-on-reset circuit with analog delay and high noise immunity
EP1045251A3 (en) * 1999-04-14 2001-09-12 Matsushita Electric Industrial Co., Ltd. Voltage detecting circuit
DE10024980B4 (de) * 2000-05-19 2006-03-23 Atmel Germany Gmbh Verfahren zum Schalten von Transistoren bei kleinen Spannungen
EP1205848A1 (en) * 2000-11-13 2002-05-15 Telefonaktiebolaget Lm Ericsson Embedded microcontroller bound-out chip as preprocessor for a logic analyser
KR100784379B1 (ko) * 2001-04-06 2007-12-11 삼성전자주식회사 디-캡슐레이션 방지 기능을 갖는 반도체 집적 회로
DE10120147B4 (de) * 2001-04-25 2010-08-05 Nxp B.V. Schaltung zur Detektion von kurzen Spannungseinbrüchen in einer Versorgungsspannung
JP3904859B2 (ja) * 2001-07-30 2007-04-11 シャープ株式会社 パワーオンリセット回路およびこれを備えたｉｃカード
TW529243B (en) * 2001-10-22 2003-04-21 Winbond Electronics Corp Power initiation apparatus of peripheral device
US7088074B2 (en) * 2002-01-02 2006-08-08 International Business Machines Corporation System level device for battery and integrated circuit integration
KR100440451B1 (ko) * 2002-05-31 2004-07-14 삼성전자주식회사 전압 글리치 검출 회로, 그것을 구비하는 집적회로장치,그리고 전압 글리치 어택으로부터 집적회로장치를보호하는 장치 및 방법
US7142478B2 (en) * 2004-03-19 2006-11-28 Infineon Technologies Ag Clock stop detector
CN1297866C (zh) * 2004-08-18 2007-01-31 大唐微电子技术有限公司 集成电路复位方法及复位系统
US7102397B2 (en) * 2004-09-07 2006-09-05 Broadcom Corporation Method and system for ensuring the assertion order of signals in a chip independent of physical layout
US7039540B1 (en) * 2004-10-15 2006-05-02 International Business Machines Corporation Apparatus, system, and method for testing an analog to digital converter
JP4686222B2 (ja) 2005-03-17 2011-05-25 株式会社東芝 半導体装置
KR100618051B1 (ko) * 2005-09-08 2006-08-30 삼성전자주식회사 전압 글리치를 검출하기 위한 장치와 검출방법
FR2895115A1 (fr) 2005-12-20 2007-06-22 St Microelectronics Sa Detecteur de pics parasites dans l'alimentation d'un circuit integre
US8258844B2 (en) * 2006-08-03 2012-09-04 Seagate Technology Llc System-wide reset of multiple electronic devices
KR100866214B1 (ko) * 2006-10-16 2008-10-30 삼성전자주식회사 단말기에서 초기화 신호를 생성하는 장치 및 방법
WO2008157820A1 (en) 2007-06-21 2008-12-24 Abbott Diabetes Care, Inc. Health management devices and methods
JP2010531169A (ja) 2007-06-21 2010-09-24 アボット ダイアベティス ケア インコーポレイテッド 健康監視装置
US9402544B2 (en) 2009-02-03 2016-08-02 Abbott Diabetes Care Inc. Analyte sensor and apparatus for insertion of the sensor
WO2010138856A1 (en) 2009-05-29 2010-12-02 Abbott Diabetes Care Inc. Medical device antenna systems having external antenna configurations
EP3001194B1 (en) 2009-08-31 2019-04-17 Abbott Diabetes Care, Inc. Medical devices and methods
CN101859291B (zh) * 2010-06-13 2011-09-14 王新辉 多单片机协同工作方法及多单片机协同工作系统
CN103619255B (zh) 2011-02-28 2016-11-02 雅培糖尿病护理公司 与分析物监测装置关联的装置、系统和方法以及结合了它们的装置
US9069536B2 (en) * 2011-10-31 2015-06-30 Abbott Diabetes Care Inc. Electronic devices having integrated reset systems and methods thereof
TW201436436A (zh) * 2013-03-05 2014-09-16 Hon Hai Prec Ind Co Ltd 保護電路及電子裝置
JP6102377B2 (ja) * 2013-03-15 2017-03-29 オムロン株式会社 センサ
US9523722B2 (en) * 2014-06-02 2016-12-20 Winbond Electronics Corporation Method and apparatus for supply voltage glitch detection in a monolithic integrated circuit device
EP2982997B1 (en) * 2014-08-04 2024-05-08 Winbond Electronics Corp. Method and apparatus for supply voltage glitch detection in a monolithic integrated circuit device
JP6903398B2 (ja) * 2016-01-27 2021-07-14 三菱電機株式会社 駆動装置および液晶表示装置
CN112673263B (zh) * 2019-08-15 2023-05-12 深圳市汇顶科技股份有限公司 毛刺信号检测电路、安全芯片和电子设备
US11049576B1 (en) * 2019-12-20 2021-06-29 Micron Technology, Inc. Power-on-reset for memory
US11855641B2 (en) 2020-07-07 2023-12-26 Infineon Technologies LLC Integrated resistor network and method for fabricating the same
KR20230063827A (ko) 2021-11-02 2023-05-09 삼성전자주식회사 스타트-업 실패를 방지하기 위한 리셋 신호 동기화 회로와 글리치 없는 클럭 버퍼 회로 및 아이큐 분주기 회로

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4586179A (en) * 1983-12-09 1986-04-29 Zenith Electronics Corporation Microprocessor reset with power level detection and watchdog timer
WO1988005569A1 (en) * 1987-01-22 1988-07-28 Robert Bosch Gmbh Multicomputing system and process for driving same

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4489394A (en) * 1982-04-21 1984-12-18 Zenith Electronics Corporation Microprocessor power on reset system
JPS6019220A (ja) * 1983-07-13 1985-01-31 Fujitsu Ltd マイクロコンピユ−タ
JPH07118640B2 (ja) * 1986-05-19 1995-12-18 日本電気株式会社 パワ−オン・リセツト回路
JP2564584B2 (ja) * 1987-12-25 1996-12-18 富士通株式会社 半導体集積回路
JP2710349B2 (ja) * 1988-08-05 1998-02-10 茨城日本電気株式会社 パワーオンリセット回路
US5182810A (en) * 1989-05-31 1993-01-26 Dallas Semiconductor Corp. Isolation gates to permit selective power-downs within a closely-coupled multi-chip system
JP2533192B2 (ja) * 1989-06-12 1996-09-11 富士通株式会社 マルチプロセッサシステムにおけるパワ―オンリセット回路
US5070450A (en) * 1990-05-25 1991-12-03 Dell Usa Corporation Power on coordination system and method for multiple processors
JPH04163940A (ja) * 1990-10-26 1992-06-09 Seiko Epson Corp マスタースライス方式集積回路装置用パワーオンリセット回路
US5181203A (en) * 1990-12-21 1993-01-19 Vlsi Technology, Inc. Testable power-on-reset circuit
JPH07101376B2 (ja) * 1991-06-10 1995-11-01 松下電器産業株式会社 システム再起動装置
JP2842734B2 (ja) * 1992-07-09 1999-01-06 沖電気工業株式会社 パワーオンリセット回路
US5376835A (en) * 1992-10-22 1994-12-27 Advanced Micro Devices, Inc. Power-on reset circuit
US5442774A (en) * 1993-09-16 1995-08-15 Hewlett-Packard Company Microprocessor controller with automatic clock-rate switching
JPH0863264A (ja) * 1994-08-25 1996-03-08 Fujitsu Ltd パワーオンリセット回路
US5818271A (en) * 1996-04-16 1998-10-06 Exar Corporation Power-up/interrupt delay timer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4586179A (en) * 1983-12-09 1986-04-29 Zenith Electronics Corporation Microprocessor reset with power level detection and watchdog timer
WO1988005569A1 (en) * 1987-01-22 1988-07-28 Robert Bosch Gmbh Multicomputing system and process for driving same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101471054B (zh) * 2007-12-27 2012-07-04 东部高科股份有限公司 Lcd驱动器ic及其运行方法

Also Published As

Publication number Publication date
JP3821304B2 (ja) 2006-09-13
CN1261965A (zh) 2000-08-02
AU7460598A (en) 1998-11-27
HK1029416A1 (en) 2001-03-30
JP2001526008A (ja) 2001-12-11
BR9809213A (pt) 2000-06-27
AU739864B2 (en) 2001-10-25
EP0980549A1 (en) 2000-02-23
KR20010020316A (ko) 2001-03-15
US6085342A (en) 2000-07-04
EE9900471A (et) 2000-06-15
MY120742A (en) 2005-11-30
WO1998050859A1 (en) 1998-11-12

Similar Documents

Publication Publication Date Title
CN1118023C (zh) 具有集成加电复位电路与瞬变干扰检测器的芯片的电子系统
US6329869B1 (en) Semiconductor device with less influence of noise
CN101373199B (zh) 形成esd检测器的方法及其结构
JP2528393B2 (ja) 商業電力の瞬間的停電時に給電を維持するための装置
KR950002726B1 (ko) 기판전압 발생기의 전하 펌프 회로
US4473759A (en) Power sensing circuit and method
CN201078838Y (zh) 用于电源供应器的切换控制装置
TW354402B (en) Charge pump circuit for a semiconductor memory device
JPH09288897A (ja) 電圧供給回路
CN111060200A (zh) 环境光传感器
CN1538453B (zh) 升压电源电路
CN103684374A (zh) 零或超低dc电流消耗的电源开启和欠压检测器
CN104007382A (zh) 高剂量辐射检测器
KR920005173A (ko) 칩 동작상에 자동 테스트 모드의 이탈을 가진 반도체 메모리
US5278798A (en) Semiconductor memory device
CN1334637A (zh) Dc/dc变换器电路
CN1090407C (zh) 模式设定电路
JP3578248B2 (ja) 半導体昇圧回路
TW200625308A (en) Voltage generation circuit and semiconductor memory device including the same
Rajendran et al. Automated environment aware nW FOCV—MPPT controller for self-powered IoT applications
CN114285128A (zh) 户外设备供电控制电路、户外设备供电系统及户外设备
CN113964926A (zh) 一种多电源管理方法及终端
KR100345956B1 (ko) 강제동작기능 부착의 제어장치 및 반도체 집적회로장치
CN112017579B (zh) 显示装置及其驱动系统
KR960002343A (ko) 반도체 집적장치의 가변승압회로

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20030813