JP2533192B2 - マルチプロセッサシステムにおけるパワ―オンリセット回路 - Google Patents
マルチプロセッサシステムにおけるパワ―オンリセット回路Info
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- JP2533192B2 JP2533192B2 JP1148682A JP14868289A JP2533192B2 JP 2533192 B2 JP2533192 B2 JP 2533192B2 JP 1148682 A JP1148682 A JP 1148682A JP 14868289 A JP14868289 A JP 14868289A JP 2533192 B2 JP2533192 B2 JP 2533192B2
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- reset
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- circuit
- power supply
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- G06F1/24—Resetting means
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Sources (AREA)
Description
【発明の詳細な説明】 〔概要〕 複数のプリント板に夫々プロセッサを設けたマルチプ
ロセッサ構成のシステムで、電源立上げ時に各プロセッ
サをパワーオンリセットする回路に関し、 各プリント板のプロセッサに同時にリセットがかけら
れ、しかも各プリント板間接続が不良の時にプロセッサ
の暴走を防止することを目的とし、各プリント板間を２
ライン構成のコネクタによって接続し、 前段のプリント板の電源電圧監視回路の検出信号をコ
ネクタの一方のラインを介して次のプリント板に供給し
て次のプリント板の電源電圧監視回路の検出信号との論
理積演算を行い、最終段のプリント板の論理積演算出力
をリセット信号としてコネクタの他方のラインを介して
全てのプリント板夫々のプロセッサに供給し、各プロセ
ッサをリセットするよう構成とする。
ロセッサ構成のシステムで、電源立上げ時に各プロセッ
サをパワーオンリセットする回路に関し、 各プリント板のプロセッサに同時にリセットがかけら
れ、しかも各プリント板間接続が不良の時にプロセッサ
の暴走を防止することを目的とし、各プリント板間を２
ライン構成のコネクタによって接続し、 前段のプリント板の電源電圧監視回路の検出信号をコ
ネクタの一方のラインを介して次のプリント板に供給し
て次のプリント板の電源電圧監視回路の検出信号との論
理積演算を行い、最終段のプリント板の論理積演算出力
をリセット信号としてコネクタの他方のラインを介して
全てのプリント板夫々のプロセッサに供給し、各プロセ
ッサをリセットするよう構成とする。
本発明は、複数のプリント板に夫々プロセッサを設け
たマルチプロセッサ構成のシステムで、電源立上げ時に
各プロセッサをパワーオンリセットする回路に関する。
たマルチプロセッサ構成のシステムで、電源立上げ時に
各プロセッサをパワーオンリセットする回路に関する。
一般に、プロセッサを駆動する場合、電源が投入され
たとき正しくプログラムが実行されるようにプログルム
を初期化（パワーオンリセット）する。特に、複数のプ
リント板に夫々プロセッサを設けたいわゆるプリント板
分離マルチプロセッサ構成のシステムでは、各プロセッ
サを同時にリセットする必要がある。
たとき正しくプログラムが実行されるようにプログルム
を初期化（パワーオンリセット）する。特に、複数のプ
リント板に夫々プロセッサを設けたいわゆるプリント板
分離マルチプロセッサ構成のシステムでは、各プロセッ
サを同時にリセットする必要がある。
第３図は一般のマルチプロセッサシステムの構成図を
示す。同図において、プリント板１にはプロセッサ21,2
2が設けられており、又、各プロセッサ21,22にパワーオ
ンリセット信号を供給するための電源電圧監視回路３が
設けられている。ここで、電源（＋5V）が投入されると
電源電圧監視回路３にて電源立上げ時の電圧変化が検出
され、リセット信号が出力されてプロセッサ21,22をリ
セットする。
示す。同図において、プリント板１にはプロセッサ21,2
2が設けられており、又、各プロセッサ21,22にパワーオ
ンリセット信号を供給するための電源電圧監視回路３が
設けられている。ここで、電源（＋5V）が投入されると
電源電圧監視回路３にて電源立上げ時の電圧変化が検出
され、リセット信号が出力されてプロセッサ21,22をリ
セットする。
第４図は第３図に示す回路方式を用い、複数のプリン
ト板に夫々プロセッサを設けた従来のプリント板分離マ
ルチプロセッサシステムの一例の構成図を示す。同図
中、41,42はプリント板で、これらはコネクタ５にて接
続されている。プリント板41にはプロセッサ61及び電源
電圧監視回路７が設けられており、プリント板42にはプ
ロセッサ62が設けられている。ここで、電源が投入され
ると電源電圧監視回路７でこれが検出され、リセット信
号によりプロセッサ61がリセットされると共にコネクタ
５を介してプロセッサ62がリセットされる。
ト板に夫々プロセッサを設けた従来のプリント板分離マ
ルチプロセッサシステムの一例の構成図を示す。同図
中、41,42はプリント板で、これらはコネクタ５にて接
続されている。プリント板41にはプロセッサ61及び電源
電圧監視回路７が設けられており、プリント板42にはプ
ロセッサ62が設けられている。ここで、電源が投入され
ると電源電圧監視回路７でこれが検出され、リセット信
号によりプロセッサ61がリセットされると共にコネクタ
５を介してプロセッサ62がリセットされる。
第５図は従来のプリント板分離マルチプロセッサシス
テムの他の例の構成図を示す。同図中、81,82はプリン
ト板で、これらコネクタ接続されていない。プリント板
81にはプロセッサ91及び電源電圧監視回路101が設けら
れており、プリント板82にはプロセッサ92及び電源電圧
監視回路102が設けられている。ここで、プリント板81,
82の夫々の電源が投入されると夫々の電源電圧監視回路
101,102でこれが検出され、リセット信号によりプロセ
ッサ91,92がリセットされる。
テムの他の例の構成図を示す。同図中、81,82はプリン
ト板で、これらコネクタ接続されていない。プリント板
81にはプロセッサ91及び電源電圧監視回路101が設けら
れており、プリント板82にはプロセッサ92及び電源電圧
監視回路102が設けられている。ここで、プリント板81,
82の夫々の電源が投入されると夫々の電源電圧監視回路
101,102でこれが検出され、リセット信号によりプロセ
ッサ91,92がリセットされる。
第４図に示す従来のプリント板分離マルチプロセッサ
システムは、コネクタ５が接続不良の場合、電源投入す
るとプロセッサ61のみがリセットされてプロセッサ62は
リセットされず、システムが暴走する問題点があった。
又、第５図に示す従来のプリント板分離マルチプロセッ
サシステムは、プロセッサ91,92は夫々独立にリセット
される構成をとるので、プリント板81,82個々のばらつ
きによって電源投入タイミングにずれがあるとプロセッ
サ91,92のリセットを同時に行なうことができず、この
ため、特にこのようにマルチプロセッサ構成をとるシス
テムではプロセッサ処理を安定に行ない得ない問題点が
あった。
システムは、コネクタ５が接続不良の場合、電源投入す
るとプロセッサ61のみがリセットされてプロセッサ62は
リセットされず、システムが暴走する問題点があった。
又、第５図に示す従来のプリント板分離マルチプロセッ
サシステムは、プロセッサ91,92は夫々独立にリセット
される構成をとるので、プリント板81,82個々のばらつ
きによって電源投入タイミングにずれがあるとプロセッ
サ91,92のリセットを同時に行なうことができず、この
ため、特にこのようにマルチプロセッサ構成をとるシス
テムではプロセッサ処理を安定に行ない得ない問題点が
あった。
本発明は、プリント板分離マルチプロセッサシステム
で、各プリント板のプロセッサに同時にリセットがかけ
られ、しかも各プリント板間接続が不良の時にプロセッ
サの暴走を防止できるパワーオンリセット回路を提供す
ることを目的とする。
で、各プリント板のプロセッサに同時にリセットがかけ
られ、しかも各プリント板間接続が不良の時にプロセッ
サの暴走を防止できるパワーオンリセット回路を提供す
ることを目的とする。
本発明は、複数のプリント板に夫々設けられたプロセ
ッサを、夫々のプリント板に設けられた電源電圧監視回
路にてシステム電源投入時の電圧変化を検出することに
よって、リセットするマルチプロセッサシステムにおけ
るパワーオンリセット回路において、 上記各プリント板間を２ライン構成のコネクタによっ
て接続し、 前段のプリント板の電源電圧監視回路の検出信号を該
コネクタの一方のラインを介して次のプリント板に供給
して次のプリント板の電源電圧監視回路の検出信号との
論理積演算を行い、最終段のプリント板の論理積演算出
力をリセット信号として該コネクタの他方のラインを介
して全てのプリント板夫々のプロセッサに供給し、各プ
ロセッサをリセットするよう構成してなる。
ッサを、夫々のプリント板に設けられた電源電圧監視回
路にてシステム電源投入時の電圧変化を検出することに
よって、リセットするマルチプロセッサシステムにおけ
るパワーオンリセット回路において、 上記各プリント板間を２ライン構成のコネクタによっ
て接続し、 前段のプリント板の電源電圧監視回路の検出信号を該
コネクタの一方のラインを介して次のプリント板に供給
して次のプリント板の電源電圧監視回路の検出信号との
論理積演算を行い、最終段のプリント板の論理積演算出
力をリセット信号として該コネクタの他方のラインを介
して全てのプリント板夫々のプロセッサに供給し、各プ
ロセッサをリセットするよう構成してなる。
本発明においては、各プリント板のプロセッサは最終
段のプリント板の論理積演算出力であるリセット信号を
コネクタを介して供給されて同時にリセットされる構成
とされている。従って、各プロセッサをリセットするに
際してタイミングずれを生じることはなく、各プロセッ
サを同時に確実にリセットでき、又、コネクタが接続不
良になると全プロセッサはリセットされず、システムが
暴走してしまうことはない。
段のプリント板の論理積演算出力であるリセット信号を
コネクタを介して供給されて同時にリセットされる構成
とされている。従って、各プロセッサをリセットするに
際してタイミングずれを生じることはなく、各プロセッ
サを同時に確実にリセットでき、又、コネクタが接続不
良になると全プロセッサはリセットされず、システムが
暴走してしまうことはない。
第１図は本発明の一実施例の回路図を示す。同図中、
201はスレーブ側プリント板、202はマスタ側プリント板
で、これらは２ライン構成のコネクタ21にて接続されて
いる。スレーブ側プリント板201にはＬレベルのリセッ
ト信号でリセットされるローアクティブのマイクロプロ
セッサ221,電源電圧監視回路231,波形整形のためのゲー
ト回路241が設けられている。一方、マスタ側プリント
板202にはＬレベルのリセット信号でリセットされるロ
ーアクティブのマイクロプロセッサ222,電源電圧監視回
路232,波形整形のためのゲート回路242,例えばモノマル
チで構成された遅延回路25が設けられている。プリント
板201の電源電圧監視回路231はゲート回路241,コネクタ
21の一方のライン21aを介してプリント板202のゲート回
路242,電源電圧監視回路232に接続され、又、プリント
板202の電源電圧監視回路232は遅延回路25を介してプロ
セッサ222に接続されていると共に、コネクタ21の他方
のライン21bを介してプリント板201のプロセッサ221に
接続されている。
201はスレーブ側プリント板、202はマスタ側プリント板
で、これらは２ライン構成のコネクタ21にて接続されて
いる。スレーブ側プリント板201にはＬレベルのリセッ
ト信号でリセットされるローアクティブのマイクロプロ
セッサ221,電源電圧監視回路231,波形整形のためのゲー
ト回路241が設けられている。一方、マスタ側プリント
板202にはＬレベルのリセット信号でリセットされるロ
ーアクティブのマイクロプロセッサ222,電源電圧監視回
路232,波形整形のためのゲート回路242,例えばモノマル
チで構成された遅延回路25が設けられている。プリント
板201の電源電圧監視回路231はゲート回路241,コネクタ
21の一方のライン21aを介してプリント板202のゲート回
路242,電源電圧監視回路232に接続され、又、プリント
板202の電源電圧監視回路232は遅延回路25を介してプロ
セッサ222に接続されていると共に、コネクタ21の他方
のライン21bを介してプリント板201のプロセッサ221に
接続されている。
次に、本発明回路の動作について説明する。
第１図において、コネクタ21が正常に接続されている
場合、スレーブ側プリント板201で電源（＋5V）が投入
されると電源電圧監視回路231にて電源立上げ時の電圧
変化が検出され、検出信号が端子▲▼より出力さ
れ、ゲート回路241で波形整形された後コネクタ21のラ
イン21aを介してマスタ側プリント板202に供給される。
プリント板202に供給された検出信号はゲート回路242で
波形整形された後電源電圧監視回路232に供給される。
電源電圧監視回路232はプリント板202の電源（＋5V）が
投入されると動作を開始し、その後上記検出信号が供給
されると検出信号の電圧変化を検出して端子▲▼
よりリセット信号を出力する。つまり、電源電圧監視回
路232はプリント板202の検出信号と前段のプリント板20
1の検出信号との論理積演算を行ってリセット信号を生
成している。
場合、スレーブ側プリント板201で電源（＋5V）が投入
されると電源電圧監視回路231にて電源立上げ時の電圧
変化が検出され、検出信号が端子▲▼より出力さ
れ、ゲート回路241で波形整形された後コネクタ21のラ
イン21aを介してマスタ側プリント板202に供給される。
プリント板202に供給された検出信号はゲート回路242で
波形整形された後電源電圧監視回路232に供給される。
電源電圧監視回路232はプリント板202の電源（＋5V）が
投入されると動作を開始し、その後上記検出信号が供給
されると検出信号の電圧変化を検出して端子▲▼
よりリセット信号を出力する。つまり、電源電圧監視回
路232はプリント板202の検出信号と前段のプリント板20
1の検出信号との論理積演算を行ってリセット信号を生
成している。
電源電圧監視回路232より出力された検出信号はモノ
マルチで構成された遅延回路25にて所定パルス幅のリセ
ット信号とされ、プロセッサ222に供給されてこれをリ
セットする。これと共に電源電圧監視回路232の出力す
るリセット信号はコネクタ21のライン21bを介してプリ
ント板201のプロセッサ221に供給されてこれをリセット
する。ここで、遅延回路25にて所定パルス幅のリセット
信号を得るのは、プリント板201がプリント板202から比
較的長い距離離れていてもプロセッサ221をプロセッサ2
22と同期して確実にリセットさせるためであり、リセッ
ト期間補償用である。なお、プリント板201,202が近接
して設けられている場合、遅延回路25は原理的には不要
である。
マルチで構成された遅延回路25にて所定パルス幅のリセ
ット信号とされ、プロセッサ222に供給されてこれをリ
セットする。これと共に電源電圧監視回路232の出力す
るリセット信号はコネクタ21のライン21bを介してプリ
ント板201のプロセッサ221に供給されてこれをリセット
する。ここで、遅延回路25にて所定パルス幅のリセット
信号を得るのは、プリント板201がプリント板202から比
較的長い距離離れていてもプロセッサ221をプロセッサ2
22と同期して確実にリセットさせるためであり、リセッ
ト期間補償用である。なお、プリント板201,202が近接
して設けられている場合、遅延回路25は原理的には不要
である。
このように、遅延回路25から出力されたリセット信号
をプロセッサ222,221に並列的に供給しているので、第
５図に示す従来例のように各プロセッサのリセットタイ
ミングにずれを生じることはなく、各プロセッサを同時
に確実にリセットできる。
をプロセッサ222,221に並列的に供給しているので、第
５図に示す従来例のように各プロセッサのリセットタイ
ミングにずれを生じることはなく、各プロセッサを同時
に確実にリセットできる。
一方、コネクタ21が接続不良の場合、一般にライン21
a,21bは共に断となる。ライン21aの断により、プリント
板201において電源投入されても検出信号はプリント板2
02に供給されない。これにより、コネクタ21が接続不良
になるとプロセッサ222,221はともにリセットされず、
第４図に示す従来例のように一方のプロセッサだけがリ
セットされてシステムが暴走してしまうというようなこ
とは起きない。
a,21bは共に断となる。ライン21aの断により、プリント
板201において電源投入されても検出信号はプリント板2
02に供給されない。これにより、コネクタ21が接続不良
になるとプロセッサ222,221はともにリセットされず、
第４図に示す従来例のように一方のプロセッサだけがリ
セットされてシステムが暴走してしまうというようなこ
とは起きない。
なお、上記実施例はプリント板を２つ設けたシステム
であるが、本発明はこれに限定されるものではなく、第
２図に示すようにプリント板を例えば３つ（261,262,26
3）設けた構成或いは４つ以上設けた構成としてもよ
い。
であるが、本発明はこれに限定されるものではなく、第
２図に示すようにプリント板を例えば３つ（261,262,26
3）設けた構成或いは４つ以上設けた構成としてもよ
い。
以上説明した如く、本発明によれば、電源電圧投入に
よる検出信号をコネクタを介して並列的に各プロセッサ
に供給する構成としたため、タイミングずれなく各プロ
セッサを同時に確実にリセットでき、又、コネクタ接続
不良の場合は前プロセッサがリセットされず、システム
の暴走を防止できる特長を有する。
よる検出信号をコネクタを介して並列的に各プロセッサ
に供給する構成としたため、タイミングずれなく各プロ
セッサを同時に確実にリセットでき、又、コネクタ接続
不良の場合は前プロセッサがリセットされず、システム
の暴走を防止できる特長を有する。
第１図は本発明の一実施例の回路図、 第２図は本発明の他の実施例の概略構成図、 第３図は一般のマルチプロセッサシステムの構成図、 第４図及び第５図は従来のプリント板分離マルチプロセ
ッサシステムの各例の構成図である。 図において、 201はスレーブ側プリント板、 202はマスタ側プリント板、 21,33はコネクタ、 21a,21b,33a,33bはコネクタのライン、 221,222,311,312はプロセッサ、 231,232,32は電源電圧監視回路、 241,242はゲート回路、 261〜263,301,302はプリント板、 を示す。
ッサシステムの各例の構成図である。 図において、 201はスレーブ側プリント板、 202はマスタ側プリント板、 21,33はコネクタ、 21a,21b,33a,33bはコネクタのライン、 221,222,311,312はプロセッサ、 231,232,32は電源電圧監視回路、 241,242はゲート回路、 261〜263,301,302はプリント板、 を示す。
Claims (1)
- 【請求項１】複数のプリント板に夫々設けられたプロセ
ッサを、夫々のプリント板に設けられた電源電圧監視回
路にてシステム電源投入時の電圧変化を検出することに
よって、リセットするマルチプロセッサシステムにおけ
るパワーオンリセット回路において、 上記各プリント板間を２ライン構成のコネクタによって
接続し、 前段のプリント板の電源電圧監視回路の検出信号を該コ
ネクタの一方のラインを介して次のプリント板に供給し
て次のプリント板の電源電圧監視回路の検出信号との論
理積演算を行い、最終段のプリント板の論理積演算出力
をリセット信号として該コネクタの他方のラインを介し
て全てのプリント板夫々のプロセッサに供給し、各プロ
セッサをリセットするよう構成としてなることを特徴と
するマルチプロセッサシステムにおけるパワーオンリセ
ット回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1148682A JP2533192B2 (ja) | 1989-06-12 | 1989-06-12 | マルチプロセッサシステムにおけるパワ―オンリセット回路 |
| US07/536,758 US5297261A (en) | 1989-06-12 | 1990-06-12 | Multiprocessor system with power-on reset function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1148682A JP2533192B2 (ja) | 1989-06-12 | 1989-06-12 | マルチプロセッサシステムにおけるパワ―オンリセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0314013A JPH0314013A (ja) | 1991-01-22 |
| JP2533192B2 true JP2533192B2 (ja) | 1996-09-11 |
Family
ID=15458244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1148682A Expired - Lifetime JP2533192B2 (ja) | 1989-06-12 | 1989-06-12 | マルチプロセッサシステムにおけるパワ―オンリセット回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5297261A (ja) |
| JP (1) | JP2533192B2 (ja) |
Cited By (1)
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-
1989
- 1989-06-12 JP JP1148682A patent/JP2533192B2/ja not_active Expired - Lifetime
-
1990
- 1990-06-12 US US07/536,758 patent/US5297261A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021045510A1 (en) * | 2019-09-03 | 2021-03-11 | Samsung Electronics Co., Ltd. | Method for controlling power using socket and electronic device supporting the same |
| US11343929B2 (en) | 2019-09-03 | 2022-05-24 | Samsung Electronics Co., Ltd. | Method for controlling power using socket and electronic device supporting the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0314013A (ja) | 1991-01-22 |
| US5297261A (en) | 1994-03-22 |
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