JPH054026Y2 - - Google Patents
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- JPH054026Y2 JPH054026Y2 JP1986178936U JP17893686U JPH054026Y2 JP H054026 Y2 JPH054026 Y2 JP H054026Y2 JP 1986178936 U JP1986178936 U JP 1986178936U JP 17893686 U JP17893686 U JP 17893686U JP H054026 Y2 JPH054026 Y2 JP H054026Y2
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- JP
- Japan
- Prior art keywords
- power supply
- signal
- psr
- supply device
- computer
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 8
- 238000009499 grossing Methods 0.000 description 4
- 238000012544 monitoring process Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
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- Power Sources (AREA)
Description
【考案の詳細な説明】
（産業上の利用分野）
本考案は、電源装置から電力が供給されて動作
するコンピユータ装置に関し、更に詳しくは、電
源装置から、電力の他に、通停電処理のための各
種の通停電処理信号を受けるように構成されたコ
ンピユータ装置に関するものである。
するコンピユータ装置に関し、更に詳しくは、電
源装置から、電力の他に、通停電処理のための各
種の通停電処理信号を受けるように構成されたコ
ンピユータ装置に関するものである。
（従来の技術）
第４図は、従来装置の構成概念図である。図に
おいて、１は電源装置、２は電源装置１から電力
が供給されて動作するコンピユータである。
おいて、１は電源装置、２は電源装置１から電力
が供給されて動作するコンピユータである。
第５図は、この装置の動作の一例を示すタイム
チヤートである。いま、電源装置１にイに示すよ
うなタイミングで交流電源が供給されると、ロに
示すように、通電から一定時間T1遅れて出力電
圧e0が立ち上り、コンピユータ２側に供給され
る。電源装置１からは、これ以外にハに示すよう
に、通電直後に、出力されるイニシヤライズリセ
ツト信号IR、ニに示すように、入力AC電圧が正
常に供給されていることを示すACレデイ信号
AR、ホに示すように、出力DC電圧が正常に供
給されていることを示すDCレデイ信号DR、ヘに
示すように、装置全体の全電源の出力電圧が正常
であることを示すシステムレデイ信号SRが出力
されている。
チヤートである。いま、電源装置１にイに示すよ
うなタイミングで交流電源が供給されると、ロに
示すように、通電から一定時間T1遅れて出力電
圧e0が立ち上り、コンピユータ２側に供給され
る。電源装置１からは、これ以外にハに示すよう
に、通電直後に、出力されるイニシヤライズリセ
ツト信号IR、ニに示すように、入力AC電圧が正
常に供給されていることを示すACレデイ信号
AR、ホに示すように、出力DC電圧が正常に供
給されていることを示すDCレデイ信号DR、ヘに
示すように、装置全体の全電源の出力電圧が正常
であることを示すシステムレデイ信号SRが出力
されている。
コンピユータ２において、初期化手段２１は、
イニシヤライズリセツト信号IRを受け回路の初
期化を行ない、起動回路２２は、DCレデイ信号
DRの立上りでCPUに起動をかけ、システムの復
元と起動を行ない、ACレデイ信号ARの立下り
で、レジスタの退避等の停電処理を行なうように
構成されている。またCPUは、システムレデイ
信号SRを入力し、これからシステム全体の電源
状態を知るようにしている。
イニシヤライズリセツト信号IRを受け回路の初
期化を行ない、起動回路２２は、DCレデイ信号
DRの立上りでCPUに起動をかけ、システムの復
元と起動を行ない、ACレデイ信号ARの立下り
で、レジスタの退避等の停電処理を行なうように
構成されている。またCPUは、システムレデイ
信号SRを入力し、これからシステム全体の電源
状態を知るようにしている。
（考案が解決しようとする問題点）
このように構成される従来装置においては、電
源装置１からは、第５図に示すように通停電処理
のために多くの信号を出力する必要があり、電源
装置の構成が複雑になる。また、システム全体
で、多数個の電源装置を用いる場合、各電源装置
から出力される各種信号の時間的な協調をとる必
要があり、そのための構成が複雑となる（例え
ば、Ｉ／Ｏ電源よりCPU電源のDCレデイ信号
DRを遅くしないとＩ／Ｏエラーが発生するの
で、DCレデイ信号を遅らすための回路が必要と
なる）。
源装置１からは、第５図に示すように通停電処理
のために多くの信号を出力する必要があり、電源
装置の構成が複雑になる。また、システム全体
で、多数個の電源装置を用いる場合、各電源装置
から出力される各種信号の時間的な協調をとる必
要があり、そのための構成が複雑となる（例え
ば、Ｉ／Ｏ電源よりCPU電源のDCレデイ信号
DRを遅くしないとＩ／Ｏエラーが発生するの
で、DCレデイ信号を遅らすための回路が必要と
なる）。
本考案は、これらの問題点に鑑みてなされたも
ので、その目的は、電源装置から出力される信号
の種類を２つに限定するとともに、コンピユータ
部と、コンピユータ部によつて制御されるＩ／Ｏ
装置との電源がそれぞれ別々に構成されている場
合、各電源が独立して立ち上がることに起因する
Ｉ／Ｏエラーの発生を防止し、全体システムとし
ての動作が確実で、そのための構成も簡単なコン
ピユータ装置を提供することを目的とする。
ので、その目的は、電源装置から出力される信号
の種類を２つに限定するとともに、コンピユータ
部と、コンピユータ部によつて制御されるＩ／Ｏ
装置との電源がそれぞれ別々に構成されている場
合、各電源が独立して立ち上がることに起因する
Ｉ／Ｏエラーの発生を防止し、全体システムとし
ての動作が確実で、そのための構成も簡単なコン
ピユータ装置を提供することを目的とする。
（問題点を解決するための手段）
この様な目的を達成する本考案は、
主電源装置と、この主電源装置から電力が供給
されて動作するコンピユータと、このコンピユー
タによつて制御される前記主電源装置とは異なる
Ｉ／Ｏ用電源装置から電力が供給されて動作する
入出力装置とで構成されるコンピユータ装置であ
つて、 前記主電源装置およびＩ／Ｏ電源装置に、 通電後、出力電圧が既定値に達した時点で
「１」、入力電圧が既定値より低下した時点で
「０」になるパワーサプライレデイ信号（PSR信
号）を出力するPRS信号発生回路と、 前記PRS信号が「１」になると同時か又は直
前に「１」になり、所定時間（TIR）経過後 「０」になるイニシヤライズリセツト信号（IR）
信号を出力するIR信号発生回路とをそれぞれ設
け、 前記コンピユータは、前記主電源装置から出力
されるIR信号を入力し初期化を行う初期化手段
と、 前記主電源装置からのPSR信号と前記Ｉ／Ｏ
用電源装置からのPRS信号とを入力し、２つの
PSR信号のいずれもがレデイ状態となつている
間、アクテイブとなる信号を作り、そのアクテイ
ブ信号に基づきスタートアツプ動作をするスター
トアツプ手段と、 前記主電源装置からのPSR信号と前記Ｉ／Ｏ
用電源装置からのPRS信号とを入力し、２つの
PSR信号のいずれかの立ち下がりを検出し、停
電処理を行う停電処理手段と を有することを特徴とするコンピユータ装置であ
る。
されて動作するコンピユータと、このコンピユー
タによつて制御される前記主電源装置とは異なる
Ｉ／Ｏ用電源装置から電力が供給されて動作する
入出力装置とで構成されるコンピユータ装置であ
つて、 前記主電源装置およびＩ／Ｏ電源装置に、 通電後、出力電圧が既定値に達した時点で
「１」、入力電圧が既定値より低下した時点で
「０」になるパワーサプライレデイ信号（PSR信
号）を出力するPRS信号発生回路と、 前記PRS信号が「１」になると同時か又は直
前に「１」になり、所定時間（TIR）経過後 「０」になるイニシヤライズリセツト信号（IR）
信号を出力するIR信号発生回路とをそれぞれ設
け、 前記コンピユータは、前記主電源装置から出力
されるIR信号を入力し初期化を行う初期化手段
と、 前記主電源装置からのPSR信号と前記Ｉ／Ｏ
用電源装置からのPRS信号とを入力し、２つの
PSR信号のいずれもがレデイ状態となつている
間、アクテイブとなる信号を作り、そのアクテイ
ブ信号に基づきスタートアツプ動作をするスター
トアツプ手段と、 前記主電源装置からのPSR信号と前記Ｉ／Ｏ
用電源装置からのPRS信号とを入力し、２つの
PSR信号のいずれかの立ち下がりを検出し、停
電処理を行う停電処理手段と を有することを特徴とするコンピユータ装置であ
る。
（作用）
コンピユータ部の初期化手段は、主電源装置か
ら送られてくるIR信号の立ち上がりのタイミン
グを受け、初期化処理を行う。
ら送られてくるIR信号の立ち上がりのタイミン
グを受け、初期化処理を行う。
スタートアツプ手段および停電処理手段は、い
ずれも主電源装置とＩ／Ｏ用電源装置から出力さ
れる各PSR信号を入力し、スタートアツプ手段
は２つのPSR信号がいずれも立ち上がる論理の
タイミングでスタートアツプ動作を行う。
ずれも主電源装置とＩ／Ｏ用電源装置から出力さ
れる各PSR信号を入力し、スタートアツプ手段
は２つのPSR信号がいずれも立ち上がる論理の
タイミングでスタートアツプ動作を行う。
また、停電処理手段は、２つのPSR信号が一
つでも立ち下がつたタイミングで停電処理を行
う。
つでも立ち下がつたタイミングで停電処理を行
う。
これにより、IO用の電源装置の停電に伴う、
Ｉ／Ｏエラーが頻繁に発生するといつた不具合い
を防止することが可能となる。
Ｉ／Ｏエラーが頻繁に発生するといつた不具合い
を防止することが可能となる。
（実施例）
第１図は、本考案において用いられる電源装置
とコンピユータ部の構成概念図である。図におい
て、１はCPU用の主電源装置であり、２はこの
主電源装置１から電力が供給されて動作するコン
ピユータ部である。
とコンピユータ部の構成概念図である。図におい
て、１はCPU用の主電源装置であり、２はこの
主電源装置１から電力が供給されて動作するコン
ピユータ部である。
主電源装置１において、１１は通電後に出力電
圧eoが既定値に達した時点で、「１」、入力電源
電圧eiが既定値より低下した時点で「０」にな
る、パワーサプライレデイ信号（PSR信号）を
出力するPSR信号発生回路、１２はPSR信号が
「１」になる直前に「１」になり、所定時間経過
後に「０」になるイニシヤライズリセツト信号
（IR信号）を出力するIR信号発生回路である。
圧eoが既定値に達した時点で、「１」、入力電源
電圧eiが既定値より低下した時点で「０」にな
る、パワーサプライレデイ信号（PSR信号）を
出力するPSR信号発生回路、１２はPSR信号が
「１」になる直前に「１」になり、所定時間経過
後に「０」になるイニシヤライズリセツト信号
（IR信号）を出力するIR信号発生回路である。
コンピユータ部２において、２１はIR信号を
入力し、その立ち上がりのタイミングでコンピユ
ータ内部のレジスタ等の初期化を行う初期化手
段、２２はPSR信号の立ち上がりのタイミング
でオートスタート（起動動作等）するスタートア
ツプ手段、２３はPSR信号の立ち下がりのタイ
ミングで、停電処理を実行する停電処理手段であ
る。
入力し、その立ち上がりのタイミングでコンピユ
ータ内部のレジスタ等の初期化を行う初期化手
段、２２はPSR信号の立ち上がりのタイミング
でオートスタート（起動動作等）するスタートア
ツプ手段、２３はPSR信号の立ち下がりのタイ
ミングで、停電処理を実行する停電処理手段であ
る。
なお、ここでは、スタートアツプ手段２２と、
停電処理手段２３とは、いずれも１つのPSR信
号を入力している例を示しているが、ここには、
複数のＩ／Ｏ用電源装置からのPSR信号も入力
できるように構成してある。
停電処理手段２３とは、いずれも１つのPSR信
号を入力している例を示しているが、ここには、
複数のＩ／Ｏ用電源装置からのPSR信号も入力
できるように構成してある。
第２図は本考案に係る装置の一例を示す構成ブ
ロツク図である。第１図の各部分と対応するもの
には同一符号を付して示す。
ロツク図である。第１図の各部分と対応するもの
には同一符号を付して示す。
電源装置１は、交流入力電源eiを整流するとと
もに平滑する整流平滑回路１３と、この整流平滑
回路の出力電圧Eiを入力し安定化した直流電圧
eoを出力するスイツチングレギユレータ１４で
構成され、安定化された直流電圧eoがコンピユ
ータ部２側に供給されている。
もに平滑する整流平滑回路１３と、この整流平滑
回路の出力電圧Eiを入力し安定化した直流電圧
eoを出力するスイツチングレギユレータ１４で
構成され、安定化された直流電圧eoがコンピユ
ータ部２側に供給されている。
IR信号発生回路１１は、整流平滑回路１３の
出力電圧Eiを入力しており、例えば比較器とモノ
マルチ回路で構成されていて、第３図イに示すよ
うに入力電源電圧eiが通電されると、ハに示すよ
うに一定時間幅TIRのIR信号を出力する。また、
PSR信号発生回路１２は、スイツチングレギユ
レータ１４の出力電圧eo及び整流平滑回路１３
の出力電圧Eiを入力しており、例えば比較器と論
理回路とで構成されていて、ニに示すように、出
力電圧eo（これをロに示す）が安定化した時点で
“１”となり、入力電源電圧eiが低下した時点で
“０”となるPSR信号を出力している。コンピユ
ータ部１の電源端に供給される電源装置１からの
出力電圧eoは、ロに示すように、入力電源電圧ei
が通電された後、T1後に一定電圧となり、また、
入力電源電圧eiが停電等によつて０になつてから
T2後であつて、PSR信号が“０”になつてから
TPSR後（T2＞TPSR）にOVになる。
出力電圧Eiを入力しており、例えば比較器とモノ
マルチ回路で構成されていて、第３図イに示すよ
うに入力電源電圧eiが通電されると、ハに示すよ
うに一定時間幅TIRのIR信号を出力する。また、
PSR信号発生回路１２は、スイツチングレギユ
レータ１４の出力電圧eo及び整流平滑回路１３
の出力電圧Eiを入力しており、例えば比較器と論
理回路とで構成されていて、ニに示すように、出
力電圧eo（これをロに示す）が安定化した時点で
“１”となり、入力電源電圧eiが低下した時点で
“０”となるPSR信号を出力している。コンピユ
ータ部１の電源端に供給される電源装置１からの
出力電圧eoは、ロに示すように、入力電源電圧ei
が通電された後、T1後に一定電圧となり、また、
入力電源電圧eiが停電等によつて０になつてから
T2後であつて、PSR信号が“０”になつてから
TPSR後（T2＞TPSR）にOVになる。
コンピユータ部２には、このコンピユータ部２
によつて制御される入出力装置（Ｉ／Ｏ）３が結
合している。このＩ／Ｏ装置３は、ここでは１台
のみ代表して示すが、複数個接続されうるもの
で、内部には、IR信号発生回路１１と、PSR信
号発生回路１２を有する電源装置１を含んでい
る。
によつて制御される入出力装置（Ｉ／Ｏ）３が結
合している。このＩ／Ｏ装置３は、ここでは１台
のみ代表して示すが、複数個接続されうるもの
で、内部には、IR信号発生回路１１と、PSR信
号発生回路１２を有する電源装置１を含んでい
る。
コンピユータ部２において、初期化手段２１
は、電源装置１から出力されるIR信号を受け、
CPU内に設けられているレジスタ等（図示せず）
のリセツトを行なう。また、スタートアツプ手段
２２は、CPU用の主電源装置１から出力される
PSR信号Ｓ１と、Ｉ／Ｏ装置３に電力を供給す
るためのIO用電源装置１から出力されるPSR信
号Ｓ２を入力し、この２つのPSR信号Ｓ１，Ｓ
２とがいずれもレデイ信号（「１」の状態）とな
つている間、「１」となる様な信号を作り、この
信号の立ち上がりのタイミングでスタート動作す
る。
は、電源装置１から出力されるIR信号を受け、
CPU内に設けられているレジスタ等（図示せず）
のリセツトを行なう。また、スタートアツプ手段
２２は、CPU用の主電源装置１から出力される
PSR信号Ｓ１と、Ｉ／Ｏ装置３に電力を供給す
るためのIO用電源装置１から出力されるPSR信
号Ｓ２を入力し、この２つのPSR信号Ｓ１，Ｓ
２とがいずれもレデイ信号（「１」の状態）とな
つている間、「１」となる様な信号を作り、この
信号の立ち上がりのタイミングでスタート動作す
る。
停電処理手段２３は、各電源装置１から出力さ
れるPSR信号Ｓ１，Ｓ２を入力しており、これ
らのいずれかが、“１”から“０”になる立下り
を検出し、各電源１の出力電圧eoが低下する前
の規定時間TPSR内に、停電処理を完了する。な
お、この規定時間TPSRは、複数の電源装置が存在
する場合、各電源装置内の最も早く出力電圧eo
が低下する時間より早い時間が設定される。
れるPSR信号Ｓ１，Ｓ２を入力しており、これ
らのいずれかが、“１”から“０”になる立下り
を検出し、各電源１の出力電圧eoが低下する前
の規定時間TPSR内に、停電処理を完了する。な
お、この規定時間TPSRは、複数の電源装置が存在
する場合、各電源装置内の最も早く出力電圧eo
が低下する時間より早い時間が設定される。
また、電源監視手段２４は、Ｉ／Ｏ装置内の電
源装置１から出力されているPSR信号Ｓ２を入
力しており、コンピユータ部２が、Ｉ／Ｏにアク
セスし、ノーレスポンス等のエラーが発生した場
合、該当するＩ／Ｏ電源のPSR信号Ｓ２をリー
ドする。そして、このPSR信号Ｓ２が“０”の
場合、Ｉ／Ｏ電源が停電又は電源異常として処理
し、また“１”の場合はエラーとして処理する。
なお、このPSR信号Ｓ２が“０”の場合、規定
時間後に再試行するようにしてもよい。
源装置１から出力されているPSR信号Ｓ２を入
力しており、コンピユータ部２が、Ｉ／Ｏにアク
セスし、ノーレスポンス等のエラーが発生した場
合、該当するＩ／Ｏ電源のPSR信号Ｓ２をリー
ドする。そして、このPSR信号Ｓ２が“０”の
場合、Ｉ／Ｏ電源が停電又は電源異常として処理
し、また“１”の場合はエラーとして処理する。
なお、このPSR信号Ｓ２が“０”の場合、規定
時間後に再試行するようにしてもよい。
なお、上記の説明では、初期化手段２１、スタ
ートアツプ手段２２、停電処理手段２３および
Ｉ／Ｏ電源監視手段２４は、ソフトウエアによつ
て実現することを想定したが、ハードウエアによ
つて実現してもよい。
ートアツプ手段２２、停電処理手段２３および
Ｉ／Ｏ電源監視手段２４は、ソフトウエアによつ
て実現することを想定したが、ハードウエアによ
つて実現してもよい。
（考案の効果）
以上詳細に説明したように、本考案によれば、
コンピユータ部と、コンピユータ部によつて制御
されるＩ／Ｏ装置との電源がそれぞれ別々に構成
されている場合において、各電源装置が独立して
立ち上がることに起因するＩ／Ｏエラーの発生を
防止することができ、全体システムとしての動作
を確実に行うことができる。また、そのための構
成要素も各電源装置からは、２種類の信号だけが
出力されるような構成であるから、コンピユータ
部やＩ／Ｏ装置とを結ぶ信号線の本数も少なくで
きる。
コンピユータ部と、コンピユータ部によつて制御
されるＩ／Ｏ装置との電源がそれぞれ別々に構成
されている場合において、各電源装置が独立して
立ち上がることに起因するＩ／Ｏエラーの発生を
防止することができ、全体システムとしての動作
を確実に行うことができる。また、そのための構
成要素も各電源装置からは、２種類の信号だけが
出力されるような構成であるから、コンピユータ
部やＩ／Ｏ装置とを結ぶ信号線の本数も少なくで
きる。
第１図は本考案装置の機能ブロツク図、第２図
は本考案装置の一例を示す構成ブロツク図、第３
図はその動作波形図、第４図は従来装置の構成概
念図、第５図はその動作波形図である。 １……電源装置、１１……IR信号発生回路、
１２……PSR信号発生回路、２……コンピユー
タ部、２１……初期化手段、２２……スタートア
ツプ手段、２３……停電処理手段、２４……Ｉ／
Ｏ電源監視手段。
は本考案装置の一例を示す構成ブロツク図、第３
図はその動作波形図、第４図は従来装置の構成概
念図、第５図はその動作波形図である。 １……電源装置、１１……IR信号発生回路、
１２……PSR信号発生回路、２……コンピユー
タ部、２１……初期化手段、２２……スタートア
ツプ手段、２３……停電処理手段、２４……Ｉ／
Ｏ電源監視手段。
Claims (1)
- 【実用新案登録請求の範囲】 主電源装置と、この主電源装置から電力が供給
されて動作するコンピユータと、このコンピユー
タによつて制御される前記主電源装置とは異なる
Ｉ／Ｏ用電源装置から電力が供給されて動作する
入出力装置とで構成されるコンピユータ装置であ
つて、 前記主電源装置およびＩ／Ｏ電源装置に、 通電後、出力電圧が既定値に達した時点で
「１」、入力電圧が既定値より低下した時点で
「０」になるパワーサプライレデイ信号（PSR信
号）を出力するPRS信号発生回路と、 前記PRS信号が「１」になる直前「１」にな
り、所定時間（TIR）経過後「０」になるイニシ
ヤライズリセツト信号（IR）信号を出力するIR
信号発生回路とをそれぞれ設け、 前記コンピユータは、前記主電源装置から出力
されるIR信号を入力し初期化を行う初期化手段
と、 前記主電源装置からのPSR信号と前記Ｉ／Ｏ
用電源装置からのPRS信号とを入力し、２つの
PSR信号のいずれもがレデイ状態となつている
間、アクテイブとなる信号を作り、当該信号に基
づいてスタートアツプ動作をするスタートアツプ
手段と、 前記主電源装置からのPSR信号と前記Ｉ／Ｏ
用電源装置からのPRS信号とを入力し、２つの
PSR信号のいずれかの立ち下がりを検出し、停
電処理を行う停電処理手段と を有することを特徴とするコンピユータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986178936U JPH054026Y2 (ja) | 1986-11-20 | 1986-11-20 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986178936U JPH054026Y2 (ja) | 1986-11-20 | 1986-11-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6384630U JPS6384630U (ja) | 1988-06-03 |
| JPH054026Y2 true JPH054026Y2 (ja) | 1993-02-01 |
Family
ID=31121538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986178936U Expired - Lifetime JPH054026Y2 (ja) | 1986-11-20 | 1986-11-20 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH054026Y2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19906608A1 (de) * | 1999-02-17 | 2000-08-31 | Oezsoy Fazil | Farbiger LCD-Bildgenerator |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5971525A (ja) * | 1982-10-18 | 1984-04-23 | Nec Corp | 状態制御装置 |
| JPS5975328A (ja) * | 1982-10-25 | 1984-04-28 | Hitachi Ltd | 電源異常検出装置 |
-
1986
- 1986-11-20 JP JP1986178936U patent/JPH054026Y2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5971525A (ja) * | 1982-10-18 | 1984-04-23 | Nec Corp | 状態制御装置 |
| JPS5975328A (ja) * | 1982-10-25 | 1984-04-28 | Hitachi Ltd | 電源異常検出装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19906608A1 (de) * | 1999-02-17 | 2000-08-31 | Oezsoy Fazil | Farbiger LCD-Bildgenerator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6384630U (ja) | 1988-06-03 |
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