JPH10145970A - 画像形成装置 - Google Patents
画像形成装置Info
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- JPH10145970A JPH10145970A JP8296446A JP29644696A JPH10145970A JP H10145970 A JPH10145970 A JP H10145970A JP 8296446 A JP8296446 A JP 8296446A JP 29644696 A JP29644696 A JP 29644696A JP H10145970 A JPH10145970 A JP H10145970A
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- JP
- Japan
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- power supply
- supply unit
- control system
- power
- cpu
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Abstract
(57)【要約】
【課題】この発明は、電源投入時の装置誤動作や制御系
の暴走による装置の誤動作、暴走が生ずるという課題を
解決しようとするものである。 【解決手段】 この発明は、制御系１８に最低必要な電
力を供給する第１の電源部１１と、前記制御系１８以外
の負荷に電力を供給する第２の電源部１２とを有する画
像形成装置において、前記制御系１８は前記第１の電源
部１１が立ち上がってイニシャライズを終了した後に前
記第２の電源部１２を立ち上げる機能を備えたものであ
る。
の暴走による装置の誤動作、暴走が生ずるという課題を
解決しようとするものである。 【解決手段】 この発明は、制御系１８に最低必要な電
力を供給する第１の電源部１１と、前記制御系１８以外
の負荷に電力を供給する第２の電源部１２とを有する画
像形成装置において、前記制御系１８は前記第１の電源
部１１が立ち上がってイニシャライズを終了した後に前
記第２の電源部１２を立ち上げる機能を備えたものであ
る。
Description
【０００１】
【発明の属する技術分野】本発明は複数の電源部を有す
る複写機、プリンタ、ファクシミリなどの画像形成装置
に関する。
る複写機、プリンタ、ファクシミリなどの画像形成装置
に関する。
【０００２】
【従来の技術】複写機、プリンタ、ファクシミリなどの
画像形成装置においては、中央処理装置（ＣＰＵ）を中
心として構成される制御系に最低必要な電力を供給する
第１の電源部と、制御系以外の駆動系、高圧電源系、セ
ンサ類などの負荷に電力を供給する第２の電源部とを有
し、装置の待機状態では第１の電源部のみを動作させて
装置待機時の消費電力を下げるようにしたものがある。
画像形成装置においては、中央処理装置（ＣＰＵ）を中
心として構成される制御系に最低必要な電力を供給する
第１の電源部と、制御系以外の駆動系、高圧電源系、セ
ンサ類などの負荷に電力を供給する第２の電源部とを有
し、装置の待機状態では第１の電源部のみを動作させて
装置待機時の消費電力を下げるようにしたものがある。
【０００３】また、実開昭５７ー１３３２３７号公報に
は、電源制御が中央処理装置の制御下におかれている装
置において、電源オフ制御情報が該装置に伝達されなか
った場合でも、自動的に該装置の電源をオフとして安全
を確保し省電力を図るようにした電源制御回路が記載さ
れている。
は、電源制御が中央処理装置の制御下におかれている装
置において、電源オフ制御情報が該装置に伝達されなか
った場合でも、自動的に該装置の電源をオフとして安全
を確保し省電力を図るようにした電源制御回路が記載さ
れている。
【０００４】実開昭６０ー１８００３５号公報には、マ
イクロプロセッサによる電源スイッチのオフ状態の検出
とは別個に、電源スイッチのオフ状態を検出し所定時間
後に電源オフ信号を発生する手段を設け、マイクロプロ
セッサが暴走した場合でも確実に電源を遮断するように
した電子機器が記載されている。
イクロプロセッサによる電源スイッチのオフ状態の検出
とは別個に、電源スイッチのオフ状態を検出し所定時間
後に電源オフ信号を発生する手段を設け、マイクロプロ
セッサが暴走した場合でも確実に電源を遮断するように
した電子機器が記載されている。
【０００５】
【発明が解決しようとする課題】上記画像形成装置で
は、第１の電源部が立ち上がらずに制御系の制御が安定
しない状態で第２の電源部が立ち上がると、装置が誤動
作する可能性がある。具体的には、ＣＰＵの動作が安定
しない状態にあるときにＣＰＵあるいはＣＰＵ周辺デバ
イスのポート出力が不確実となり、このときに第２の電
源部よりモータ等の負荷に電力が供給されると、モータ
等が本来のシーケンスとは異なった動作をする可能性が
ある。
は、第１の電源部が立ち上がらずに制御系の制御が安定
しない状態で第２の電源部が立ち上がると、装置が誤動
作する可能性がある。具体的には、ＣＰＵの動作が安定
しない状態にあるときにＣＰＵあるいはＣＰＵ周辺デバ
イスのポート出力が不確実となり、このときに第２の電
源部よりモータ等の負荷に電力が供給されると、モータ
等が本来のシーケンスとは異なった動作をする可能性が
ある。
【０００６】また、ＣＰＵを中心として構成される制御
系は外来ノイズなどでリセットや暴走をする可能性があ
り、装置の待機時又は動作時に制御系が暴走した場合に
は装置の誤動作、暴走を引き起こす可能性がある。本発
明は、電源投入時の装置誤動作や制御系の暴走による装
置の誤動作、暴走を防止することができる画像形成装置
を提供することを目的とする。
系は外来ノイズなどでリセットや暴走をする可能性があ
り、装置の待機時又は動作時に制御系が暴走した場合に
は装置の誤動作、暴走を引き起こす可能性がある。本発
明は、電源投入時の装置誤動作や制御系の暴走による装
置の誤動作、暴走を防止することができる画像形成装置
を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に係る発明は、制御系に最低必要な電力を
供給する第１の電源部と、前記制御系以外の負荷に電力
を供給する第２の電源部とを有する画像形成装置におい
て、前記制御系は前記第１の電源部が立ち上がってイニ
シャライズを終了した後に前記第２の電源部を立ち上げ
る機能を備えたものであり、電源投入時の装置誤動作を
防止することができる。
め、請求項１に係る発明は、制御系に最低必要な電力を
供給する第１の電源部と、前記制御系以外の負荷に電力
を供給する第２の電源部とを有する画像形成装置におい
て、前記制御系は前記第１の電源部が立ち上がってイニ
シャライズを終了した後に前記第２の電源部を立ち上げ
る機能を備えたものであり、電源投入時の装置誤動作を
防止することができる。
【０００８】請求項２に係る発明は、請求項１記載の画
像形成装置において、前記制御系が暴走した時に前記第
２の電源部の動作のみを停止させる手段を備えたもので
あり、制御系の暴走による装置の誤動作や暴走を防止す
ることができる。
像形成装置において、前記制御系が暴走した時に前記第
２の電源部の動作のみを停止させる手段を備えたもので
あり、制御系の暴走による装置の誤動作や暴走を防止す
ることができる。
【０００９】
【発明の実施の形態】図１は請求項１に係る発明の一実
施形態を示す。この実施形態は、ＣＰＵを中心として構
成されて本実施形態の各部を制御する制御系と、電源部
１１、１２を有する直流電源とを備えた画像形成装置の
一実施形態である。電源部１１は制御系に最低必要な電
力を供給し、電源部１２は制御系以外の主に駆動系、高
圧電源系、センサ類などからなる負荷に電力を供給す
る。
施形態を示す。この実施形態は、ＣＰＵを中心として構
成されて本実施形態の各部を制御する制御系と、電源部
１１、１２を有する直流電源とを備えた画像形成装置の
一実施形態である。電源部１１は制御系に最低必要な電
力を供給し、電源部１２は制御系以外の主に駆動系、高
圧電源系、センサ類などからなる負荷に電力を供給す
る。
【００１０】入力電源としての商用交流電源１３からの
交流入力は、ノイズフィルタ１４を通って整流回路１５
により整流され、コンデンサ１６、１７で平滑されて直
流電圧に変換された後に電源部１１、１２に入力され
る。電源部１１、１２は、一般的にはＤＣ−ＤＣコンバ
ータが用いられ、各々電源制御部を有する。ＤＣ−ＤＣ
コンバータからなる電源部１２は外部からのオン／オフ
（ＯＮ／ＯＦＦ）信号で発振がオン／オフされることに
より、出力が制御されるものである。電源部１１、１２
は、入力側が互いに共通に構成されているが、入力部か
ら完全に異なる全く２つの電源部でも構わない。
交流入力は、ノイズフィルタ１４を通って整流回路１５
により整流され、コンデンサ１６、１７で平滑されて直
流電圧に変換された後に電源部１１、１２に入力され
る。電源部１１、１２は、一般的にはＤＣ−ＤＣコンバ
ータが用いられ、各々電源制御部を有する。ＤＣ−ＤＣ
コンバータからなる電源部１２は外部からのオン／オフ
（ＯＮ／ＯＦＦ）信号で発振がオン／オフされることに
より、出力が制御されるものである。電源部１１、１２
は、入力側が互いに共通に構成されているが、入力部か
ら完全に異なる全く２つの電源部でも構わない。
【００１１】また、制御系は、一般的に電源電圧が５
Ｖ、３Ｖであるものが多いが、ここでは電源部１１から
５Ｖの電源電圧（５Ｖ−１）が印加される制御部１８か
らなる。制御系以外の駆動系、高圧電源系は、一般的に
電源電圧が２４Ｖであるものが多いが、ここでは電源部
１２から２４Ｖの電源電圧が印加される駆動部１９、高
圧電源２０からなる。さらに、電源部１２はセンサ類２
１などに５Ｖの電源電圧（５Ｖ−２）を印加する。
Ｖ、３Ｖであるものが多いが、ここでは電源部１１から
５Ｖの電源電圧（５Ｖ−１）が印加される制御部１８か
らなる。制御系以外の駆動系、高圧電源系は、一般的に
電源電圧が２４Ｖであるものが多いが、ここでは電源部
１２から２４Ｖの電源電圧が印加される駆動部１９、高
圧電源２０からなる。さらに、電源部１２はセンサ類２
１などに５Ｖの電源電圧（５Ｖ−２）を印加する。
【００１２】一般に、画像形成装置は、装置本体に各周
辺機や各アプリケーションを複数選択的に接続できるも
のが多く、また、これらの周辺機やアプリケーションに
対しても装置本体の電源部から電力を供給することが少
なくない。電源部１１が立ち上がらずに制御部１８の制
御が安定しない状態で電源部１２が立ち上がると、装置
本体に接続されている周辺機、アプリケーションの数や
種類の違いにより電源部１２から見た負荷の大きさが異
なり、電源部１１と電源部１２の出力電圧の立ち上がり
方が一定とはならない。このため、装置が誤動作する可
能性があり、制御部１８に電力を供給する電源部１１が
他の電源部１２より先に立ち上がることが望ましい。
辺機や各アプリケーションを複数選択的に接続できるも
のが多く、また、これらの周辺機やアプリケーションに
対しても装置本体の電源部から電力を供給することが少
なくない。電源部１１が立ち上がらずに制御部１８の制
御が安定しない状態で電源部１２が立ち上がると、装置
本体に接続されている周辺機、アプリケーションの数や
種類の違いにより電源部１２から見た負荷の大きさが異
なり、電源部１１と電源部１２の出力電圧の立ち上がり
方が一定とはならない。このため、装置が誤動作する可
能性があり、制御部１８に電力を供給する電源部１１が
他の電源部１２より先に立ち上がることが望ましい。
【００１３】そこで、この実施形態においては、図２に
示すように制御部１８は、電源投入時には、電源部１１
の出力電圧が立ち上がり、かつ、制御部１８のイニシャ
ライズを行った後に電源部１２に対してオン／オフ信号
を出力することにより、電源部１２を動作させ、制御部
１８のイニシャライズ終了前には電源部１２を動作させ
ない。なお、電源部１２の制御が１次制御の場合は、制
御部１８と電源部１２の電源制御部との間を絶縁するフ
ォトカプラなどが設けられ、制御部１８はそのフォトカ
プラなどを介して電源部１２の電源制御部にオン／オフ
信号を出力する。
示すように制御部１８は、電源投入時には、電源部１１
の出力電圧が立ち上がり、かつ、制御部１８のイニシャ
ライズを行った後に電源部１２に対してオン／オフ信号
を出力することにより、電源部１２を動作させ、制御部
１８のイニシャライズ終了前には電源部１２を動作させ
ない。なお、電源部１２の制御が１次制御の場合は、制
御部１８と電源部１２の電源制御部との間を絶縁するフ
ォトカプラなどが設けられ、制御部１８はそのフォトカ
プラなどを介して電源部１２の電源制御部にオン／オフ
信号を出力する。
【００１４】このように、請求項１に係る発明の一実施
形態は、制御系としての制御部１８に最低必要な電力を
供給する第１の電源部１１と、前記制御系１８以外の負
荷としての駆動部１９、高圧電源２０、センサ類２１に
電力を供給する第２の電源部１２とを有する画像形成装
置において、前記制御系１８は前記第１の電源部１１が
立ち上がってイニシャライズを終了した後に前記第２の
電源部１２を立ち上げる機能を備えたので、第１の電源
部が立ち上がらずに制御系の制御が安定しない状態で第
２の電源部が立ち上がることにより生ずる装置の誤動作
を防止することができる。
形態は、制御系としての制御部１８に最低必要な電力を
供給する第１の電源部１１と、前記制御系１８以外の負
荷としての駆動部１９、高圧電源２０、センサ類２１に
電力を供給する第２の電源部１２とを有する画像形成装
置において、前記制御系１８は前記第１の電源部１１が
立ち上がってイニシャライズを終了した後に前記第２の
電源部１２を立ち上げる機能を備えたので、第１の電源
部が立ち上がらずに制御系の制御が安定しない状態で第
２の電源部が立ち上がることにより生ずる装置の誤動作
を防止することができる。
【００１５】図３は請求項２に係る発明の一実施形態を
示す。この実施形態では、上記請求項１に係る発明の一
実施形態において、制御部１８の代りに制御部１８ａが
用いられる。この制御部１８ａは、図４に示すようにＣ
ＰＵ２２を中心として構成され、電源部１１から電力が
供給されて本実施形態の各部を制御する。
示す。この実施形態では、上記請求項１に係る発明の一
実施形態において、制御部１８の代りに制御部１８ａが
用いられる。この制御部１８ａは、図４に示すようにＣ
ＰＵ２２を中心として構成され、電源部１１から電力が
供給されて本実施形態の各部を制御する。
【００１６】ＣＰＵ２２を中心とする制御部１８ａは外
来ノイズなどでリセットや暴走をする可能性がある。通
常、ＣＰＵの暴走時のリカバリ策としてＣＰＵはある周
期（一定とは限らない）で出力ポートのレベルを高レベ
ル（Ｈレベル）と低レベル（Ｌレベル）に切り換えてそ
の変化をウォッチ・ドック・タイマ（以下ＷＤＴとい
う）を内蔵するリセットＩＣなどで監視するのが一般的
である。リセットＩＣはＣＰＵの暴走時に設定された時
間が経過することによりＣＰＵに対してリセット信号を
出力する。
来ノイズなどでリセットや暴走をする可能性がある。通
常、ＣＰＵの暴走時のリカバリ策としてＣＰＵはある周
期（一定とは限らない）で出力ポートのレベルを高レベ
ル（Ｈレベル）と低レベル（Ｌレベル）に切り換えてそ
の変化をウォッチ・ドック・タイマ（以下ＷＤＴとい
う）を内蔵するリセットＩＣなどで監視するのが一般的
である。リセットＩＣはＣＰＵの暴走時に設定された時
間が経過することによりＣＰＵに対してリセット信号を
出力する。
【００１７】ＣＰＵ２２はＩＯポートＩＯ１からオン／
オフ信号を電源部１２の電源制御部へ出力する。ＩＯポ
ートＩＯ１はプルダウン抵抗２４を介して接地される。
また、ＣＰＵ２２は、ＩＯポートＩＯ２からＣＰＵ暴走
検出手段としてのリセットＩＣ２３へ信号を出力し、Ｉ
ＯポートＩＯ２のレベルをある周期（一定とは限らな
い）でＨレベルとＬレベルに切り換える。
オフ信号を電源部１２の電源制御部へ出力する。ＩＯポ
ートＩＯ１はプルダウン抵抗２４を介して接地される。
また、ＣＰＵ２２は、ＩＯポートＩＯ２からＣＰＵ暴走
検出手段としてのリセットＩＣ２３へ信号を出力し、Ｉ
ＯポートＩＯ２のレベルをある周期（一定とは限らな
い）でＨレベルとＬレベルに切り換える。
【００１８】リセットＩＣ２３は、ＩＯポートＩＯ２か
らの入力信号の変化を監視してＣＰＵ２２の暴走時に入
力信号の変化しない時間が設定時間を経過することによ
りＣＰＵ２２のリセット入力端子に対してリセット信号
を出力する。リセットＩＣ２３は、リセット信号をＣＰ
Ｕ２２のリセット入力端子へ出力するだけでなくラッチ
回路（ここでは簡略化のためＤフリップフロップで表現
している）２５のクロック入力端子へ出力する。
らの入力信号の変化を監視してＣＰＵ２２の暴走時に入
力信号の変化しない時間が設定時間を経過することによ
りＣＰＵ２２のリセット入力端子に対してリセット信号
を出力する。リセットＩＣ２３は、リセット信号をＣＰ
Ｕ２２のリセット入力端子へ出力するだけでなくラッチ
回路（ここでは簡略化のためＤフリップフロップで表現
している）２５のクロック入力端子へ出力する。
【００１９】但し、ラッチ回路２５は、ＣＭＯＳである
とラッチアップするので、ＣＭＯＳが使えない。ラッチ
回路２５の出力端子はバッファ（インバータ）２６を介
してＣＰＵ２２のＩＯポートＩＯ１にＡ点で接続され
る。ラッチ回路２５は、制御部１８ａ内の他の部品とは
異なり、電源部１２の出力電圧が電源電圧Ｖｃｃ及びＤ
端子の入力電圧として印加される。また、ラッチ回路２
５の出力端子は抵抗２７を介して接地される。
とラッチアップするので、ＣＭＯＳが使えない。ラッチ
回路２５の出力端子はバッファ（インバータ）２６を介
してＣＰＵ２２のＩＯポートＩＯ１にＡ点で接続され
る。ラッチ回路２５は、制御部１８ａ内の他の部品とは
異なり、電源部１２の出力電圧が電源電圧Ｖｃｃ及びＤ
端子の入力電圧として印加される。また、ラッチ回路２
５の出力端子は抵抗２７を介して接地される。
【００２０】図５は本実施形態の電源投入時の動作タイ
ミングを示す。本実施形態の画像形成装置における電源
スイッチがオンされて商用交流電源１３から交流入力が
入力されると、まず、電源部１１がある時間の経過後に
立ち上がる。電源部１２は正御部１８ａからＨレベルの
オン／オフ信号が入力されるまでオフされる。制御部１
８ａ（ＣＰＵ２２）は、電源部１１の出力電圧が制御部
１８ａの動作電圧に達すると、ＣＰＵ２２及びその周辺
回路のイニシャライズを開始する。ＣＰＵ２２は、ＣＰ
Ｕ２２及びその周辺回路のイニシャライズを終了した後
に、電源部１２に対してＩＯポートＩＯ１よりＨアクテ
ィブのオン／オフ信号を出力し、これにより電源部１２
が立ち上がる。
ミングを示す。本実施形態の画像形成装置における電源
スイッチがオンされて商用交流電源１３から交流入力が
入力されると、まず、電源部１１がある時間の経過後に
立ち上がる。電源部１２は正御部１８ａからＨレベルの
オン／オフ信号が入力されるまでオフされる。制御部１
８ａ（ＣＰＵ２２）は、電源部１１の出力電圧が制御部
１８ａの動作電圧に達すると、ＣＰＵ２２及びその周辺
回路のイニシャライズを開始する。ＣＰＵ２２は、ＣＰ
Ｕ２２及びその周辺回路のイニシャライズを終了した後
に、電源部１２に対してＩＯポートＩＯ１よりＨアクテ
ィブのオン／オフ信号を出力し、これにより電源部１２
が立ち上がる。
【００２１】図６は本実施形態の待機時又は動作時にＣ
ＰＵ２２が暴走した場合の動作タイミングを示す。ＣＰ
Ｕ２２が暴走した場合にはＩＯポートＩＯ１の出力が不
安定となり、ＣＰＵ２２の暴走がリセットＩＣ２３の設
定されたＷＤＴ監視時間を越えた時にはリセットＩＣ２
３からＬレベルのリセット信号が一定期間ＣＰＵ２２及
びラッチ回路２５へ出力される。
ＰＵ２２が暴走した場合の動作タイミングを示す。ＣＰ
Ｕ２２が暴走した場合にはＩＯポートＩＯ１の出力が不
安定となり、ＣＰＵ２２の暴走がリセットＩＣ２３の設
定されたＷＤＴ監視時間を越えた時にはリセットＩＣ２
３からＬレベルのリセット信号が一定期間ＣＰＵ２２及
びラッチ回路２５へ出力される。
【００２２】ＣＰＵ２２はリセットＩＣ２３からのリセ
ット信号によりリセットされ、ラッチ回路２５はリセッ
トＩＣ２３からのリセット信号の立ち上がりでＨレベル
をラッチして出力する。従って、バッファ２６はラッチ
回路２５からの入力がＨレベルになることにより、出力
がＬレベルになり、Ａ点のレベルがＬレベルになる。よ
って、電源部１２は、電源制御部の入力信号がＬレベル
になることにより、動作（発振）を停止し、出力電圧が
低下する。また、ラッチ回路２５は電源部１２の出力電
圧が低下することによりラッチが解除される。
ット信号によりリセットされ、ラッチ回路２５はリセッ
トＩＣ２３からのリセット信号の立ち上がりでＨレベル
をラッチして出力する。従って、バッファ２６はラッチ
回路２５からの入力がＨレベルになることにより、出力
がＬレベルになり、Ａ点のレベルがＬレベルになる。よ
って、電源部１２は、電源制御部の入力信号がＬレベル
になることにより、動作（発振）を停止し、出力電圧が
低下する。また、ラッチ回路２５は電源部１２の出力電
圧が低下することによりラッチが解除される。
【００２３】ＣＰＵ２２は、リセットＩＣ２３からのリ
セット信号が解除された後に正常状態を回復すると、Ｃ
ＰＵ２２及びその周辺回路のイニシャライズを終了さ
せ、ＩＯポートＩＯ２からリセットＩＣ２３へＷＤＴ用
信号を出力するとともに、ＩＯポートＩＯ１からオン／
オフ信号を出力する。これにより、Ａ点がＨレベルとな
り、再び電源部１２が動作する。
セット信号が解除された後に正常状態を回復すると、Ｃ
ＰＵ２２及びその周辺回路のイニシャライズを終了さ
せ、ＩＯポートＩＯ２からリセットＩＣ２３へＷＤＴ用
信号を出力するとともに、ＩＯポートＩＯ１からオン／
オフ信号を出力する。これにより、Ａ点がＨレベルとな
り、再び電源部１２が動作する。
【００２４】このように、この請求項２に係る発明の一
実施形態は、請求項１記載の画像形成装置において、前
記制御系としての制御部１８ａは制御系（ＣＰＵ２２）
が暴走した時に前記第２の電源部１２の動作のみを停止
させる手段（機能）を備えたので、装置の待機時又は動
作時における制御系（ＣＰＵ２２）の暴走により生ずる
装置の誤動作や暴走を防止することができる。
実施形態は、請求項１記載の画像形成装置において、前
記制御系としての制御部１８ａは制御系（ＣＰＵ２２）
が暴走した時に前記第２の電源部１２の動作のみを停止
させる手段（機能）を備えたので、装置の待機時又は動
作時における制御系（ＣＰＵ２２）の暴走により生ずる
装置の誤動作や暴走を防止することができる。
【００２５】
【発明の効果】以上のように請求項１に係る発明によれ
ば、制御系に最低必要な電力を供給する第１の電源部
と、前記制御系以外の負荷に電力を供給する第２の電源
部とを有する画像形成装置において、前記制御系は前記
第１の電源部が立ち上がってイニシャライズを終了した
後に前記第２の電源部を立ち上げる機能を備えたので、
第１の電源部が立ち上がらずに制御系の制御が安定しな
い状態で第２の電源部が立ち上がることにより生ずる装
置の誤動作を防止することができる。
ば、制御系に最低必要な電力を供給する第１の電源部
と、前記制御系以外の負荷に電力を供給する第２の電源
部とを有する画像形成装置において、前記制御系は前記
第１の電源部が立ち上がってイニシャライズを終了した
後に前記第２の電源部を立ち上げる機能を備えたので、
第１の電源部が立ち上がらずに制御系の制御が安定しな
い状態で第２の電源部が立ち上がることにより生ずる装
置の誤動作を防止することができる。
【００２６】請求項２に係る発明は、請求項１記載の画
像形成装置において、前記制御系が暴走した時に前記第
２の電源部の動作のみを停止させる手段を備えたので、
装置の待機時又は動作時における制御系の暴走により生
ずる装置の誤動作や暴走を防止することができる。
像形成装置において、前記制御系が暴走した時に前記第
２の電源部の動作のみを停止させる手段を備えたので、
装置の待機時又は動作時における制御系の暴走により生
ずる装置の誤動作や暴走を防止することができる。
【図１】請求項１に係る発明の一実施形態を示すブロッ
ク図である。
ク図である。
【図２】同実施形態の電源投入時の動作タイミングを示
すタイミングチャートである。
すタイミングチャートである。
【図３】請求項２に係る発明の一実施形態を示すブロッ
ク図である。
ク図である。
【図４】同実施形態の一部を示すブロック図である。
【図５】同実施形態の電源投入時の動作タイミングを示
すタイミングチャートである。
すタイミングチャートである。
【図６】同実施形態のＣＰＵ暴走時の動作タイミングを
示すタイミングチャートである。
示すタイミングチャートである。
１１、１２ 電源部 １８、１８ａ 制御部 ２２ ＣＰＵ ２３ リセットＩＣ ２５ ラッチ回路 ２６ バッファ
Claims (2)
- 【請求項１】制御系に最低必要な電力を供給する第１の
電源部と、前記制御系以外の負荷に電力を供給する第２
の電源部とを有する画像形成装置において、前記制御系
は前記第１の電源部が立ち上がってイニシャライズを終
了した後に前記第２の電源部を立ち上げる機能を備えた
ことを特徴とする画像形成装置。 - 【請求項２】請求項１記載の画像形成装置において、前
記制御系が暴走した時に前記第２の電源部の動作のみを
停止させる手段を備えたことを特徴とする画像形成装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8296446A JPH10145970A (ja) | 1996-11-08 | 1996-11-08 | 画像形成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8296446A JPH10145970A (ja) | 1996-11-08 | 1996-11-08 | 画像形成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10145970A true JPH10145970A (ja) | 1998-05-29 |
Family
ID=17833656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8296446A Pending JPH10145970A (ja) | 1996-11-08 | 1996-11-08 | 画像形成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10145970A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007079881A (ja) * | 2005-09-14 | 2007-03-29 | Nec Corp | 電源供給システム、携帯機器及びそれらに用いる電源投入順序制御方法 |
| JP2008158210A (ja) * | 2006-12-22 | 2008-07-10 | Ricoh Co Ltd | 電源供給制御装置、電源供給制御方法及び画像形成装置 |
| JP2015126662A (ja) * | 2013-12-27 | 2015-07-06 | 京セラドキュメントソリューションズ株式会社 | 電源装置及び画像形成装置 |
| WO2023052891A1 (en) * | 2021-09-29 | 2023-04-06 | Chain Reaction Ltd. | Cryptocurrency miner with multiple power domains |
-
1996
- 1996-11-08 JP JP8296446A patent/JPH10145970A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007079881A (ja) * | 2005-09-14 | 2007-03-29 | Nec Corp | 電源供給システム、携帯機器及びそれらに用いる電源投入順序制御方法 |
| JP4581933B2 (ja) * | 2005-09-14 | 2010-11-17 | 日本電気株式会社 | 電源供給システム、携帯機器及びそれらに用いる電源投入順序制御方法 |
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| US11989153B2 (en) | 2021-09-29 | 2024-05-21 | Chain Reaction Ltd. | Cryptocurrency miner with multiple power domains |
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