JP4581933B2

JP4581933B2 - 電源供給システム、携帯機器及びそれらに用いる電源投入順序制御方法

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Publication number: JP4581933B2
Application number: JP2005266184A
Authority: JP
Inventors: 公隆長田
Original assignee: NEC Corp
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Priority date: 2005-09-14
Filing date: 2005-09-14
Publication date: 2010-11-17
Anticipated expiration: 2025-09-14
Also published as: JP2007079881A

Description

本発明は電源供給システム、携帯機器及びそれらに用いる電源投入順序制御方法に関し、特に複数の電源をもつＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ：大規模集積回路）を用いる電源システムに関する。

複数の電源をもつＬＳＩの開発において、電源の投入順序はＰＭＬＳＩ（ＰｏｗｅｒＭａｎａｇｅｍｅｎｔＬＳＩ）の検討段階で仕様を決めるが、ＰＭＬＳＩの仕様を検討している時期と、実装置に組み込む時期とでは時間的なズレがあり、想定していた周辺ＬＳＩ（ＰｅｒｉｐｈｅｒａｌＬＳＩ）と異なるＬＳＩが使用されたり、周辺ＬＳＩのメーカ変更等によって、システムにおける電源の投入順序を変更せざるを得ない必要性がある。

従来、電源供給システムでは、電源の投入順序を変更するのにシーケンサ（Ｓｅｑｕｅｎｃｅｒ）の修正を行うため、ＰＭＬＳＩにマスク変更が必要である。電源投入順序を柔軟にプログラマブルにできれば、ＰＭＬＳＩのマスク変更は不要になる上、プロセッサ（Ｐｒｏｃｅｓｓｏｒ）ＬＳＩのコア用電源とブート（Ｂｏｏｔ）Ｉ／Ｏ（入出力）用電源の投入順序さえ気をつければ、どんな周辺ＬＳＩを接続したシステムでも対応可能な構成がとれる。

従来の電源供給システムにおける電源系統図を図３に示し、そのパワーシーケンス図を図４に示す。これらの図を参照して、携帯電話装置に代表される携帯機器について説明する。図３において、この電源供給システムは、プロセッサＬＳＩ６と、メモリ２と、周辺ＬＳＩ（＃１〜＃Ｎ）３−１〜３−Ｎと、ＰＭＬＳＩ７と、電池５とから構成されている。

プロセッサＬＳＩ６はＩ／Ｏ６１と、コア（Ｃｏｒｅ）６２とを備え、コア６２にはＣＰＵ（中央処理装置）６３とシリアルインタフェース回路（ＳＩＦ：ＳｅｒｉａｌＩｎｔｅｒＦａｃｅ）６４とを備えている。周辺ＬＳＩ（＃１〜＃Ｎ）３−１〜３−Ｎはそれぞれ、Ｉ／Ｏ３１−１〜３１−Ｎと、コア３２−１〜３２−Ｎとを備えている。

ＰＭＬＳＩ７は、コア用パワーソース７１と、システムＩ／Ｏ用パワーソース７２と、周辺ＬＳＩ（＃１〜＃Ｎ）用パワーソース７３−１〜７３−Ｎと、シリアルインタフェース回路（ＳＩＦ）７４と、電池５に接続されるシーケンサ７５とを備えている。

上記の携帯機器では、機能の複雑化によってＰＭＬＳＩ７、プロセッサＬＳＩ６の他に複数の周辺ＬＳＩ（＃１〜＃Ｎ）３−１〜３−Ｎが搭載される構成になっている。ＰＭＬＳＩ７はＬＤＯ（ＬｏｗＤｒｏｐＯｕｔＲｅｇｕｌａｔｏｒ）やＤＣＤＣコンバータ等の各パワーソース（ＰｏｗｅｒＳｏｕｒｃｅ）７３−１〜７３−ＮのＯＮ／ＯＦＦ管理を行う（例えば、特許文献１参照）。

一般に、ＰＭＬＳＩ７はＩ２Ｃ／ＳＰＩ（ＩｎｔｅｒＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ／ＳｅｒｉａｌＰｅｒｉｐｈｅｒａｌＩｎｔｅｒｆａｃｅ）等に代表されるシリアルインタフェース回路７４を内蔵しており、プロセッサＬＳＩ６の方も同様にシリアルインタフェース回路６３を内蔵している。プロセッサＬＳＩ６とＰＭＬＳＩ７とは、上記のシリアルインタフェース回路６３，７４を介してシリアルインタフェース２０１で接続され、プロセッサＬＳＩ６からＰＭＬＳＩ７の周辺ＬＳＩ（＃１〜＃Ｎ）用パワーソース７３−１〜７３−Ｎの制御（Ｏｎ／Ｏｆｆ，Ｓｌｅｅｐ／Ａｃｔｉｖｅ）が可能な構成になっている。

プロセッサＬＳＩ６はＩ／Ｏ６３用の電源と内部コア６２用の電源の２種が必要で、それぞれＰＭＬＳＩ７のコア用パワーソース７１とシステムＩ／Ｏ用パワーソース７２とから供給される。プロセッサＬＳＩ６のＩ／Ｏ６３用の電源はシステム全体のＩ／Ｏ用の電源（システムＩ／Ｏパワー２０２）として使われる。

周辺ＬＳＩ（＃１〜＃Ｎ）３−１〜３−Ｎも、上記と同様に、Ｉ／Ｏ３１−１〜３１−Ｎ用の電源とコア３２−１〜３２−Ｎ用の電源との２種が必要な構成になっており、Ｉ／Ｏ３１−１〜３１−Ｎ用の電源はプロセッサＬＳＩ６のＩ／Ｏ６１用の電源と同じシステムＩ／Ｏ用パワーソース７２から供給され、それぞれのコア３２−１〜３２−Ｎ用に専用の周辺ＬＳＩ（＃１〜＃Ｎ）用パワーソース７３−１〜７３−Ｎから電源が供給される。

ＰＭＬＳＩ７はＬｉ−Ｉｏｎ（リチウムイオン）等の電池５に接続されており、電池５装着時にコア用パワーソース７１と、システムＩ／Ｏ用パワーソース７２と、周辺ＬＳＩ（＃１〜＃Ｎ）用パワーソース７３−１〜７３−Ｎとをそれぞれ起動するためのシーケンサ７５が内蔵されており、コア用パワーソース７１、システムＩ／Ｏ用パワーソース７２、周辺ＬＳＩ（＃１〜＃Ｎ）用パワーソース７３−１〜７３−Ｎそれぞれの起動順序を制御する。

プロセッサＬＳＩ６及び周辺ＬＳＩ３−１〜３−ＮはＩ／Ｏ３１−１〜３１−Ｎ用の電源及びコア３２−１〜３２−Ｎ用の電源の投入順序に制約があり、この制約を守らないと、システム上で大電流が流れたりする等の不具合が生じる。そのため、プロセッサＬＳＩ６と各周辺ＬＳＩ３−１〜３−Ｎの推奨する投入順序を満足するように、コア用パワーソース７１、システムＩ／Ｏ用パワーソース７２、周辺ＬＳＩ（＃１〜＃Ｎ）用パワーソース７３−１〜７３−Ｎそれぞれの起動順序を決定する必要がある。

コア用パワーソース７１、システムＩ／Ｏ用パワーソース７２、周辺ＬＳＩ（＃１〜＃Ｎ）用パワーソース７３−１〜７３−Ｎそれぞれの起動順序はＰＭＬＳＩ７の仕様検討段階で決定し、ＰＭＬＳＩ７のシーケンサ７５に期待している起動順序をインプリメントするが、ＬＳＩの開発ＴＡＴ（ＴｕｒｎＡｒｏｕｎｄＴｉｍｅ）（ＬＳＩの開発期間）のため、ＰＭＬＳＩ７の仕様を検討している時期と、システムに組み込む時期とでは時間的なズレがあり、想定していた周辺ＬＳＩ３−１〜３−Ｎと異なる新しいデバイスが採用される等で、ＰＭＬＳＩ７の仕様検討段階で決定した電源投入順序が、システムとしてみた時に最適な投入順序ではなくなっているという齟齬が生じる。

上記の例では、各周辺ＬＳＩ３−１〜３−Ｎにおける電源投入順序がＰＭＬＳＩ７の仕様検討時に、周辺ＬＳＩ３−１，３−２，・・・が「Ｃｏｒｅ→Ｉ／Ｏ」で、周辺ＬＳＩ３−Ｎが「Ｉ／Ｏ→Ｃｏｒｅ」となっており、実際にシステムを組み込んだ時に周辺ＬＳＩ３−Ｎのデバイス変更によって、周辺ＬＳＩ３−Ｎが「Ｃｏｒｅ→Ｉ／Ｏ」に変更になると、図４に示すように、従来の構成では対応することができない。

特開平０１−０９４４１３号公報

上述した従来の電源供給システムでは、電源投入順序がＰＭＬＳＩ内蔵のシーケンサ（カウンタや遅延回路）によって構成されているが、電源投入順序がプログラマブルになっていないため、シーケンサを変更する際にＬＳＩのマスク改版が必要になるという問題がある。

そこで、本発明の目的は上記の問題点を解消し、システム毎に異なる電源投入順序をプログラムすることができる電源供給システム、携帯機器及びそれらに用いる電源投入順序制御方法を提供することにある。

本発明による電源供給システムは、各々入出力用の電源とコア用の電源とが供給されるプロセッサＬＳＩ（大規模集積回路）及び複数の周辺ＬＳＩと、それらＬＳＩへの電源供給を制御するＰＭ（ＰｏｗｅｒＭａｎａｇｅｍｅｎｔ）ＬＳＩとからなる電源供給システムであって、
前記ＰＭＬＳＩは、電池装着時に前記プロセッサＬＳＩと前記ＰＭＬＳＩとの間のインタフェースを動作可能な環境とする手段と、前記インタフェースを介して前記プロセッサＬＳＩから送られてくる電源投入順序を登録する記憶手段と、前記プロセッサＬＳＩから送られてくる指示に応答して前記記憶手段に登録された電源投入順序にしたがって前記プロセッサＬＳＩと前記複数の周辺ＬＳＩとへの電源投入を制御する制御手段とを備えている。

本発明による携帯機器は、各々入出力用の電源とコア用の電源とが供給されるプロセッサＬＳＩ（大規模集積回路）及び複数の周辺ＬＳＩと、それらＬＳＩへの電源供給を制御するＰＭ（ＰｏｗｅｒＭａｎａｇｅｍｅｎｔ）ＬＳＩとからなる電源供給システムを用いる携帯端末であって、
前記ＰＭＬＳＩは、電池装着時に前記プロセッサＬＳＩと前記ＰＭＬＳＩとの間のインタフェースを動作可能な環境とする手段と、前記インタフェースを介して前記プロセッサＬＳＩから送られてくる電源投入順序を登録する記憶手段と、前記プロセッサＬＳＩから送られてくる指示に応答して前記記憶手段に登録された電源投入順序にしたがって前記プロセッサＬＳＩと前記複数の周辺ＬＳＩとへの電源投入を制御する制御手段とを備えている。

本発明による電源投入順序制御方法は、各々入出力用の電源とコア用の電源とが供給されるプロセッサＬＳＩ（大規模集積回路）及び複数の周辺ＬＳＩと、それらＬＳＩへの電源供給を制御するＰＭ（ＰｏｗｅｒＭａｎａｇｅｍｅｎｔ）ＬＳＩとからなるシステムにおいてそれらＬＳＩへの電源投入順序を制御する電源投入順序制御方法であって、
前記ＰＭＬＳＩが、電池装着時に前記プロセッサＬＳＩと前記ＰＭＬＳＩとの間のインタフェースを動作可能な環境とする第１の処理と、前記インタフェースを介して前記プロセッサＬＳＩから送られてくる電源投入順序を記憶手段に登録する第２の処理と、前記プロセッサＬＳＩから送られてくる指示に応答して前記記憶手段に登録された電源投入順序にしたがって前記プロセッサＬＳＩと前記複数の周辺ＬＳＩとへの電源投入を制御する第３の処理とを実行している。

すなわち、本発明の電源供給システムは、システム（Ｓｙｓｔｅｍ）を構成するプロセッサ（Ｐｒｏｃｅｓｓｓｏｒ）ＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ：大規模集積回路）の周辺（Ｐｅｒｉｐｈｅｒａｌ）電源を２種類に分離し、一方をメモリ用とＰＭＬＳＩ（ＰｏｗｅｒＭａｎａｇｅｍｅｎｔＬＳＩ）制御のためのシリアルインタフェース専用とし、こちらをブート（Ｂｏｏｔ）Ｉ／Ｏ（入出力）用の電源とし、もう一方をシステムＩ／Ｏ用の電源としている。

ＰＭＬＳＩの内部ではシーケンサ（Ｓｅｑｕｅｎｃｅｒ）用メモリを内蔵し、プロセッサＬＳＩよりシリアルインタフェースを介して、シーケンサ用メモリにアクセスすることが可能となっている。このシーケンサ用メモリには各周辺ＬＳＩへのパワーソース（ＰｏｗｅｒＳｏｕｒｃｅ）の起動順序を設定可能な構成となっている。

電池装着時にはプロセッサＬＳＩのコア用パワーソースとブートＩ／Ｏ用パワーソースとのみの電源をＯＮし、プロセッサＬＳＩとメモリ及びＰＭＬＳＩとのインタフェースが動作可能な環境を提供する。プロセッサＬＳＩはシステム全体として希望する電源投入順序をシリアルインタフェースを介してシーケンサ用メモリに設定する。電源投入順序を設定した後、プロセッサＬＳＩはＰＭＬＳＩに対してリブート（ＲｅＢｏｏｔ：再起動）要求のコマンドを発行する。

ＰＭＬＳＩはプロセッサＬＳＩからリブート要求を受けた際に、一旦、プロセッサＬＳＩのコア用パワーソースとブートＩ／Ｏ用パワーソースとをＯＦＦする。以降、ＰＭＬＳＩはシーケンサ用メモリに設定された起動順序に沿って各パワーソースをＯＮさせていく（リブートを開始する）。これによって、本発明の電源供給システムでは、上記のような構成をとることで、各システム毎に最適な電源投入順序を提供することが可能になる。

より具体的に説明すると、本発明の電源供給システムでは、システムを構成するプロセッサＬＳＩがＩ／Ｏ用の電源をブートＩ／Ｏ用の電源とシステムＩ／Ｏ用の電源とに２種類に分離している。ブートＩ／Ｏ用の電源には、コアに内蔵のＣＰＵの外部メモリ用とＰＭＬＳＩの制御用のシリアルインタフェース専用としている。その他のＩ／Ｏ用の電源をシステムＩ／Ｏ用の電源とし、周辺ＬＳＩとの間でパワーソースを共用する構成としている。

一方、ＰＭＬＳＩの内部にはシーケンサ用メモリを内蔵し、プロセッサＬＳＩからシリアルインタフェースを介してシーケンサ用メモリにアクセス可能としている。シーケンサ用メモリにはプロセッサＬＳＩ及び周辺ＬＳＩ各々へのパワーソースの起動順序を設定可能な構成としている。

電池装着時にプロセッサＬＳＩのコア用パワーソースとブートＩ／Ｏ用パワーソースとのみの電源をＯＮとし、プロセッサＬＳＩとメモリ及びＰＭＬＳＩとのインタフェースが動作可能な環境を提供する。この環境において、プロセッサＬＳＩはシステム全体として希望する電源投入順序をシリアルインタフェースを介してシーケンサ用メモリに設定する。電源投入順序を設定した後、プロセッサＬＳＩはＰＭＬＳＩに対してリブート要求のコマンドを発行する。

ＰＭＬＳＩはプロセッサＬＳＩからリブート要求を受けた際に、一旦、プロセッサＬＳＩのコア用パワーソースとブートＩ／Ｏ用パワーソースとをＯＦＦにする。以降、ＰＭＬＳＩはシーケンサ用メモリに設定された電源投入順序に沿って各パワーソースをＯＮさせていく（リブートを開始する）。

上記のような構成をとることで、本発明の電源供給システムでは、プロセッサＬＳＩ及び周辺ＬＳＩからなる各システム毎に、最適な電源投入順序を提供することが可能となり、システム毎に異なる電源投入順序をプログラム可能となる。

本発明は、以下に述べるような構成及び動作とすることで、システム毎に異なる電源投入順序をプログラムすることができるという効果が得られる。

次に、本発明の実施例について図面を参照して説明する。図１は本発明の一実施例による電源供給システムの構成を示すブロック図である。図１において、本発明の一実施例による電源供給システムはプロセッサ（Ｐｒｏｃｅｓｓｏｒ）ＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ：大規模集積回路）１と、メモリ２と、周辺ＬＳＩ（ＰｅｒｉｐｈｅｒａｌＬＳＩ）（＃１〜＃Ｎ）３−１〜３−Ｎと、ＰＭＬＳＩ（ＰｏｗｅｒＭａｎａｇｅｍｅｎｔＬＳＩ）４と、電池５とから構成されている。

プロセッサＬＳＩ１はＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）１１と、コア（Ｃｏｒｅ）１２と、ブート（Ｂｏｏｔ）Ｉ／Ｏ１５とを備え、コア１２にはＣＰＵ（中央処理装置）１３とシリアルインタフェース回路（ＳＩＦ：ＳｅｒｉａｌＩｎｔｅｒＦａｃｅ）１４とを備えている。周辺ＬＳＩ（＃１〜＃Ｎ）３−１〜３−Ｎはそれぞれ、Ｉ／Ｏ３１−１〜３１−Ｎと、コア３２−１〜３２−Ｎとを備えている。

ＰＭＬＳＩ４は、コア用パワーソース（ＰｏｗｅｒＳｏｕｒｃｅ）４１と、システムＩ／Ｏ用パワーソース４２と、周辺ＬＳＩ（＃１〜＃Ｎ）用パワーソース４３−１〜４３−Ｎと、シリアルインタフェース回路（ＳＩＦ）４４と、電池５に接続されるシーケンサ４５と、ブートＩ／Ｏ用パワーソース４６と、シーケンサ用メモリ４７とを備えている。

プロセッサＬＳＩ１においては、Ｉ／Ｏ用の電源を２種類に分離し、一方をブートＩ／Ｏ１５用の電源とし、他方をシステムのＩ／Ｏ１３用の電源としている。ブートＩ／Ｏ１５用の電源は、コア１２に内蔵のＣＰＵ１３用のメモリ２及びＰＭＬＳＩ４の制御用のシリアルインタフェース１０１専用とし、ＰＭＬＳＩ４のブートＩ／Ｏ１５用のブートＩ／Ｏ用パワーソース４６から供給される。システムのＩ／Ｏ１３用の電源は各周辺ＬＳＩ（＃１〜＃Ｎ）３−１〜３−ＮのＩ／Ｏ３１−１〜３１−Ｎ用の電源とともに、ＰＭＬＳＩ４のシステムＩ／Ｏ用パワーソース４２からシステムＩ／Ｏパワー１０２を介して供給される。

周辺ＬＳＩ（＃１〜＃Ｎ）３−１〜３−ＮはＩ／Ｏ用の電源とコア用の電源との２種が必要な構成になっており、Ｉ／Ｏ用の電源はシステムＩ／Ｏ用パワーソース４２からシステムＩ／Ｏパワー１０２を介して供給される。周辺ＬＳＩ（＃１〜＃Ｎ）３−１〜３−Ｎそれぞれのコア３２−１〜３２−Ｎ用には専用の周辺ＬＳＩ（＃１〜＃Ｎ）用パワーソース４３−１〜４３−Ｎから供給される。

ＰＭＬＳＩ４は複数のパワーソース［コア用パワーソース４１、システムＩ／Ｏ用パワーソース４２、周辺ＬＳＩ（＃１〜＃Ｎ）用パワーソース４３−１〜４３−Ｎ、ブートＩ／Ｏ用パワーソース４６］を内蔵しており、それぞれの電源管理を行う。ＰＭＬＳＩ４はシーケンサ用メモリ４７を内蔵し、シーケンサ用メモリ４７はシリアルインタフェース回路４４を介してＣＰＵ１３からプログラム可能な構成になっている。シーケンサ用メモリ４７には各パワーソース［コア用パワーソース４１、システムＩ／Ｏ用パワーソース４２、周辺ＬＳＩ（＃１〜＃Ｎ）用パワーソース４３−１〜４３−Ｎ、ブートＩ／Ｏ用パワーソース４６］への電源投入順序が設定可能な構成となっている。

図２は本発明の一実施例による電源供給システムのパワーシーケンスを示すシーケンスチャートである。これら図１及び図２を参照して本発明の一実施例による電源供給システムの電源投入順序について説明する。

電池５の装着時にプロセッサＬＳＩ１のコア用バワーソース４１とブートＩ／Ｏ用パワーソース４６のみの電源をＯＮとし、プロセッサＬＳＩ１とメモリ２及びＰＭＬＳＩ４とのインタフェース１０１が動作可能な環境を提供する［図２の（ａ）参照］。

プロセッサＬＳＩ１はシステム全体として希望する電源投入順序をシリアルインタフェース１０１を介してシーケンサ用メモリ４７に設定する［図２の（ｂ）参照］。電源投入順序の設定後、プロセッサＬＳＩ１はＰＭＬＳＩ４に対してリブート（ＲｅＢｏｏｔ：再起動）要求のコマンドを発行する。ＰＭＬＳＩ４はプロセッサＬＳＩ１からリブート要求を受けた際に、一旦、プロセッサＬＳＩ１のコア用パワーソース４１とブートＩ／Ｏ用パワーソース４６の電源をＯＦＦにする［図２の（ｃ）参照］。

以降、ＰＭＬＳＩ４はシーケンサ用メモリ４７に設定された電源投入順序に沿ってコア用パワーソース４１、システムＩ／Ｏ用パワーソース４２、周辺ＬＳＩ（＃１〜＃Ｎ）用パワーソース４３−１〜４３−Ｎ、ブートＩ／Ｏ用パワーソース４６各々をＯＮさせていく（リブートを開始する）［図２の（ｄ）参照］。

上記のような構成をとることで、本実施例では、各システム毎に最適な電源投入順序を提供することができる。実際にシステムを組み込んだ時には，周辺ＬＳＩ３−Ｎのデバイス変更によって、周辺ＬＳＩ３−Ｎでは「Ｃｏｒｅ→Ｉ／Ｏ」に変更が必要になった場合、シーケンサ用メモリ４７の設定値を書き換えるだけで対応可能になる。

このように、本実施例では、ＰＭＬＳＩ４の制御用及び外部のメモリ２用のＩ／Ｏ（シリアルインタフェース１０１）を他のシステムＩ／Ｏ（Ｉ／Ｏ１１，３１−１〜３１−Ｎ）とは独立に設け、ＣＰＵ１３からＰＭＬＳＩ４内蔵のシーケンサ用メモリ４７に期待する電源投入順序を設定可能とすることで、システム毎に異なる電源投入順序をプログラムすることができる。

尚、本発明は、リブートするまでのＣＰＵ１３の処理量が非常に少ないので、外部のメモリ２ではなく、命令コード（ＣＯＤＥ）をプロセッサＬＳＩ１にＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）として内蔵する構成も可能である。

本発明は、その利用分野として、複数のＬＳＩによって構成されるシステムにおける各電源の投入順序をプログラマブルにするシステムに適用可能である。

本発明の一実施例による電源供給システムの構成を示すブロック図である。本発明の一実施例による電源供給システムのパワーシーケンスを示すシーケンスチャートである。従来例による電源供給システムの構成を示すブロック図である。従来例による電源供給システムのパワーシーケンスを示すシーケンスチャートである。

符号の説明

１プロセッサＬＳＩ
２メモリ
３−１〜３−Ｎ周辺ＬＳＩ（＃１〜＃Ｎ）
４ＰＭＬＳＩ
５電池
１１，３１−１〜３１−ＮＩ／Ｏ
１２，３２−１〜３２−Ｎコア
１３ＣＰＵ
１４，４４シリアルインタフェース回路
１５ブートＩ／Ｏ
４１コア用パワーソース
４２システムＩ／Ｏ用パワーソース
４３−１〜４３−Ｎ周辺ＬＳＩ（＃１〜＃Ｎ）用パワーソース
４５シーケンサ
４６Ｉ／Ｏ用パワーソース
４７シーケンサ用メモリ
１０１シリアルインタフェース
１０２システムＩ／Ｏパワー

Claims

各々入出力用の電源とコア用の電源とが供給されるプロセッサＬＳＩ（大規模集積回路）及び複数の周辺ＬＳＩと、それらＬＳＩへの電源供給を制御するＰＭ（ＰｏｗｅｒＭａｎａｇｅｍｅｎｔ）ＬＳＩとからなる電源供給システムであって、
前記ＰＭＬＳＩは、電池装着時に前記プロセッサＬＳＩと前記ＰＭＬＳＩとの間のインタフェースを動作可能な環境とする手段と、前記インタフェースを介して前記プロセッサＬＳＩから送られてくる電源投入順序を登録する記憶手段と、前記プロセッサＬＳＩから送られてくる指示に応答して前記記憶手段に登録された電源投入順序にしたがって前記プロセッサＬＳＩと前記複数の周辺ＬＳＩとへの電源投入を制御する制御手段とを有することを特徴とする電源供給システム。
前記プロセッサＬＳＩは、前記インタフェースが動作可能な環境において前記電源投入順序を前記記憶手段に設定することを特徴とする請求項１記載の電源供給システム。
前記プロセッサＬＳＩは、前記電源投入順序の前記記憶手段への設定終了後に前記ＰＭＬＳＩに再起動要求を出力することを特徴とする請求項２記載の電源供給システム。
前記プロセッサＬＳＩへの入出力用の電源は、前記プロセッサＬＳＩがアクセスする外部メモリ及び前記インタフェース専用のブート入出力用電源と、システム全体に共通に電源を供給するシステム入出力要電源とからなり、
前記インタフェースを動作可能な環境とする手段は、前記電池装着時に前記プロセッサＬＳＩのコア用の電源と前記ブート入出力用電源とをオンとすることを特徴とする請求項１から請求項３のいずれか記載の電源供給システム。
前記制御手段は、前記プロセッサＬＳＩから送られてくる指示に応答して前記プロセッサＬＳＩのコア用の電源と前記ブート入出力用電源とをオフとしてから前記記憶手段に登録された前記プロセッサＬＳＩ及び前記複数の周辺ＬＳＩへの電源投入順序にしたがって前記電源投入を制御することを特徴とする請求項４記載の電源供給システム。
各々入出力用の電源とコア用の電源とが供給されるプロセッサＬＳＩ（大規模集積回路）及び複数の周辺ＬＳＩと、それらＬＳＩへの電源供給を制御するＰＭ（ＰｏｗｅｒＭａｎａｇｅｍｅｎｔ）ＬＳＩとからなる電源供給システムを用いる携帯端末であって、
前記ＰＭＬＳＩは、電池装着時に前記プロセッサＬＳＩと前記ＰＭＬＳＩとの間のインタフェースを動作可能な環境とする手段と、前記インタフェースを介して前記プロセッサＬＳＩから送られてくる電源投入順序を登録する記憶手段と、前記プロセッサＬＳＩから送られてくる指示に応答して前記記憶手段に登録された電源投入順序にしたがって前記プロセッサＬＳＩと前記複数の周辺ＬＳＩとへの電源投入を制御する制御手段とを有することを特徴とする携帯端末。
前記プロセッサＬＳＩは、前記インタフェースが動作可能な環境において前記電源投入順序を前記記憶手段に設定することを特徴とする請求項６記載の携帯端末。
前記プロセッサＬＳＩは、前記電源投入順序の前記記憶手段への設定終了後に前記ＰＭＬＳＩに再起動要求を出力することを特徴とする請求項７記載の携帯端末。
前記プロセッサＬＳＩへの入出力用の電源は、前記プロセッサＬＳＩがアクセスする外部メモリ及び前記インタフェース専用のブート入出力用電源と、システム全体に共通に電源を供給するシステム入出力要電源とからなり、
前記インタフェースを動作可能な環境とする手段は、前記電池装着時に前記プロセッサＬＳＩのコア用の電源と前記ブート入出力用電源とをオンとすることを特徴とする請求項６から請求項８のいずれか記載の携帯端末。
前記制御手段は、前記プロセッサＬＳＩから送られてくる指示に応答して前記プロセッサＬＳＩのコア用の電源と前記ブート入出力用電源とをオフとしてから前記記憶手段に登録された前記プロセッサＬＳＩ及び前記複数の周辺ＬＳＩへの電源投入順序にしたがって前記電源投入を制御することを特徴とする請求項９記載の携帯端末。
各々入出力用の電源とコア用の電源とが供給されるプロセッサＬＳＩ（大規模集積回路）及び複数の周辺ＬＳＩと、それらＬＳＩへの電源供給を制御するＰＭ（ＰｏｗｅｒＭａｎａｇｅｍｅｎｔ）ＬＳＩとからなるシステムにおいてそれらＬＳＩへの電源投入順序を制御する電源投入順序制御方法であって、
前記ＰＭＬＳＩが、電池装着時に前記プロセッサＬＳＩと前記ＰＭＬＳＩとの間のインタフェースを動作可能な環境とする第１の処理と、前記インタフェースを介して前記プロセッサＬＳＩから送られてくる電源投入順序を記憶手段に登録する第２の処理と、前記プロセッサＬＳＩから送られてくる指示に応答して前記記憶手段に登録された電源投入順序にしたがって前記プロセッサＬＳＩと前記複数の周辺ＬＳＩとへの電源投入を制御する第３の処理とを実行することを特徴とする電源投入順序制御方法。
前記プロセッサＬＳＩが、前記インタフェースが動作可能な環境において前記電源投入順序を前記記憶手段に設定することを特徴とする請求項１１記載の電源投入順序制御方法。
前記プロセッサＬＳＩが、前記電源投入順序の前記記憶手段への設定終了後に前記ＰＭＬＳＩに再起動要求を出力することを特徴とする請求項１２記載の電源投入順序制御方法。
前記プロセッサＬＳＩへの入出力用の電源が、前記プロセッサＬＳＩがアクセスする外部メモリ及び前記インタフェース専用のブート入出力用電源と、システム全体に共通に電源を供給するシステム入出力要電源とからなり、
前記第１の処理が、前記電池装着時に前記プロセッサＬＳＩのコア用の電源と前記ブート入出力用電源とをオンとすることを特徴とする請求項１１から請求項１３のいずれか記載の電源投入順序制御方法。
前記第３の処理は、前記プロセッサＬＳＩから送られてくる指示に応答して前記プロセッサＬＳＩのコア用の電源と前記ブート入出力用電源とをオフとしてから前記記憶手段に登録された前記プロセッサＬＳＩ及び前記複数の周辺ＬＳＩへの電源投入順序にしたがって前記電源投入を制御することを特徴とする請求項１４記載の電源投入順序制御方法。