JP2013089060A - 起動シーケンス制御装置及び制御方法、並びに電源供給システム - Google Patents

Abstract

【課題】電源供給システムのための起動シーケンス制御装置において、チップサイズやパッケージサイズを増大させることなく、起動シーケンスをプログラマブル化することができる起動シーケンス制御装置及び制御方法、並びに前記起動シーケンス制御装置を備えた電源供給システムを提供する。
【解決手段】起動シーケンス制御装置において、端子から入力される電圧値をデジタル値に変換するアナログデジタル変換手段と、前記アナログデジタル変換手段により変換されたデジタル値を保持し、又は書き換えを行うレジスタ部と、前記レジスタ部に保持されたデジタル値に従って電源の起動シーケンス又は遮断シーケンスを決定して電源回路を制御する起動制御手段とを備える。
【選択図】図１

Description

本発明は、携帯機器などの電源供給に用いられるＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ）などの電源供給システムにおいてマスク改定無しで様々なシステムに対応させるため、電源の起動シーケンスや遮断シーケンスをプログラマブルにする技術を用いて起動シーケンスを制御する起動シーケンス制御装置及び制御方法、並びに前記起動シーケンス制御装置を備えた電源供給システムに関する。

携帯機器などの電源供給に用いられるＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ）はマスク改定無しで様々なシステムに対応するため、電源の起動シーケンスや遮断シーケンスをプログラマブルにする技術が考えられ既に知られている。

例えば、特許文献１においては、システム毎に異なる電源投入順序をプログラム可能な電源供給システムを提供するために、以下の電源供給システムが開示されている。プロセッサＬＳＩ１において、Ｉ／Ｏ用の電源を２種類に分離し、一方をブートＩ／Ｏ用の電源とし、他方をシステムのＩ／Ｏ用の電源としている。電池の装着時にプロセッサＬＳＩのコア用バワーソースとブートＩ／Ｏ用パワーソースのみの電源をオンとし、プロセッサＬＳＩと、メモリと、プロセッサＬＳＩとＰＭＬＳＩとの間のインターフェースとが動作可能な環境を提供する。プロセッサＬＳＩはシステム全体として希望する電源投入順序をシリアルインタフェースを介してシーケンサ用メモリに設定する。電源投入順序の設定後、プロセッサＬＳＩはＰＭＬＳＩに対してリブート要求のコマンドを発行して動作を開始する。

すなわち、特許文献１に開示された電源供給システムにおいては、ＰＭＩＣの電源起動シーケンスをプログラマブル化する目的で、ＰＭＩＣ内にシーケンスメモリを搭載し、起動時にＣＰＵからシーケンスメモリにデータをセットした後、一旦リブートさせることでメモリ内のデータをロードすることによって、システムの電源起動シーケンスをプログラマブルにする構成が開示されている。

しかしながら、今までのＰＭＩＣでは電源の起動シーケンスや遮断シーケンスのプログラマブル化を実現する上で、内蔵メモリや、専用端子が必要となり、チップサイズやパッケージサイズが大きくなってしまうという問題があった。

上述の特許文献１に係る電源供給システムでは、電源起動シーケンスをプログラマブル化することができるが、チップサイズが増大するという問題を解消できていない。

本発明の目的は以上の問題点を解決し、電源供給システムのための起動シーケンス制御装置において、チップサイズやパッケージサイズを増大させることなく、起動シーケンスをプログラマブル化することができる起動シーケンス制御装置及び制御方法、並びに前記起動シーケンス制御装置を備えた電源供給システムを提供することにある。

本発明に係る起動シーケンス制御装置は、
端子から入力される電圧値をデジタル値に変換するアナログデジタル変換手段と、
前記アナログデジタル変換手段により変換されたデジタル値を保持し、又は書き換えを行うレジスタ部と、
前記レジスタ部に保持されたデジタル値に従って電源の起動シーケンス又は遮断シーケンスを決定して電源回路を制御する起動制御手段とを備えたことを特徴とする。

また、本発明に係る電源供給システムは、所定の回路に電源供給を行う電源供給システムにおいて、上記起動シーケンス制御装置を備えたことを特徴とする。

さらに、本発明に係る起動シーケンス制御方法は、
端子から入力される電圧値をデジタル値に変換するステップと、
レジスタ部が、前記変換されたデジタル値を保持し、又は書き換えを行うステップと、
前記保持されたデジタル値に従って電源の起動シーケンス又は遮断シーケンスを決定して電源回路を制御するステップとを含むことを特徴とする。

従って、本発明によれば、アナログデジタル変換手段の入力電圧値をデジタル値に変換した結果に基づいて、電源の起動シーケンス又は遮断シーケンスを決定するので、搭載されているアナログデジタル変換手段を利用して電源の起動シーケンス又は遮断シーケンスをプログラマブルにでき、電源の起動シーケンス又は遮断シーケンスを決定するための専用端子を設けたり、メモリを搭載する必要がない。それ故、端子数の削減、またメモリ等の新規搭載を省くことから、パッケージサイズやチップサイズの増大を抑制することができる。

本発明の一実施形態に係る起動シーケンス制御装置１の構成を示すブロック図である。 本発明の変形例に係る起動シーケンス制御装置１Ａの構成を示すブロック図である。 図１の起動シーケンス制御装置１における電源の起動シーケンス及び遮断シーケンス決定制御処理の詳細を示すタイミングチャートである。 図１のレジスタ５内のＰＷＲＳＥＱレジスタのビット配置を示す図である。 図１の起動シーケンス制御装置１におけるシーケンス遅延量レジスタ設定値と遅延時間との関係を示す表である。 図１の起動シーケンス制御装置１におけるシーケンスレジスタ設定値とシーケンスパターンとの関係を示す表である。 図１の起動シーケンス制御装置１における各シーケンスパターンに対する各信号パターンを示す表である。 図１の起動シーケンス制御装置１における遅延時間とシーケンス遅延量との関係を示す表である。 図４乃至図８の表を用いた実施例における電源の起動シーケンス及び遮断シーケンス決定制御処理の詳細を示すタイミングチャートである。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

図１は本発明の一実施形態に係る起動シーケンス制御装置１の構成を示すブロック図である。本実施形態に係る起動シーケンス制御装置１は、ＰＭＩＣにおける電源の起動シーケンス及び遮断シーケンスをプログラマブル化する処理を実行する際に、アナログデジタルコンバータ（以下、ＡＤコンバータ（ＡＤＣ）という。）４の入力電圧値をデジタル値に変換した結果に基づいて、内部ロジック８により電源の起動シーケンス又は遮断シーケンスを決定し、すなわち、既に搭載されているＡＤコンバータ４を利用して電源の起動シーケンス又は遮断シーケンスをプログラマブルにでき、電源の起動シーケンス又は遮断シーケンスを決定するための専用端子を設けたり、メモリを搭載する必要がないことを特徴している。

図１において、起動シーケンス制御装置１は携帯電話などの携帯機器の電源用ＩＣとして用いられ、そのための電源として複数のＬＤＯ（Ｌｏｗ Ｄｒｏｐ Ｏｕｔ）電源回路１０，１１や複数のＤＣＤＣコンバータ１２などを複数チャネル備え、これらの動作は、内部ロジック８から電源起動制御回路７を介して制御される。また、例えば充電池などのバッテリ（図示せず。）に接続された端子２３には、各回路にクロックを供給するクロック発振器２２と、バッテリ電圧を検出する電圧検出回路２０と、内部ロジック８、ＡＤコンバータ４及び電源起動制御回路７に電源供給を行う内部ロジック用電源回路２１とが接続される。さらに、外部端子２５からの入力電圧はＡＤコンバータ４によりＡＤ変換されてレジスタ５に入力されて一時格納された後、内部ロジック８の判断によりインターフェース６及び端子２４を介してＣＰＵ３０に対して起動シーケンス制御信号又は遮断シーケンス制御信号を出力する一方、電源起動制御回路７を介してＬＤＯ電源回路１０，１１及びＤＣＤＣコンバータ１２などの種々の電源回路を制御する。

前記ＬＤＯ電源回路１０，１１及びＤＣＤＣコンバータ１２などの電源の起動シーケンス及び遮断シーケンスをプログラマブルにする構成について図１を参照して以下に説明する。

まず、起動シーケンス制御装置１にバッテリから電源電圧が供給されたことを電圧検出回路２０により検出し、一定電圧値以上になればイネーブル信号ＥＮを発生して、内部ロジック用電源回路２１をオンさせる。内部ロジック用電源回路２１からの電源電圧によりＡＤコンバータ４や、内部ロジック８及び電源起動制御回路７に電源電圧が供給される。また、バッテリからの電源投入時は、外部からアナログ電圧値を端子２５を介して直接入力し、その電圧値をＡＤコンバータ４によりＡＤ変換したデジタル電圧値がレジスタ５に一時的に保持される。内部ロジック８は、このレジスタ値に応じて電源起動シーケンスを決定するようにすれば、電源起動シーケンスをプログラマブルに設定することが可能である。内部ロジック８により、一旦、電源起動シーケンスが決定されればそのアナログ電圧の入力を切り離すことにより、その後は他の外部入力等に切り替えれば汎用のＡＤコンバータ４の入力端子として使用することが可能である。さらに、レジスタ５に保持されているレジスタ値はＣＰＵ３０から書き換え可能であり、レジスタ５の電源電圧をオフした時にバックアップしておけば、一度起動した後にこの値をＣＰＵ３０から書き換えれば次回起動時は書き換えられたレジスタ値に応じた電源シーケンスでの制御も可能となる。

図２は本発明の変形例に係る起動シーケンス制御装置１Ａの構成を示すブロック図である。図２において、内部ロジック用電源回路２１からの電源出力端子はスイッチトランジスタ９及び内部抵抗３を介してＡＤコンバータ４の入力端子に接続されている。また、端子２５には予め接続しておいた外付け抵抗２と内部抵抗３との分圧比によりＡＤコンバータ４への入力電圧が設定され、ＡＤ変換結果がレジスタ５に保持される。このレジスタ値に応じて、内部ロジック８が電源の起動シーケンス又は遮断シーケンスを決定するようにすれば、外付け抵抗２の抵抗値を変えることで電源の起動シーケンス又は遮断シーケンスをプログラマブルに設定することも可能になる。初回起動が終了すれば、内部ロジック８によりスイッチトランジスタ９をオフすることで抵抗２，３に流れる無駄な消費電流も削減できる。

次いで、電源の起動シーケンス及び遮断シーケンス決定制御の詳細について実施例を用いて以下に説明する。

図３は図１の起動シーケンス制御装置１における電源の起動シーケンス及び遮断シーケンス決定制御処理の詳細を示すタイミングチャートである。また、図４は図１のレジスタ５内のＰＷＲＳＥＱレジスタのビット配置を示す図であり、図５は図１の起動シーケンス制御装置１におけるシーケンス遅延量レジスタ設定値と遅延時間との関係を示す表であり、図６は図１の起動シーケンス制御装置１におけるシーケンスレジスタ設定値とシーケンスパターンとの関係を示す表である。さらに、図７は図１の起動シーケンス制御装置１における各シーケンスパターンに対する各信号パターンを示す表であり、図８は図１の起動シーケンス制御装置１における遅延時間とシーケンス遅延量との関係を示す表である。

例えば、図３のタイミングチャートのように予め電源の起動シーケンス及び遮断シーケンスのスロットを用意しておく。また、図７にあるように８パターンのシーケンス順序と８パターンのスロット間隔を決めておき、図４のようにＡＤコンバータ４の変換結果をレジスタ５内の＜ＰＷＲＳＥＱ＞レジスタに格納するようにする。すなわち、図４に示すごとく、＜ＰＷＲＳＥＱ＞レジスタのＤ７〜Ｄ５ビットをスロット間隔、Ｄ４〜Ｄ２をシーケンスの順序のように割り当てれば、入力電圧の変換結果に応じて電源の起動シーケンス及び遮断シーケンスの制御が可能になり、またそれぞれ３端子ずつ、計６本の端子が１本の端子でまかなわれたことになる。

この場合において、例えば変換結果が「８’ｈｆｆ」に対応する入力電圧を印加すれば、図７及び図８の例からスロット間隔は「ｄｅｌａｙ８」、シーケンス順序は「Ｓｅｑ８」が選択されるので、図５〜図８の四角で囲った部分のシーケンスパターン間隔５ｍｓで各電源回路１０〜１２を起動させることができる。

図９は図４乃至図８の表を用いた実施例における電源の起動シーケンス及び遮断シーケンス決定制御処理の詳細を示すタイミングチャートである。図７の順序で各電源回路を起動し、ＤＣＤＣコンバータ（ＤＣＤＣ３）はスロットに割り当てられていないためオンしない。なお、本実施例に係る電源の起動シーケンス及び遮断シーケンスのパターンは上述のものに限らず、８ビットＡＤコンバータであれば２５６通りの組み合わせが可能であるため、設計仕様に応じて様々な応用が可能である。

以上説明したように、本実施形態によれば、ＡＤコンバータ４の入力電圧値をデジタル値に変換した結果に基づいて、電源の起動シーケンス又は遮断シーケンスを決定するので、搭載されているＡＤコンバータ４を利用して電源の起動シーケンス又は遮断シーケンスをプログラマブルにでき、電源の起動シーケンス又は遮断シーケンスを決定するための専用端子を設けたり、メモリを搭載する必要がない。それ故、端子数の削減、またメモリ等の新規搭載を省くことから、パッケージサイズやチップサイズの増大を抑制することができる。

以上の実施形態において、起動シーケンス制御装置１，１Ａについて説明しているが、起動シーケンス制御装置１又は１Ａに加えて、ＣＰＵ３０及びそれらの周辺装置を備え、これらに電源供給を行う電源供給システム、もしくは例えば携帯機器などの電子機器を構成してもよい。

以上詳述したように、本発明によれば、アナログデジタル変換手段の入力電圧値をデジタル値に変換した結果に基づいて、電源の起動シーケンス又は遮断シーケンスを決定するので、搭載されているアナログデジタル変換手段を利用して電源の起動シーケンス又は遮断シーケンスをプログラマブルにでき、電源の起動シーケンス又は遮断シーケンスを決定するための専用端子を設けたり、メモリを搭載する必要がない。それ故、端子数の削減、またメモリ等の新規搭載を省くことから、パッケージサイズやチップサイズの増大を抑制することができる。

１，１Ａ…起動シーケンス制御装置、
２…外付け抵抗、
３…内部抵抗、
４…ＡＤコンバータ（ＡＤＣ）
５…レジスタ、
６…インターフェース、
７…電源起動制御回路、
８…内部ロジック、
９…スイッチトランジスタ、
１０，１１…ＬＤＯ電源回路、
１２…ＤＣＤＣコンバータ、
２０…電圧検出回路、
２１…内部ロジック用電源回路、
２２…クロック発振器、
２３，２４，２５…端子、
３０…ＣＰＵ。

特許第３７３８２４５号公報 特許第４５８１９３３号公報

Claims (6)

1. 端子から入力される電圧値をデジタル値に変換するアナログデジタル変換手段と、
   前記アナログデジタル変換手段により変換されたデジタル値を保持し、又は書き換えを行うレジスタ部と、
   前記レジスタ部に保持されたデジタル値に従って電源の起動シーケンス又は遮断シーケンスを決定して電源回路を制御する起動制御手段とを備えたことを特徴とする電源起動シーケンス制御装置。
2. 所定の電源電圧に接続された一端を有する第１の抵抗と、
   前記第１の抵抗の一端に接続されかつ前記アナログデジタル変換手段の入力端子に接続された一端を有する第２の抵抗と、
   前記アナログデジタル変換手段に入力される電圧値を、前記第１及び第２の抵抗の分圧比で設定する電圧値設定手段をさらに備えたことを特徴とする請求項１記載の起動シーケンス制御装置。
3. 前記第２の抵抗は外付け抵抗であることを特徴とする請求項２記載の起動シーケンス制御装置。
4. 所定の回路に電源供給を行う電源供給システムにおいて、
   請求項１から３のうちのいずれか１つに記載の起動シーケンス制御装置を備えたことを特徴とする電源供給システム。
5. 端子から入力される電圧値をデジタル値に変換するステップと、
   レジスタ部が、前記変換されたデジタル値を保持し、又は書き換えを行うステップと、
   前記保持されたデジタル値に従って電源の起動シーケンス又は遮断シーケンスを決定して電源回路を制御するステップとを含むことを特徴とする起動シーケンス制御方法。
6. 前記アナログデジタル変換手段に入力される電圧値を、所定の電源電圧に一端が接続されかつ互いに直列接続された第１及び第２の抵抗の分圧比で設定するステップをさらに含むことを特徴とする請求項５記載の起動シーケンス制御方法。

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