JP5875782B2 - システムオンチップ並びにこれを含む電子装置及び携帯用通信装置 - Google Patents

Description

本発明の実施形態は、電力制御技術に係り、特に、それぞれの有限状態マシン（ｆｉｎｉｔｅ ｓｔａｔｅ ｍａｃｈｉｎｅ）に設定された環境設定レジスタ値（ｃｏｎｆｉｇｕｒａｔｉｏｎ ｒｅｇｉｓｔｅｒ ｖａｌｕｅｓ）によって、それぞれの電力領域（ｐｏｗｅｒ ｄｏｍａｉｎ）の電力状態と動作状態とを独立して制御することができるシステムオンチップ並びにこれを含む電子装置及び携帯用通信装置に関する。

半導体製造技術の発展と共に、一つの集積回路内に提供されうる素子の数が増加している。一つの集積回路内に提供されうる素子の数が増加するにつれて、メモリ、プロセッサ、電圧制御回路などのような要素が、一つの集積回路内に集積されている。

或るシステムは、メモリ、プロセッサ、電圧制御回路などのような要素を含みうる。このようなシステムは、システムオンチップ（Ｓｙｓｔｅｍ−ｏｎ−Ｃｈｉｐ、ＳｏＣ）と呼ばれる。一つのチップであって、システムオンチップ（ＳｏＣ）は、従来のシステムより少ない面積を占め、より少ない電力を消費する。

半導体製造技術の発展と共に、一つの集積回路、例えば、システムオンチップに集積されるＩＰ（ｉｎｔｅｌｌｅｃｔｕａｌ ｐｒｏｐｅｒｔｉｅｓ）コアの数が増加している。したがって、バッテリーを電源として使い、システムオンチップを含む電子装置で消費される電力を制御する方法が研究されている。

本発明概念の一実施態様によるシステムオンチップは、システムオンチップ（ＳｏＣ）であって、それぞれが複数のＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）コアを含む複数の電力領域と、それぞれがその中に具現されたレジスタに設定されたレジスタ値に従って、前記複数の電力領域のそれぞれの電力状態と動作状態とを独立して制御する複数の有限状態マシン（ｆｉｎｉｔｅ ｓｔａｔｅ ｍａｃｈｉｎｅ）を含む電力制御ユニットと、その中に含まれた中央環境設定レジスタに設定された少なくとも一つの中央環境設定レジスタ値に従って、前記複数の有限状態マシンのそれぞれの活性化順序又は活性化有無を決定する中央順序器（ｃｅｎｔｒａｌ ｓｅｑｕｅｎｃｅｒ）とを有し、前記複数の電力領域のうちの何れか一つの電力領域は、第１コアと第２コアとを含むＣＰＵを含み、前記複数の有限状態マシンのうち、前記何れか一つの電力領域を制御することができる有限状態マシンは、前記第１コアの前記電力状態とリセットの有無とを制御することができる第１サブ−有限状態マシンと、前記第２コアの前記電力状態とリセットの有無とを制御することができる第２サブ−有限状態マシンとを含むことを特徴とする。

本発明の一実施形態による集積回路装置を示すブロック図である。 本発明の一実施形態による図１の集積回路装置の動作方法を示すフローチャートである。 本発明の実施形態による、電力領域ブロックユニット単位で節電モード又は正常モードに進入する電力領域ブロックのプロセスを示すフローチャートである。 本発明の実施形態による図１の第１〜第ｎ電力領域ブロックのうち一つの電力領域ブロックを示すブロック図である。 本発明の実施形態による図４の電力領域ブロックを制御する電力クラスターの動作方法を示す状態遷移図である。 本発明の他の実施形態によって、電力領域ブロックユニット単位で節電モード又は正常モードに進入する電力領域ブロックのプロセスを示すフローチャートである。 本発明の実施形態によって、図２で中央クラスターを制御することによって電力領域ブロックの電力供給プロセスを示すフローチャートである。 本発明の実施形態によって、図１の中央クラスターの動作方法を示す状態図である。 本発明の実施形態によって、図２で中央クラスターを制御して電力領域ブロックの電力供給プロセスを示すフローチャートである。 本発明の他の実施形態による集積回路装置を示すブロック図である。 本発明の実施形態によって、図１０の電力制御回路の動作方法を示す状態図である。 本発明の概念の一実施形態によるシステムオンチップのブロック図である。 図１２に示した第１電力領域と第１有限状態マシンとのブロック図である。 図１２に示した第２電力領域のブロック図である。 図１４に示したデータ保存装置のブロック図である。 図１２に示した分離回路のブロック図である。 図１２に示した第２有限状態マシンのブロック図である。 本発明の概念の一実施形態による有限状態マシンの包括的な状態図である。 図１８に示した状態図の一実施形態によるサブセットを示す図である。 図１８に示した状態図の他の実施形態によるサブセットを示す図である。 図１８に示した状態図のまた他の実施形態によるサブセットを示す図である。 図１８に示した状態図のさらに他の実施形態によるサブセットを示す図である。 図１８に示した状態図のさらに他の実施形態によるサブセットを示す図である。 リセット動作を行う有限状態マシンの状態図である。 図１２に示したＳｏＣの動作を説明するためのフローチャートである。 階層的に具現された複数の有限状態マシンの一実施形態を概念的に示す図である。 階層的に具現された複数の有限状態マシンの他の実施形態を概念的に示す図である。 図１２に示したＳｏＣを含む電子装置のブロック図である。

本明細書に開示している本発明の概念による実施形態についての特定の構造的または機能的説明は、単に本発明の概念による実施形態を説明するための目的として例示されたものであって、本発明の概念による実施形態は、多様な形態で実施され、本明細書に説明された実施形態に限定されるものではない。
本発明の概念による実施形態は、多様な変更を加えることができ、さまざまな形態を有することができるので、実施形態を図面に例示し、本明細書に詳細に説明する。しかし、これは、本発明の概念による実施形態を特定の開示形態に対して限定しようとするものではなく、本発明の思想及び技術範囲に含まれるあらゆる変更、均等物、または代替物を含む。

第１または第２などの用語は、多様な構成要素の説明に使われるが、構成要素は、用語によって限定されてはならない。用語は、一つの構成要素を他の構成要素から区別する目的のみで、例えば、本発明の概念による権利範囲から離脱されないまま、第１構成要素は、第２構成要素と名付けられ、同様に、第２構成要素は、第１構成要素とも名付けられうる。
或る構成要素が、他の構成要素に“連結されて”、または“接続されて”いると言及された時には、その他の構成要素に直接的に連結されているか、または接続されていることもあるが、中間に他の構成要素が存在することもあると理解しなければならない。一方、或る構成要素が、他の構成要素に“直接連結されて”、または“直接接続されて”いると言及された時には、中間に他の構成要素が存在しないものと理解しなければならない。構成要素の間の関係を説明する他の表現、すなわち、“〜の間に”と“すぐ〜の間に”または“〜に隣合う”と“〜に直接隣合う”なども同様に解析しなければならない。

本明細書で使った用語は、単に特定の実施形態を説明するために使われたものであって、本発明を限定しようとする意図ではない。単数の表現は、文脈上明白に異なる意味と使用しない限り、複数の表現を含む。本明細書で、“含む”または“有する”などの用語は、実施された特徴、数字、段階、動作、構成要素、部分品またはこれらを組み合わせたものが存在するということを指定しようとするものであって、一つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部分品またはこれらを組み合わせたものの存在または付加可能性をあらかじめ排除しないものと理解しなければならない。
異なる定義がない限り、技術的や科学的な用語を含んで、ここで使われるあらゆる用語は、本発明が属する技術分野で通常の知識を有した者によって、一般的に理解されるものと同じ意味を有する。一般的に使われる辞書に定義されているものような用語は、関連技術の文脈上有する意味と一致する意味を有するものと解析しなければならず、本明細書で明白に定義しない限り、理想的や過度に形式的な意味として解析されない。

次に、本発明に係るシステムオンチップ並びにこれを含む電子装置及び携帯用通信装置を実施するための形態の具体例を図面を参照しながら説明する。
図１は、本発明の実施形態による集積回路装置を示すブロック図である。
図１を参照すると、集積回路装置１００は、システムバス１１０、電力供給回路１２０、第１〜第ｎ電力領域ブロック（１３１〜１３ｎ）、及び電力制御回路１４０を含む。

システムバス１１０は、集積回路装置１００の構成要素間にチャンネル（ｃｈａｎｎｅｌ）を提供する。
電力供給回路１２０は、外部から電力を受信する。電力供給回路１２０は、受信された外部電力を内部電力に変換して集積回路装置１００の構成要素に電力を提供する。

電力領域ブロック（１３１〜１３ｎ）は、システムバス１１０に接続される。電力領域ブロック（１３１〜１３ｎ）は、それぞれ既定の動作を行うように構成される。電力領域ブロック（１３１〜１３ｎ）のそれぞれは、コア、入出力インターフェース、メモリ、クロック発生器、内部インターフェース、タイマー、パワーオンリセット（ｐｏｗｅｒ−ｏｎ ｒｅｓｅｔ）回路などのような構成要素のうち少なくとも一つを含みうる。

電力領域ブロック（１３１〜１３ｎ）のそれぞれは、独立して電力を供給される。
例えば、第ｋ電力領域ブロック１３ｋ（ｋは、ｎより小さいか、同じ整数）は、他の電力領域ブロックの電力ラインと異なる電力ラインを通じて電力を供給される。したがって、第ｋ電力領域ブロック１３ｋに供給される電力は、他の電力領域ブロックに供給される電力と独立して制御される。すなわち、電力領域ブロック（１３１〜１３ｎ）のそれぞれは、独立して節電モード（ｓｌｅｅｐ ｍｏｄｅ）と正常モード（ｎｏｒｍａｌ ｍｏｄｅ）の内の一つで制御される。

本実施形態において、電力領域ブロック（１３１〜１３ｎ）のうち、第ｉ電力領域ブロック（ｉは、ｎより小さな整数）は、第ｊ電力領域ブロック（ｊは、ｎより小さな整数）の従属電力領域ブロックであり得る。
例えば、第ｉ電力領域ブロックは、第ｊ電力領域ブロックの従属電力領域ブロックであり得る。第ｊ電力領域ブロックに電力が供給される時、第ｉ電力領域ブロックに供給される電力は、他の電力領域ブロックと独立して制御される。第ｊ電力領域ブロックの電力供給が遮断される時、第ｉ電力領域ブロックの電力供給は共に遮断される。

本実施形態において、電力領域ブロック（１３１〜１３ｎ）の内の少なくとも一つの電力領域ブロックは、電力供給を遮断することが禁止された電力領域ブロックであり得る。電力領域ブロック（１３１〜１３ｎ）のうち少なくとも一つの電力領域ブロックは、節電モードを有していない電力領域ブロックであり得る。

本実施形態において、第１電力領域ブロック１３１は、コアであると仮定する。コア１３１は、集積回路装置１００の諸般の動作を制御するように構成される。
例えば、コア１３１は、ＡＲＭプロセッサである。例えば、電力領域ブロック（１３１〜１３ｎ）のうち少なくとも二つの電力領域ブロックがコアであり得る。
以下で、符号１３１は、第１電力領域ブロック又はコアを引用するように使われる。

本実施形態において、第２電力領域ブロック１３２は、入出力インターフェースであると仮定する。入出力インターフェース１３２は、システムバス１１０に接続される。入出力インターフェース１３２は、外部ソースと通信するための少なくとも一つのプロトコルを含む。
例えば、入出力インターフェース１３２は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）プロトコル、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）プロトコル、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）プロトコル、ＰＣＩ−Ｅ（ＰＣＩ−ｅｘｐｒｅｓｓ）プロトコル、ＡＴＡ（Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）プロトコル、シリアル（Ｓｅｒｉａｌ）−ＡＴＡプロトコル、パラレル（Ｐａｒａｌｌｅｌ）−ＡＴＡプロトコル、ＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ｓｍａｌｌ ｉｎｔｅｒｆａｃｅ）プロトコル、ＥＳＤＩ（ｅｎｈａｎｃｅｄ ｓｍａｌｌ ｄｉｓｋ ｉｎｔｅｒｆａｃｅ）プロトコル、そして、ＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）プロトコル、ファイアワイヤー（登録商標）プロトコル、イーサネット（登録商標）プロトコルなどのような多様なインターフェースプロトコルの内の少なくとも一つに基盤して外部ソースと通信するように構成される。以下で、符号１３２は、第２電力領域ブロック又は入出力インターフェースを引用するように使われる。

電力制御回路１４０は、集積回路装置１００に供給される電力を制御するように構成される。
例えば、電力制御回路１４０は、コア１３１の制御に応答して電力領域ブロック（１３１〜１３ｎ）のそれぞれに供給される電力を独立して制御するように構成される。例えば、電力制御回路１４０は、制御信号ＣＳによって電力領域ブロック（１３１〜１３ｎ）のそれぞれに供給される電力を独立して制御するように構成される。

電力制御回路１４０は、電力クラスター（１４１〜１４ｎ）及び中央クラスター１５０を含む。
電力クラスター（１４１〜１４ｎ）のそれぞれは、電力領域ブロック（１３１〜１３ｎ）のそれぞれに対応する。電力クラスター（１４１〜１４ｎ）は、コア１３１又は中央クラスター１５０の制御に応答して電力領域ブロック（１３１〜１３ｎ）のそれぞれに供給される電力を独立して制御するように構成される。本実施形態では、電力クラスター（１４１〜１４ｎ）は、制御信号ＣＳを調節することで電力領域ブロック（１３１〜１３ｎ）のそれぞれに供給される電力を独立して制御するように構成される。

本実施形態では、システムバス１１０が、一つの電力領域ブロックで構成される時、電力クラスター（１４１〜１４ｎ）の内の少なくとも一つは、システムバス１１０に対応する。同様に、電力供給回路１２０又はクロック発生回路（図示せず）に対応する電力クラスターも提供されうる。
例えば、第ｋ電力クラスター１４ｋ（ｋは、ｎと同じか、それより小さな整数）は、第ｋ電力領域ブロック１３ｋに供給される電力を独立して制御する。第ｋ電力クラスター１４ｋは、第ｋ電力領域ブロック１３ｋに供給される電力を遮断または再開する。

中央クラスター１５０は、コア１３１の制御に応答して電力クラスター（１４１〜１４ｎ）の動作順序を制御するように構成される。例えば、中央クラスター１５０は、コア１３１の制御に応答して電力クラスター（１４１〜１４ｎ）を特定の順序に従って順次に制御するように構成される。例えば、中央クラスター１５０は、コア１３１の制御に応答して少なくとも二つの電力クラスターを同時に制御する。
図１で、電力領域ブロックの数と電力クラスターの数は、同一であると示している。しかし、電力領域ブロックの数と電力クラスターの数は、互いに異なりうる。

図２は、本発明の一実施形態による図１の集積回路装置の動作方法を示すフローチャートである。
図１及び図２を参照すると、Ｓ１１０段階で、少なくとも一つの電力クラスターを制御することによって、少なくとも一つの電力領域ブロックの電力供給が制御される。例えば、コア１３１の制御下で、少なくとも一つの電力クラスターは、対応する少なくとも一つの電力領域ブロックに供給される電力を制御する。例えば、少なくとも一つの電力クラスターの制御下で、少なくとも一つの電力領域ブロックに供給される電力が遮断されるか、再開される。

Ｓ１２０段階で、中央クラスター１５０を制御することによって、電力領域ブロックの電力供給が制御される。例えば、中央クラスター１５０は、コア１３１の制御に応答して電力クラスター（１４１〜１４ｎ）を順次に制御する。順次に制御される電力クラスター（１４１〜１４ｎ）によって、電力領域ブロック（１３１〜１３ｎ）に供給される電力が順次に制御される。例えば、電力領域ブロック（１３１〜１３ｎ）に供給される電力が遮断されるか、再開される。

Ｓ１１０段階の動作は、集積回路装置１００が、電力領域ブロックユニット単位で節電モード又は正常モードに進入する時に行われる。Ｓ１２０段階の動作は、集積回路装置１００が、システムレベルで（例えば、集積回路装置１００の全体が）節電モード又は正常モードに進入する時に行われる。

図３は、本発明の実施形態によって、電力領域ブロックユニット単位で節電モード又は正常モードに進入する電力領域ブロックのプロセスを示すフローチャートである。
図１及び図３を参照すると、Ｓ２１０段階で、コア１３１は、第２電力クラスター１４２に節電要求（ｓｌｅｅｐ ｒｅｑｕｅｓｔ）を伝達する。

受信された節電要求に応答して、第２電力クラスター１４２は、第２電力領域ブロック１３２を節電モードで節電制御（ｓｌｅｅｐ ｃｏｎｔｒｏｌ）する（Ｓ２１５段階）。 例えば、第２電力クラスター１４２は、第２電力領域ブロック１３２に供給される電力を遮断する。

次に、第２電力クラスター１４２は、コア１３１に節電応答（ｓｌｅｅｐ ｒｅｓｐｏｎｓｅ）を伝送する（Ｓ２２０段階）。
Ｓ２１０段階からＳ２２０段階は、電力領域ブロック（１３１〜１３ｎ）の内の特定電力領域ブロック（例えば、第２電力領域ブロック１３２）を節電モードに入れるよう制御する動作を構成する。

Ｓ２２５段階で、コア１３１は、第３電力クラスター１４３に節電要求を伝達する。受信された節電要求に応答して、第３電力クラスター１４３は、第３電力領域ブロック１３３を節電モードに入れるよう節電制御する（Ｓ２３０段階）。

次に、第３電力クラスター１４３は、コア１３１に節電応答を伝送する（Ｓ２３５段階）。
Ｓ２２５段階からＳ２３５段階は、電力領域ブロック（１３１〜１３ｎ）の内の他の一つの電力領域ブロック（例えば、第３電力領域ブロック１３３）を節電モードに入れるよう制御する動作を構成する。

Ｓ２１０段階からＳ２２０段階、及びＳ２２５段階からＳ２３５段階は、コア１３１の制御によって独立して行われる。例えば、Ｓ２１０段階からＳ２２０段階が行われたか、行われるか、そして、行われるか否かは、Ｓ２２５段階からＳ２３５段階が行われることに影響を与えない。同様に、Ｓ２２５段階からＳ２３５段階が行われたか、行われるか、そして、行われるか否かは、Ｓ２１０段階からＳ２２０段階が行われることに影響を与えない。

Ｓ２４０段階で、コア１３１は、第２電力クラスター１４２に正常要求（ｎｏｒｍａｌｒｅｑｕｅｓｔ）を伝達する。
受信された正常要求に応答して、第２電力クラスター１４２は、第２電力領域ブロック１３２を正常モードに入れるよう制御する（Ｓ２４５段階）。
例えば、第２電力クラスター１４２の制御下で、第２電力領域ブロック１３２の電力供給が再開される。
次に、第２電力クラスター１４２は、コア１３１に正常応答（ｎｏｒｍａｌ ｒｅｓｐｏｎｓｅ）を伝送する（Ｓ２５０段階）。

Ｓ２５５段階で、コア１３１は、第３電力クラスター１４３に正常要求を伝達する。
受信された正常要求に応答して、第３電力クラスター１４３は、第３電力領域ブロック１３３を正常モードに入れるよう制御する（Ｓ２６０段階）。
次に、第３電力クラスター１４３は、コア１３１に正常応答を伝送する（Ｓ２６５段階）。

Ｓ２２５段階からＳ２３５段階は、電力領域ブロック（１３１〜１３ｎ）のうち、他の電力領域ブロック（例えば、第３電力領域ブロック１３２）を節電モードに入れるよう制御する動作を構成する。
Ｓ２４０段階からＳ２５０段階は、電力領域ブロック（１３１〜１３ｎ）のうち、特定電力領域ブロック（例えば、第２電力領域ブロック１３２）を正常モードに入れるよう制御する動作を構成する。
Ｓ２４５段階からＳ２６５段階は、電力領域ブロック（１３１〜１３ｎ）のうち、他の電力領域ブロック（例えば、第３電力領域ブロック１３３）を正常モードに入れるよう制御する動作を構成する。

Ｓ２４０段階からＳ２５０段階とＳ２５５段階からＳ２６５段階は、独立して行われる。例えば、Ｓ２４０段階からＳ２５０段階が行われたか、行われるか、または行われるか否かは、Ｓ２５５段階からＳ２６５段階が行われたか、行われるか、または行われるかに影響を与えない。
同様に、Ｓ２５５段階からＳ２６５段階が行われたか、行われるか、または行われるか否かは、Ｓ２４０段階からＳ２５０段階が行われたか、行われるか、または行われるかに影響を与えない。

図３で、第２及び第３電力領域ブロック１３２、１３３が、節電モード及び正常モードに入れるよう制御される動作方法が説明された。
第２及び第３電力領域ブロック１３２、１３３の以外の残りの電力領域ブロックも第２及び第３電力領域ブロック１３２、１３３と同様に、コア１３１及び対応する電力クラスターの制御下で節電モード及び正常モードに入れるよう制御される。

図４は、本発明の実施形態による図１の第１〜第ｎ電力領域ブロックのうち一つの電力領域ブロックを示すブロック図である。
図４を参照すると、電力領域ブロック１３ｋは、複数のスイッチ（ＳＷ１〜ＳＷｍ）、内部ブロックＩＢ、第１分離回路（ｉｓｏｌａｔｉｏｎ ｃｉｒｃｕｉｔ）ＩＣ１、及び第２分離回路ＩＣ２を含む。

内部ブロックＩＢは、電力ライン（ＰＬ１〜ＰＬｍ）に接続される。電力ライン（ＰＬ１〜ＰＬｍ）は、対応するスイッチ（ＳＷ１〜ＳＷｍ）を通じてシステムバス１１０にそれぞれ接続される。スイッチ（ＳＷ１〜ＳＷｍ）は、システムバス１１０を通じて受信される制御信号に応答して制御される。本実施形態では、スイッチ（ＳＷ１〜ＳＷｍ）は、第ｋ電力領域ブロック１３ｋに対応する第ｋ電力クラスター１４ｋから受信される制御信号に応答して制御される。

内部ブロックＩＢは、電力ライン（ＰＬ１〜ＰＬｍ）を通じて電力を供給される。すなわち、電力クラスター１４ｋの制御下でスイッチ（ＳＷ１〜ＳＷｍ）が制御されれば、第ｋ電力領域ブロック１３ｋに供給される電力が制御される。
内部ブロックＩＢは、信号ラインＳＬを通じてシステムバス１１０に接続される。内部ブロックＩＢは、信号ラインＳＬを通じてシステムバス１１０と通信する。本実施形態では、信号ラインＳＬは、複数の信号ラインに代替されうる。

内部ブロックＩＢは、第１分離回路ＩＣ１を通じて複数の他の電力領域ブロックと通信する。本実施形態では、内部ブロックＩＢは、第１分離回路ＩＣ１を通じて第（ｋ−１）電力領域ブロック１３（ｋ−１）と通信するよう示している。
第１分離回路ＩＣ１は、第１制御ラインＣＬ１を通じてシステムバス１１０に接続される。第１分離回路ＩＣ１は、第１制御ラインＣＬ１を通じて受信される制御信号に応答して活性化及び非活性化される。本実施形態では、第１分離回路ＩＣ１は、第ｋ電力クラスター１４ｋから第１制御ラインＣＬ１を通じて受信される制御信号に応答して動作する。

活性化された第１分離回路ＩＣ１は、第ｋ電力領域ブロック１３ｋの電力が遮断される時、内部ブロックＩＢを第（ｋ−１）電力領域ブロック１３（ｋ−１）から分離させる。
本実施形態では、第ｋ電力領域ブロック１３ｋに供給される電力が遮断される時、第ｋ電力領域ブロック１３ｋの複数の内部ノードのそれぞれの複数の電圧レベルのそれぞれは、接地レベルに調節される。

接地レベルに調節されるノードが、外部の第（ｋ−１）電力領域ブロック１３（ｋ−１）と接続されたノードである場合、第（ｋ−１）電力領域ブロック１３（ｋ−１）から第ｋ電力領域ブロック１３ｋに電流が流れる。すなわち、第（ｋ−１）電力領域ブロック１３（ｋ−１）から第ｋ電力領域ブロック１３ｋに漏れ電流（ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）が発生する。第１分離回路ＩＣ１は、第ｋ電力領域ブロック１３ｋを第（ｋ−１）電力領域ブロック１３（ｋ−１）から分離させることによって、漏れ電流を防止するように構成される。

内部ブロックＩＢは、第２分離回路ＩＣ２を通じて外部の電力領域ブロックと通信する。本実施形態では、内部ブロックＩＢは、第２分離回路ＩＣ２を通じて第（ｋ＋１）電力領域ブロック１３（ｋ＋１）と通信するよう示している。第２分離回路ＩＣ２は、第ｋ電力クラスター１４ｋから第２制御ラインＣＬ２を通じて受信される制御信号に応答して活性化及び非活性化される。
活性化された第１分離回路ＩＣ１と同様に、第ｋ電力領域ブロック１３ｋの電力が遮断される時、第２分離回路ＩＣ２は、第ｋ電力領域ブロック１３ｋを第（ｋ＋１）電力領域ブロック１３（ｋ＋１）から分離させるように構成される。

図４で、第ｋ電力領域ブロック１３ｋは、ｍ個のスイッチ（ＳＷ１〜ＳＷｍ）を含むものとして示している。しかし、第ｋ電力領域ブロック１３ｋは、一つの電力ライン及び一つのスイッチを通じて電力を供給するように構成することもできる。
図４で、第ｋ電力領域ブロック１３ｋは、二つの電力領域ブロックと通信するものとして示している。しかし、第ｋ電力領域ブロック１３ｋは、少なくとも一つの電力領域ブロックと通信し、他の電力領域ブロックと通信しないように構成することもできる。本実施形態では、第ｋ電力領域ブロック１３ｋは、通信する電力領域ブロックにそれぞれ対応する分離回路を含み得る。
また実施形態において、第ｋ電力領域ブロック１３ｋは、一つの分離回路を含み、内部ブロックＩＢと外部ソースと接続された信号ライン間に分離回路が配置されるようにすることができる。すなわち、内部ブロックＩＢが外部ソースと通信する信号ラインは、一つの分離回路に共通で接続され得る。

図５は、本発明の実施形態による図４の電力領域ブロックを制御する電力クラスターの動作方法を示す状態遷移図である。
図４及び図５を参照すると、電力クラスター１４ｋの制御下で、電力領域ブロック１３ｋは、節電モードＳ１１及び正常モードＳ１２で動作する。
電力領域ブロック１３ｋが、節電モードＳ１１から正常モードＳ１２へと制御される時、電力クラスター１４ｋは、電力領域ブロック１３ｋの複数のスイッチ（ＳＷ１〜ＳＷｍ）を順次にターンオンする。すなわち、第ｋ電力領域ブロックに電源が供給される。

次に、電力クラスター１４ｋは、第１及び第２分離回路ＩＣ１、ＩＣ２を非活性化する。すなわち、第ｋ電力領域ブロック１３ｋが、外部と通信可能な状態に制御される。この際、第ｋ電力領域ブロック１３ｋは、正常モードＳ１２に進入する。

電力領域ブロック１３ｋが、正常モードＳ１２から節電モードＳ１１へと制御される時、電力クラスター１４ｋは、第１及び第２分離回路ＩＣ１、ＩＣ２を活性化する。すなわち、第ｋ電力領域ブロック１３ｋは、外部ソースから分離される。次に、電力クラスター１４ｋは、電力領域ブロック１３ｋの複数のスイッチを順次にターンオフする。すなわち、第ｋ電力領域ブロック１３ｋに供給される電力が遮断される。この際、第ｋ電力領域ブロック１３ｋは、節電モードＳ１１に進入する。

スイッチ（ＳＷ１〜ＳＷｍ）の数と分離回路ＩＣ１、ＩＣ２の数とによって、電力クラスター１４ｋの動作は変化しうる。例えば、スイッチ（ＳＷ１〜ＳＷｍ）の数が増加または減少すれば、電力クラスター１４ｋが、スイッチ（ＳＷ１〜ＳＷｍ）を制御する動作の数が増加または減少する。
分離回路ＩＣ１、ＩＣ２の数が増加または減少すれば、電力クラスター１４ｋが、分離回路ＩＣ１、ＩＣ２を制御する動作の数が増加または減少する。

例示的実施形態において、電力クラスター１４ｋは、図５に示すような状態制御動作を行う状態マシン（ｓｔａｔｅ ｍａｃｈｉｎｅ）であり得る。例示的に、電力クラスター１４ｋは、図５に示すような動作を行うプロセッサ（ｐｒｏｃｅｓｓｏｒ）であり得る。

図４及び図５で、第ｋ電力領域ブロック１３ｋ及び第ｋ電力クラスター１４ｋが説明された。
残りの電力領域ブロック及び残りの電力クラスターも、図４及び図５を参照して説明したものと同様に構成される。

図６は、本発明の他の実施形態によって、電力領域ブロックユニット単位で節電モードまたは正常モードに進入する電力領域ブロックのプロセスを示すフローチャートである。
図６で、図３を参照して説明した動作段階と類似した動作段階についての詳細な説明は省略する。
図１及び図６を参照すると、Ｓ３１０段階で、コア１３１は、第２電力クラスター１４２に節電要求を伝送する。Ｓ３１５段階で、コア１３１は、第３電力クラスター１４３に節電要求を伝送する。

Ｓ３２０段階で、第２電力クラスター１４２は、第２電力領域ブロック１３２を節電モードに入れるよう制御する。Ｓ３２５段階で、第３電力クラスター１４３は、第３電力領域ブロック１３３を節電モードに入れるよう制御する。
Ｓ３３０段階で、第２電力クラスター１４２は、コア１３１に節電応答を伝送する。Ｓ３３５段階で、第３電力クラスター１４３は、コア１３１に節電応答を伝送する。

すなわち、コア１３１は、特定電力クラスター（例えば、第２電力クラスター１４２）に節電要求を伝送した後、第２電力クラスター１４２から節電応答が受信される前に、他の電力クラスター（例えば、第３電力クラスター１４３）に節電要求を伝送しうる。

Ｓ３４０段階で、コア１３１は、第２電力クラスター１４２に正常要求を伝送する。Ｓ３４５段階で、コア１３１は、第３電力クラスター１４３に正常要求を伝送する。
Ｓ３５０段階で、第２電力クラスター１４２は、第２電力領域ブロック１３２を正常モードに入れるよう制御する。Ｓ３５５段階で、第３電力クラスター１４３は、第３電力領域ブロック１３３を正常モードに入れるよう制御する。

Ｓ３６０段階で、第２電力クラスター１４２は、コア１３１に正常応答を伝送する。Ｓ３６５段階で、第３電力クラスター１４３は、コア１３１に正常応答を伝送する。
すなわち、コア１３１は、特定電力クラスター（例えば、第２電力クラスター１４２）に正常要求を伝送した後、第２電力クラスター１４２から正常応答が受信される前に、他の電力クラスター（例えば、第３電力クラスター１４３）に正常要求を伝送しうる。

上述したように、コア１３１は、複数の電力クラスター（１４１〜１４ｎ）を並列的に制御することが可能である。例示的に、中央クラスター１５０は、複数の電力クラスターのうちの少なくとも２つを同時に制御し、残りの電力クラスターを順次に制御することができる。

図７は、本発明の実施形態によって、図２で中央クラスターを制御することによって電力領域ブロックの電力供給プロセスを示すフローチャートである。
図１及び図７を参照すると、Ｓ４１０段階で、コア１３１は、中央クラスター１５０に節電要求を伝送する。

Ｓ４１５段階で、中央クラスター１５０は、第１電力クラスター１４１に節電要求を伝送する。Ｓ４２０段階で、第１電力クラスター１４１は、第１電力領域ブロック１３１を節電モードに入れるよう制御する。次に、Ｓ４２５段階で、第１電力クラスター１４１は、中央クラスター１５０に節電応答を伝送する。Ｓ４１５段階〜Ｓ４２５段階は、第１電力クラスター１４１を通じて第１電力領域ブロック１３１を節電モードに入れるよう制御する動作を構成する。

Ｓ４３０段階で、中央クラスター１５０は、第２電力クラスター１４２に節電要求を伝送する。Ｓ４３５段階で、第２電力クラスター１４２は、第２電力領域ブロック１３２を節電モードに入れるよう制御する。次に、Ｓ４４０段階で、第２電力クラスター１４２は、中央クラスター１５０に節電応答を伝送する。

簡潔な説明のために、中央クラスター１５０は、第１及び第２電力クラスター１４１、１４２に節電要求を伝送するものと説明された。しかし、中央クラスター１５０は、コア１３１からの節電要求に応答して、複数の電力クラスター（１４１〜１４ｎ）に順次に節電要求を伝送する。

例示的実施形態において、図６を参照して説明したように、中央クラスター１５０は、特定電力クラスターに節電要求を伝送した後、特定電力クラスターから節電応答が受信される前に、他の電力クラスターに節電要求を伝送しうる。
例示的実施形態において、コア１３１から節電要求を受信した後、中央クラスター１５０は、コア１３１と独立して動作する。中央クラスター１５０及び複数の電力クラスター（１４１〜１４ｎ）は、コア１３１を含む複数の電力領域ブロック（１３１〜１３ｎ）を節電モードに入れるよう制御する。この際、中央クラスター１５０及び複数の電力クラスター（１４１〜１４ｎ）は、正常モードを保持する。中央クラスター１５０は、正常イベント（ｎｏｒｍａｌ ｅｖｅｎｔ）が検出されるかどうかを判別する。

Ｓ４４５段階で、正常イベントが検出される。例えば、中央クラスター１５０は、正常イベントを検出する。例えば、正常イベントは、集積回路装置１００の入出力ピン（図示せず）のうち正常モードに対応するピン（ｐｉｎ）に対するアクセス（ａｃｃｅｓｓ）を含む。すなわち、正常モードに対応するピンに対するアクセスが発生する時、中央クラスター１５０は、正常イベントが検出されたと判別する。例えば、外部から制御信号が受信される時、中央クラスター１５０は、正常イベントが検出されたと判別する。

例えば、正常イベントは、電力領域ブロック（１３１〜１３ｎ）が節電モードに進入した後、経過した時間によって検出される。例えば、電力領域ブロック（１３１〜１３ｎ）が節電モードに進入した後、特定時間が経過する時、中央クラスター１５０は、正常イベントが検出されたと判別する。例えば、中央クラスター１５０は、時間を測定するためのカウンター（ｃｏｕｎｔｅｒ；図示せず）を備える。

Ｓ４５０段階で、中央クラスター１５０は、第１電力クラスター１４１に正常要求を伝送する。Ｓ４５５段階で、第１電力クラスター１４１は、第１電力領域ブロック１３１を正常モードに入れるよう制御する。次に、Ｓ４６０段階で、第１電力クラスター１４１は、中央クラスター１５０に正常応答を伝送する。

Ｓ４６５段階で、中央クラスター１５０は、第２電力クラスター１４２に正常要求を伝送する。Ｓ４７０段階で、第２電力クラスター１４２は、第２電力領域ブロック１３２を正常モードに入れるよう制御する。次に、Ｓ４７５段階で、第２電力クラスター１４２は、中央クラスター１５０に正常応答を伝送する。

簡潔な説明のために、中央クラスター１５０は、正常イベントの検出に応答して第１及び第２電力クラスター１４１、１４２に正常要求を伝送するものと説明された。しかし、中央クラスター１５０は、正常イベントの検出に応答して複数の電力クラスター（１４１〜１４ｎ）に正常要求を伝送する。

Ｓ４８０段階で、中央クラスター１５０は、コア１３１に正常応答を伝送する。
上述したように、コア１３１が、中央クラスター１５０に節電要求を伝送する時、中央クラスター１５０によって、コア１３１を含む複数の電力領域ブロック（１３１〜１３ｎ）のそれぞれが、節電モードに入れるよう制御される。すなわち、中央クラスター１５０によって、集積回路装置１００が節電モードに入れるよう制御される。

また、中央クラスター１５０によって正常イベントが検出される時、中央クラスター１５０によって、コア１３１を含む複数の電力領域ブロック（１３１〜１３ｎ）のそれぞれが、正常モードに入れるよう制御される。すなわち、中央クラスター１５０によって、集積回路装置１００が正常モードに入れるよう制御される。

図８は、本発明の実施形態によって、図１の中央クラスターの動作方法を示す状態図である。
図１、図７、そして、図８を参照すると、中央クラスター１５０は、集積回路装置１００を節電モードＳ２１及び正常モードＳ２２に入れるよう制御する。例示的実施形態において、中央クラスター１５０は、コア１３１から受信される節電要求に応答して、集積回路装置１００を節電モードＳ２１に入れるよう制御する。正常イベントが検出される時、中央クラスター１５０は、集積回路装置１００を正常モードＳ２２に入れるよう制御する。

集積回路装置１００が節電モードＳ２１に入れるよう制御される時、中央クラスター１５０は、複数の電力領域ブロック（１３１〜１３ｎ）が順次に正常モードに入れるよう制御されるように複数の電力クラスター（１４１〜１４ｎ）を順次に制御する。
例示的実施形態において、中央クラスター１５０は、特定の順序に従って複数の電力クラスター（１４１〜１４ｎ）を順次に制御する。

例えば、コア１３１は、システムバス１１０及び他の電力領域ブロック（１３２〜１３ｎ）に対するアクセス要請を発生させる構成要素である。コア１３１からアクセス要請が発生する時、対応する構成要素は節電モードである場合にも、正常モードで制御される。したがって、集積回路装置１００が節電モードで制御される時、中央クラスター１５０は、コア１３１に対応する第１電力クラスター１４１を他の電力クラスター（１４２〜１４ｎ）より先に制御する。

例えば、入出力インターフェース１３２又はメモリコントローラ（図示せず）のようなバスマスタ（ｂｕｓ ｍａｓｔｅｒ）は、システムバス１１０に対するアクセス要請を発生させる構成要素である。
バスマスタからアクセス要請が発生する時、システムバス１１０は節電モードである場合にも、正常モードで制御される。したがって、集積回路装置１００が節電モードで制御される時、中央クラスター１５０は、バスマスタ（例えば、入出力インターフェース１３２）に対応する第２電力クラスター１４２をコア１３１に対応する第１電力クラスター１４１の次に制御する。例えば、中央クラスター１５０は、複数の電力領域ブロックのうち、アクセス権限が高い電力領域ブロックに対応する電力クラスターを他の電力クラスターより先に制御する。

集積回路装置１００が、節電モードＳ２１から正常モードＳ２２で制御される時、中央クラスター１５０は、複数の電力クラスター（１４１〜１４ｎ）を特定順序に従って順次に制御する。例示的実施形態において、集積回路装置１００が正常モードＳ２２で制御される時の電力クラスター（１４１〜１４ｎ）の動作順序は、集積回路装置１００が節電モードＳ２１で制御される時の電力クラスター（１４１〜１４ｎ）の動作順序の逆順である。

図８を参照して説明したように、中央クラスター１５０及び電力クラスター（１４１〜１４ｎ）は、コア１３１が非活性状態である時にも動作するように構成される。したがって、中央クラスター１５０及び電力クラスター（１４１〜１４ｎ）は、コア１３１と独立したハードウェア（ｈａｒｄｗａｒｅ）で構成される。例えば、中央クラスター１５０及び電力クラスター（１４１〜１４ｎ）は、状態マシンまたはプロセッサとして具現される。

図９は、本発明の実施形態によって、図２で中央クラスターを制御して電力領域ブロックの電力供給プロセスを示すフローチャートである。
図１及び図９を参照すると、Ｓ５１０段階で、コア１３１は、第２電力クラスター１４２に保持要求（ｍａｉｎｔａｉｎ ｒｅｑｕｅｓｔ）を伝送する。

Ｓ５１５段階で、コア１３１は、中央クラスター１５０に節電要求を伝送する。Ｓ５２０段階で、中央クラスター１５０は、第１電力クラスター１４１に節電要求を伝送する。Ｓ５２５段階で、第１電力クラスター１４１は、中央クラスター１５０から受信された節電要求に応答して第１電力領域ブロック１３１を節電モードに入れるよう制御する。Ｓ５３０段階で、第１電力クラスター１４１は、中央クラスター１５０に節電応答を伝送する。Ｓ５２０段階〜Ｓ５３０段階で、中央クラスター１５０及び第１電力クラスター１４１によって、第１電力領域ブロック１３１が節電モードに入れるよう制御される。

Ｓ５３５段階で、中央クラスター１５０は、第２電力クラスター１４２に節電要求を伝送する。第２電力クラスター１４２は、Ｓ５１０段階でコア１３１から受信された保持要求及びＳ５３５段階で中央クラスター１５０から受信された節電要求に応答して動作する。
さらに詳細には、第２電力クラスター１４２は、コア１３１から受信された保持要求に応答して、中央クラスター１５０から受信された節電要求を無視する。例えば、第２電力クラスター１５０は、第２電力領域ブロック１３２を節電モードに入れるよう制御せず、中央クラスター１５０に節電応答を伝送する（Ｓ５４０段階）。
すなわち、集積回路装置１００が節電モードで制御される時、コア１３１の制御に応答して電力領域ブロック（１３１〜１３ｎ）のうち少なくとも一つが正常モードを保持することができる。

Ｓ５４５段階で、中央クラスター１５０は、正常イベントを検出する。Ｓ５５０段階で、中央クラスター１５０は、第１電力クラスター１４１に正常要求を伝送する。Ｓ５５５段階で、第１電力クラスター１４１は、中央クラスター１５０から受信された正常要求に応答して第１電力領域ブロック１４１を正常モードに入れるよう制御する。Ｓ５６０段階で、第１電力クラスター１４１は、中央クラスター１５０に正常応答を伝送する。Ｓ５５０段階〜Ｓ５６０段階で、中央クラスター１５０及び第１電力クラスター１４１によって、第１電力領域ブロック１３１が正常モードに入れるよう制御される。

Ｓ５６５段階で、中央クラスター１５０は、第２電力クラスター１４２に正常要求を伝送する。ところが、Ｓ５１０段階の保持要求によって、第２電力領域ブロック１３２は、正常モードを保持している。したがって、第２電力クラスター１４２は、中央クラスター１５０から受信された正常要求を無視する。例えば、第２電力クラスター１４２は、中央クラスター１５０から受信された正常要求による動作を行わず、中央クラスター１５０に正常応答を伝送する。

上述したように、本発明によれば、電力領域ブロック（１３１〜１３ｎ）は、電力クラスター（１４１〜１４ｎ）によって独立して制御される。各電力クラスターは、対応する電力領域ブロックの制御機能のみ備えるので、電力制御回路１４０の複雑度が減少し、面積が減少しうる。

集積回路装置１００が、節電モード又は正常モードで制御される時、複数の電力クラスター（１４１〜１４ｎ）の動作順序が中央クラスター１５０によって制御される。したがって、集積回路装置１００に電力領域ブロックが追加される時、電力制御回路１４０の全体の構成が更新される必要のない。
集積回路装置１００に電力領域ブロックが追加される時、追加された電力領域ブロックに対応する電力クラスターが電力制御回路１４０に追加されれば、該追加された電力領域ブロックが節電モード及び正常モードで制御される。

また、追加された電力クラスターの動作順序を含むように中央クラスター１５０が更新されれば、追加された電力領域ブロックを含む集積回路装置１００が節電モード及び正常モードで制御される。
すなわち、集積回路装置１００の電力制御回路１４０の適応性が向上し、電力制御回路１４０の再設計による時間及びコストが減少しうる。

図１０は、本発明の他の実施形態による集積回路装置を示すブロック図である。
図１０を参照すると、集積回路装置２００は、システムバス２１０、電力供給回路２２０、複数の電力領域ブロック（２３１〜２３ｎ）、電力制御回路２４０、及びクロック発生回路２７０を含む。
システムバス２１０、電力供給回路２２０、及び複数の電力領域ブロック（２３１〜２３ｎ）は、図１のシステムバス１１０、電力供給回路１２０、及び複数の電力領域ブロック（１３１〜１３ｎ）と同様に構成される。したがって、これらについての詳細な説明は省略する。

クロック発生回路２７０は、クロックを発生するように構成される。クロック発生回路２７０によって発生したクロックは、システムバス２１０を通じて集積回路装置２００の各構成要素に伝達される。例示的実施形態において、クロック発生回路２７０が、一つの電力領域ブロックで構成される場合、複数の電力クラスター（２４１〜２４ｎ）の内の少なくとも一つは、クロック発生回路２７０に対応する。

電力制御回路２４０は、複数の電力クラスター（２４１〜２４ｎ）、複数のクロッククラスター、及び中央クラスター２５０を含む。
複数の電力クラスター（２４１〜２４ｎ）のそれぞれは、複数の電力領域ブロック（２３１〜２３ｎ）のそれぞれに対応する。図１〜図９を参照して説明したところと同様に、複数の電力クラスター（２４１〜２４ｎ）は、複数の電力領域ブロック（２３１〜２３ｎ）に供給される電力を制御するように構成される。

複数のクロッククラスター（２６１〜２６ｐ）は、複数のクロック領域ブロック（ｃｌｏｃｋ ｄｏｍａｉｎ ｂｌｏｃｋｓ）に対応する。例示的実施形態において、集積回路装置２００で電力領域ブロック及びクロック領域ブロックが一致する場合、複数の電力領域ブロック（２３１〜２３ｎ）のそれぞれは、複数のクロック領域ブロックのそれぞれである。この時、複数のクロッククラスター（２６１〜２６ｐ）のそれぞれは、複数の電力領域ブロック（２３１〜２３ｎ）のそれぞれに対応する。例示的実施形態において、集積回路装置２００で、複数の電力領域ブロックと複数のクロック領域ブロックとは一致すると仮定する。また、変数ｐの値は、変数ｎの値と一致すると仮定する。

各クロッククラスターは、対応する電力領域ブロックに供給されるクロックを独立して制御するように構成される。例えば、各クロッククラスターは、中央クラスター２５０又はコア２３１の制御に応答してクロック供給を制御するように構成される。
中央クラスター２５０は、複数の電力クラスター（２４１〜２４ｎ）と複数のクロッククラスター（２６１〜２６ｐ）との動作順序を制御するように構成される。例示的実施形態において、図１〜図９を参照して説明したものと同様に、中央クラスター２５０は、特定順序に従って複数のクロッククラスター（２６１〜２６ｐ）の動作順序を制御し、特定順序に従って複数の電力クラスター（２４１〜２４ｎ）の動作順序を制御するように構成される。

図１１は、本発明の実施形態によって、図１０の電力制御回路の動作方法を示す状態図である。
図１０及び図１１を参照すると、電力制御回路２４０は、正常モードＳ３１、第１節電モードＳ３２、及び第２節電モードＳ３３で集積回路装置２００を制御するように構成される。

本実施形態において、第ｋ電力クラスター２４ｋによって第ｋ電力領域ブロック２３ｋの電力供給が制御され、第ｋクロッククラスター２６ｋによって第ｋ電力領域ブロック２３ｋのクロック供給が制御されると仮定する。
第ｋ電力クラスター２４ｋ及び第ｋクロッククラスター２６ｋは、第ｋ電力領域ブロック２３ｋを正常モードＳ３１、第１節電モードＳ３２、及び第２節電モードＳ３３のうち一つで制御する。

第ｋ電力領域ブロック２３ｋが正常モードＳ３１である時、第ｋクロッククラスター２６ｋは、コア２３１の制御に応答して第ｋ電力領域ブロック２３ｋを第１節電モードに入れるよう制御する。
例えば、コア２３１の制御に応答して、第ｋクロッククラスター２６ｋは、第ｋ電力領域ブロック２３ｋに供給されるクロックを遮断する。クロック供給が遮断されれば、第ｋ電力領域ブロック２３ｋは、第１節電モードＳ３２に進入する。例えば、第１節電モードＳ３２は、クロックによる動作を中止する動作中止モード（ｏｐｅｒａｔｉｏｎ ｓｔｏｐ ｍｏｄｅ）である。すなわち、第１節電モードＳ３２で、第ｋ電力領域ブロック２３ｋで静的電力消費（ｓｔａｔｉｃ ｐｏｗｅｒ ｃｏｎｓｕｍｐｔｉｏｎ）は発生するが、動的電力消費（ｄｙｎａｍｉｃ ｐｏｗｅｒ ｃｏｎｓｕｍｐｔｉｏｎ）は防止される。

第ｋ電力領域ブロック２３ｋが第１節電モードＳ３２である時、第ｋクロッククラスター２４ｋ又は第ｋ電力クラスター２６ｋは、コア２３１の制御に応答して第ｋ電力領域ブロック２３ｋを正常モードＳ３１又は第２節電モードＳ３３に入れるよう制御する。
例示的実施形態において、第ｋクロッククラスター２６ｋの制御下で、第ｋ電力領域ブロック２３ｋのクロック供給が再開される。クロック供給が再開されれば、第ｋ電力領域ブロック２３ｋは、正常モードＳ３１に進入する。例示的実施形態において、電力供給及び電力遮断が、クロック供給及びクロック遮断に代替されるものを除けば、第ｋ電力領域ブロック２３ｋにクロックを供給及び遮断する動作は、図３〜図６を参照して説明したものと同様に行われる。

例示的実施形態において、第ｋ電力クラスター２４ｋの制御下で、第ｋ電力領域ブロック２３ｋの電力供給が遮断される。電力供給が遮断されれば、第ｋ電力領域ブロック２３ｋは、第２節電モードＳ３３に進入する。第２節電モードＳ３３で、第ｋ電力領域ブロック２３ｋの動的電力消費及び静的電力消費が防止される。
第ｋ電力領域ブロック２３ｋが第２節電モードＳ３３である時、第ｋ電力クラスター２４ｋは、コア２３１の制御下で、第ｋ電力領域ブロック２３ｋを第１節電モードＳ３２で制御する。例えば、第ｋ電力クラスター２４ｋの制御下で、第ｋ電力領域ブロック２３ｋの電力供給が再開される。電力供給が再開されれば、第ｋ電力領域ブロック２３ｋは、第１節電モードＳ３２に進入する。

例示的実施形態において、第ｋ電力領域ブロック２３ｋに電力を供給及び遮断する動作は、図３〜図６を参照して説明したものと同様に行われる。
例示的実施形態において、中央クラスター２５０によって集積回路装置２００が制御されると仮定する。中央クラスター２５０は、集積回路装置２００を正常モードＳ３１、第１節電モードＳ３２、そして、第２節電モードＳ３３のうち一つで制御する。

集積回路装置２００が正常モードＳ３１である時、中央クラスター２５０は、コア２３１の制御に応答して集積回路装置２００を第１節電モードＳ３２に入れるよう制御する。
例えば、中央クラスター２５０は、特定順序に従って複数のクロッククラスター（２６１〜２６ｐ）を制御する。中央クラスター２５０の制御に応答して、複数のクロッククラスター（２６１〜２６ｐ）のそれぞれは、特定順序に従って複数の電力領域ブロック（２３１〜２３ｎ）のそれぞれに供給されるクロックを遮断する。

集積回路装置２００が第１節電モードＳ３２である時、中央クラスター２５０は、集積回路装置２００を正常モードＳ３１又は第２節電モードＳ３３に入れるよう制御する。
例えば、正常イベントが検出される時、中央クラスター２５０は、集積回路装置２００を正常モードＳ３１で制御する。例えば、中央クラスター２５０は、複数のクロッククラスター（２６１〜２６ｐ）を特定順序に従って制御する。

中央クラスター２５０の制御に応答して、複数のクロッククラスター（２６１〜２６ｐ）は、複数の電力領域ブロック（２３１〜２３ｎ）のクロック供給を特定順序に従って再開する。例示的実施形態において、電力供給及び電力遮断が、クロック供給及びクロック遮断に代替されるものを除けば、複数の電力領域ブロック（２３１〜２３ｎ）にクロックを供給及び遮断する動作は、図７〜図９を参照して説明したものと同様に行われる。

例示的実施形態において、節電イベントが検出される時、中央クラスター２５０は、集積回路装置２００を第２節電モードＳ３３に入れるよう制御する。例えば、集積回路装置２００が第１節電モードＳ３２に進入した後、特定時間が経過する時、中央クラスター２５０は、集積回路装置２００を第２節電モードＳ３３に入れるよう制御する。例えば、外部制御信号に応答して、中央クラスター２５０は、集積回路装置２００を第２節電モードＳ３３に入れるよう制御する。

中央クラスター２５０は、複数の電力クラスター（２４１〜２４ｎ）を特定順序に従って制御する。複数の電力クラスター（２４１〜２４ｎ）は、複数の電力領域ブロック（２３１〜２３ｎ）に供給される電力を特定順序に従って遮断する。
集積回路装置２００が第２節電モードＳ３３である時、中央クラスター２５０は、集積回路装置２００を第１節電モードＳ３２に入れるよう制御する。例えば、外部から制御信号が受信される時、または集積回路装置２００が第２節電モードＳ３３に進入した後、特定時間が経過する時、中央クラスター２５０は、集積回路装置２００を第１節電モードＳ３２に入れるよう制御する。

例えば、中央クラスター２５０は、複数の電力クラスター（２４１〜２４ｎ）を特定順序に従って制御する。複数の電力クラスター（２４１〜２４ｎ）は、複数の電力領域ブロック（２３１〜２３ｎ）の電力供給を特定順序に従って再開する。
複数の電力領域ブロック（２３１〜２３ｎ）に電力供給を遮断及び再開する動作は、図７〜図９を参照して説明したものと同様に行われる。

例示的実施形態において、集積回路装置２００が正常モードＳ３１である時、中央クラスター２５０は、コア２３１の制御に応答して集積回路装置２００を第２節電モードＳ３３に入れるよう制御するように構成することができる。例えば、コア２３１から節電要求が受信される時、中央クラスター２５０は、複数のクロッククラスター（２６１〜２６ｐ）を特定順序に従って制御し、複数の電力クラスター（２４１〜２４ｎ）を特定順序に従って制御する。

例示的実施形態において、正常イベントが検出される時、中央クラスター２５０は、集積回路装置２００を第２節電モードＳ３３から正常モードＳ３１に入れるよう制御することができる。例えば、中央クラスター２５０は、複数の電力クラスター（２４１〜２４ｎ）を特定順序に従って制御する。次に、中央クラスター２５０は、複数のクロッククラスター（２６１〜２６ｐ）を特定順序に従って制御する。

すなわち、集積回路装置２００が節電モードで制御される時、第１節電モードＳ３２は省略（ｓｋｉｐ）されうる。集積回路装置２００が正常モードで制御される時、第１節電モードＳ３２は省略されうる。また、集積回路装置２００が節電モード及び正常モードで制御される時、第１節電モードＳ３２は省略されうる。
上述した実施形態で、集積回路装置２００の電力領域ブロック及びクロック領域ブロックは一致すると仮定した。しかし、集積回路装置２００の電力領域ブロック及びクロック領域ブロックは異なりうる。

図１２は、本発明の実施形態によるシステムオンチップ（以下、ＳｏＣ）のブロック図である。
図１２を参照すると、ＳｏＣ１０１０は、電子装置、携帯用通信装置、またはＩＴ装置（ｉｎｆｏｒｍａｔｉｏｎ ｔｅｃｈｎｏｌｏｇｙ ｄｅｖｉｃｅ）に含まれうる。
ＳｏＣ１０１０は、複数の電力領域（ｐｏｗｅｒ ｄｏｍａｉｎｓ）（１０１１−１〜１０１１−ｎ）（ｎは、自然数）、電力供給回路１０１３、及び電力管理ユニット（ｐｏｗｅｒ ｍａｎａｇｅｍｅｎｔ ｕｎｉｔ、以下、ＰＭＵ）１０１７を含む。

それぞれの電力領域（１０１１−１〜１０１１−ｎ）、電力供給回路１０１３、及びＰＭＵ１０１７は、バス１０１５を通じて互いに通信することができる。
ＳｏＣ１０１０は、それぞれが複数の電力領域（１０１１−１〜１０１１−ｎ）の間に接続された複数の分離回路（ｉｓｏｌａｔｉｏｎ ｃｉｒｃｕｉｔｓ）（１０１２−１、１０１２−２、．．．）をさらに含みうる。

実施形態によって、複数の分離回路（１０１２−１、１０１２−２、．．．）のそれぞれは、複数の有限状態マシン（１０１９−１〜１０１９−ｎ）のそれぞれに保存されたレジスタ値に従って接続または分離されうる。他の実施形態によって、複数の分離回路（１０１２−１、１０１２−２、．．．）のそれぞれは、複数の有限状態マシン（１０１９−１〜１０１９−ｎ）のうちの何れか一つの有限状態マシンに保存されたレジスタ値に従って接続または分離されうる（図１７参照）。

複数の分離回路（１０１２−１、１０１２−２、．．．）のそれぞれは、複数の電力領域（１０１１−１〜１０１１−ｎ）のそれぞれの内部または外部に具現可能である。例えば、複数の分離回路（１０１２−１、１０１２−２、．．．）のそれぞれは、複数の電力領域（１０１１−１〜１０１１−ｎ）の間で発生する漏れ電流経路（ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ ｐａｔｈ）を遮断することができる。

複数の電力領域（１０１１−１〜１０１１−ｎ）のそれぞれは、複数のＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）コアを含む。
ここで、ＩＰコアとは、集積回路１０１０、例えば、ＳｏＣに集積することができる回路（ｃｉｒｃｕｉｔ）、ロジック（ｌｏｇｉｃ）、またはこれらの組合わせを意味する。また、前記回路または前記ロジックには、コード（ｃｏｄｅ）を保存することができる。

例えば、ＩＰコアは、ＣＰＵ、ＣＰＵに含まれた複数のコアのそれぞれ、ＭＦＣ（ｍｕｌｔｉ−Ｆｏｒｍａｔ Ｃｏｄｅｃ）、ビデオモジュール（例えば、カメラインターフェース（ｃａｍｅｒａ ｉｎｔｅｒｆａｃｅ）、ＪＰＥＧプロセッサ、ビデオプロセッサ、またはミキサー（ｍｉｘｅｒ）、など）、３Ｄグラフィックコア、オーディオシステム、ドライバー、ディスプレイドライバー、揮発性メモリ（ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）、不揮発性メモリ（ｎｏｎ−ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）、メモリコントローラ、またはキャッシュメモリなどを含む。

例えば、複数の電力領域（１０１１−１〜１０１１−ｎ）のそれぞれは、類似した機能を行う複数のアプリケーションの集合又は複数のモジュールの集合であり得る。アプリケーション又はモジュールは、ハードウェア、又はソフトウェアが内蔵されたハードウェアとして具現可能である。

電力供給回路１０１３は、外部、例えば、バッテリーから供給された外部電力ＥＸＰＷＲを受信し、複数の電力（ＰＷＲ１〜ＰＷＲｎ）を発生させる。
実施形態によって、複数の電力（ＰＷＲ１〜ＰＷＲｎ）のそれぞれは、複数の電力領域（１０１１−１〜１０１１−ｎ）のそれぞれに供給されうる。他の実施形態によって、複数の電力（ＰＷＲ１〜ＰＷＲｎ）のそれぞれは、複数の電力領域（１０１１−１〜１０１１−ｎ）のそれぞれに含まれた複数のＩＰコアのそれぞれに供給されうる。したがって、一つの電力領域には、少なくとも一つの電力が供給されうる。

ＰＭＵ１０１７は、複数の有限状態マシン（ｆｉｎｉｔｅ ｓｔａｔｅ ｍａｃｈｉｎｅｓ、ＦＳＭ）（１０１９−１〜１０１９−ｎ）を含む。複数の有限状態マシン（１０１９−１〜１０１９−ｎ）のそれぞれは、ＣＰＵ、例えば、第１電力領域１０１１−１に具現されたＣＰＵの制御によって、特に、ＣＰＵから出力された環境設定レジスタ値に従って、複数の電力領域（１０１１−１〜１０１１−ｎ）のそれぞれを独立して制御することができる。

複数の有限状態マシン（１０１９−１〜１０１９−ｎ）のそれぞれは、その中に含まれた環境設定レジスタ（ｃｏｎｆｉｇｕｒａｔｉｏｎ ｒｅｇｉｓｔｅｒ）に設定された環境設定レジスタ値に従って、複数の電力領域（１０１１−１〜１０１１−ｎ）のそれぞれに対する電力状態及び／又は動作状態を独立して制御することができる。環境設定レジスタは、１ビット又はそれ以上のビットを含む環境設定レジスタ値を保存することができるストレージ（ｓｔｏｒａｇｅ）の一例である。
例えば、環境設定レジスタ値は、複数のビット（ｂｉｔｓ）を含み、複数のビットのうちの一部のビットは、複数の有限状態マシン（１０１９−１〜１０１９−ｎ）のそれぞれを区分するための識別ビット（ｉｄｅｎｔｉｆｉｃａｔｉｏｎ ｂｉｔｓ）として使われる。

ここで、電力状態とは、パワーアップ（ｐｏｗｅｒ−ｕｐ）状態（または、パワーオン（ｐｏｗｅｒ−ｏｎ）状態）、パワーダウン（ｐｏｗｅｒ−ｄｏｗｎ）状態（または、パワーオフ（ｐｏｗｅｒ−ｏｆｆ）状態）、パワーアップシーケンス（ｐｏｗｅｒ−ｕｐ ｓｅｑｕｅｎｃｅ；または、パワーオンシーケンス）、またはパワーダウンシーケンス（または、パワーオフシーケンス）を意味する。
パワーアップ状態は、制御される電力領域（例えば、ターゲット（ｔａｒｇｅｔ）電力領域）の電力（または、電圧）が完全にパワーアップされた状態を意味する。パワーダウン状態は、ターゲット電力領域の電力がオフされた状態を意味する。

パワーアップシーケンスは、ターゲット電力領域が、パワーダウン状態から直接又は少なくとも一つの状態を経てパワーアップ状態に遷移（ｔｒａｎｓｉｔｉｏｎ）することを意味する。パワーダウンシーケンス（ｐｏｗｅｒ−ｄｏｗｎ ｓｅｑｕｅｎｃｅ）は、ターゲット電力領域が、直接又は少なくとも一つの状態を経てパワーアップ状態からパワーダウン状態に遷移することを意味する。
例えば、第１電力領域１０１１−１が、第１有限状態マシン１０１９−１の制御によってパワーアップ状態である時、第２電力領域１０１１−２は、第２有限状態マシン１０１９−２の制御によってパワーダウンシーケンスを行い、第３電力領域１０１１−３は、第３有限状態マシン１０１９−３の制御によってパワーアップシーケンスを行うことができる。

動作状態は、各ＩＰコアへのクロック信号の供給有無、各ＩＰコアに具現されたデータ保存装置（ｄａｔａ ｓｔｏｒａｇｅ ｄｅｖｉｃｅ）に保存されたデータ保持（ｄａｔａ ｒｅｔｅｎｔｉｏｎ）有無、各ＩＰコアのバス使用有無、各ＩＰコアに具現されたパッド（ｐａｄ）の分離または接続有無、または各ＩＰコアに具現されたインターフェースの活性化有無などによって決定されうる。
実施形態によって、電力状態と動作状態は、電力領域単位またはＩＰコア単位で制御されるが、本明細書では、説明の便宜上、電力領域単位で電力状態が制御され、ＩＰコア単位で動作状態が制御されるものを説明する。

しかし、一つの電力領域に含まれたＣＰＵが、複数のコアを含む時、複数のコアのそれぞれの電力状態（例えば、電力供給有無）と動作状態（例えば、リセット有無）のそれぞれは、コア単位で独立して制御することもできる。
例えば、ＣＰＵは、複数の電力領域（１０１１−１〜１０１１−ｎ）のそれぞれに含まれた複数のＩＰコアのそれぞれの動作（例えば、各ＩＰコアがパワーをどれほど消費しているかの有無、各ＩＰコアが特定動作を行っているかの有無、または各ＩＰコアがアイドル状態（ｉｄｌｅ ｓｔａｔｅ）であるかの有無）を監視し、該監視結果によって、複数の電力領域（１０１１−１〜１０１１−ｎ）のうちから制御される電力領域、すなわち、ターゲット電力領域を指示する環境設定レジスタ値を生成し、該生成された環境設定レジスタ値をバス１０１５を通じてＰＭＵ１０１７に出力することができる。

ターゲット電力領域の電力状態を制御することができる有限状態マシンは、ＣＰＵから出力された環境設定レジスタ値を解析し、該解析結果によって、電力領域単位でターゲット電力領域の電力状態を制御することができる。
また、有限状態マシンは、環境設定レジスタ値に従って、ターゲット電力領域に含まれた複数のＩＰコアのそれぞれの動作状態を独立して制御することができる。

実施形態によって、ＰＭＵ１０１７は、その中に含まれた中央環境設定レジスタ１０２１−１に設定された少なくとも一つの中央環境設定レジスタ値に従って、複数の有限状態マシン（１０１９−１〜１０１９−ｎ）の活性化順序又は活性化有無を決定する中央順序器（ｃｅｎｔｒａｌ ｓｅｑｕｅｎｃｅｒ）１０２１をさらに含みうる。

例えば、少なくとも一つの中央環境設定レジスタ値に従って、ＰＭＵ１０１７は、各電力領域（１０１１−１〜１０１１−ｎ）の電力状態を均一に（ｉｎ ａ ｕｎｉｆｏｒｍ）制御するＳｏＣレベル（ＳｏＣ−ｌｅｖｅｌ）電力制御動作または各電力領域（１０１１−１〜１０１１−ｎ）の電力状態を独立して制御する領域レベル（ｄｏｍａｉｎ−ｌｅｖｅｌ）電力制御動作を行うことができる。

本明細書で具体的な実施形態のなしに活性化と言及される時、前記活性化は、特定動作（例えば、電力供給有無、クロック供給有無、データ保持有無、分離（ｉｓｏｌａｔｉｏｎ）有無、またはリセット有無）を行うために特定の対象、例えば、状態または有限状態マシンが特定の行為や特定の仕事を行うことを意味する。

中央順序器１０２１は、複数の状態（ｓｔａｔｅｓ）を含む有限状態マシンとして具現可能である。例えば、状態は、回路、ロジック、コード、またはこれらの組合わせで具現可能である。
複数の状態のそれぞれの活性化順序又は活性化有無は、少なくとも一つの中央環境設定レジスタ値に従って決定され、複数の状態のそれぞれの活性化順序又は活性化有無によって、複数の有限状態マシン（例えば、１０１９−１〜１０１９−ｎ）のそれぞれの活性化順序又は活性化有無が決定されうる。

中央順序器１０２１は、複数の有限状態マシン（１０１９−１〜１０１９−ｎ）のそれぞれの活性化順序又は活性化有無のみを決定するだけであり、複数の有限状態マシン（１０１９−１〜１０１９−ｎ）のそれぞれの動作有無又は動作結果は決定しない。したがって、活性化された有限状態マシンでも、所定の行為または所定の仕事もしないこともある。

中央順序器１０２１は、複数の有限状態マシン（１０１９−１〜１０１９−ｎ）のそれぞれとハンドシェーキング（ｈａｎｄｓｈａｋｉｎｇ）を通じて互いに通信することができる。中央順序器１０２１は、ＳｏＣレベル電力制御を担当するので、中央順序器１０２１に保存された中央環境設定レジスタ値に従って活性化された複数の有限状態マシン（１０１９−１〜１０１９−ｎ）のそれぞれによって、独立して制御される複数の電力領域（１０１１−１〜１０１１−ｎ）のそれぞれの最終状態（ｆｉｎａｌ ｓｔａｔｅ）は互いに同一である。
最終状態が有限状態マシンの最終状態を意味する場合、最終状態に対応するサブ有限状態マシンは、特定の行為または特定の仕事を行うこともあり、行わないこともある。

例示的実施形態において、最終状態は、正常動作状態（ｎｏｒｍａｌ ｏｐｅｒａｔｉｏｎ ｓｔａｔｅ）、スリープ状態（ｓｌｅｅｐ ｓｔａｔｅ）、または深い停止状態（ｄｅｅｐ−ｓｔｏｐ ｓｔａｔｅ）であり得る。
正常動作状態では、複数の電力領域（１０１１−１〜１０１１−ｎ）のいずれもは、パワーアップ状態になる。スリープ状態では、ＰＭＵ１０１７を除外した複数の電力領域（１０１１−１〜１０１１−ｎ）のいずれもは、パワーダウン状態になる。深い停止状態では、複数の電力領域（１０１１−１〜１０１１−ｎ）のそれぞれに具現された複数のＩＰコアのそれぞれへのクロック信号の供給が遮断され、ＣＰＵに供給される電力もパワーダウン状態になる。

他の実施形態によって、ＰＭＵ１０１７は、リセットイベント（例えば、ハードウェアリセット（ｈａｒｄｗａｒｅ ｒｅｓｅｔ）、ソフトウェア（ｓｏｆｔｗａｒｅ）リセット、ウォームリセット（ｗａｒｍ ｒｅｓｅｔ）、またはウェークアップ（ｗａｋｅｕｐ）リセット）によって、複数の有限状態マシン（１０１９−１〜１０１９−ｎ）、及び中央順序器１０２１のうちからリセット機能を行う複数の有限状態マシンのそれぞれのリセット動作を制御することができるリセット順序器（ｒｅｓｅｔ ｓｅｑｕｅｎｃｅｒ）１０２３をさらに含みうる。

リセット順序器１０２３は、複数の状態を含む有限状態マシンとして具現可能である。
図１に示したように、リセット順序器１０２３は、各有限状態マシン（１０１９−１、１０１９−２）、及び中央順序器１０２１のリセット動作を制御することができる。

図１３に示すように、第１有限状態マシン１０１９−１は、複数のサブ−有限状態マシン（１１１９−１、１１１９−２）を含み、図１７に示すように、第２有限状態マシン１０１９−２は、複数のサブ−有限状態マシン（１２１０−１〜１２１０−ｓ）と複数のサブ−有限状態マシン（１２１０−１〜１２１０−ｓ）のそれぞれの活性化順序又は活性化有無を決定することができるメイン有限状態マシン１２００とを含む。
本明細書に記載の各有限状態マシンは、その名称にもかかわらず、ＣＰＵ１１１１から出力された環境設定レジスタ値を保存するための環境設定レジスタを含む。

図１３は、図１２に示した第１電力領域１０１１−１と第１有限状態マシン１０１９−１とのブロック図である。
図１２と図１３とを参照すると、例示的に示した第１電力領域１０１１−１は、ＣＰＵ１１１１、パワーライン１１０１、及び複数のスイッチ（１１１０−１、１１１０−２）を含む。

ＣＰＵ１１１１は、複数個のコア（１１１１−１、１１１１−２）を含み、各コア（１１１１−１、１１１１−２）に供給される電力ＰＷＲ１は、各サブ−有限状態マシン（１１１９−１、１１１９−２）の制御によって独立して制御される。また、各コア（１１１１−１、１１１１−２）のリセット有無は、各サブ−有限状態マシン（１１１９−１、１１１９−２）の制御によって独立して制御される。

例えば、第１サブ−有限状態マシン１１１９−１は、その中に含まれた環境設定レジスタ１１２０−１に設定された環境設定レジスタ値に従って、第１スイッチング信号ＳＷ１１又は第１リセット信号ＲＳＴ１を発生させうる。
したがって、第１スイッチ１１１０−１は、第１スイッチング信号ＳＷ１１に従って第１コア１１１１−１に電力ＰＷＲ１を供給するか、第１コア１１１１−１に供給される電力ＰＷＲ１を遮断することができる。

第２サブ−有限状態マシン１１１９−２は、その中に含まれた環境設定レジスタ１１２０−２に設定された環境設定レジスタ値に従って、第２スイッチング信号ＳＷ１２又は第２リセット信号ＲＳＴ２を発生させうる。
したがって、第２スイッチ１１１０−２は、第２スイッチング信号ＳＷ１２に従って第２コア１１１１−２に電力ＰＷＲ１を供給するか、第２コア１１１１−２に供給される電力ＰＷＲ１を遮断することができる。

例えば、各コア（ＩＰコア）（１１１１−１、１１１１−２）の電力状態がパワーアップ状態、すなわち、電力ＰＷＲ１が、各各コア（ＩＰコア）（１１１１−１、１１１１−２）に供給されている時、環境設定レジスタ１１２０−１に保存された環境設定レジスタ値がＣＰＵ１１１１によって“０ｘ０”に設定されれば、第１サブ−有限状態マシン１１１９−１は、ハイレベルを有するスイッチ信号ＳＷ１１を出力する。したがって、ＰＭＯＳトランジスタとして具現された第１スイッチ１１１０−１がターンオフされるので、第１コア１１１１−１に供給される電力ＰＷＲ１は遮断される。

逆に、各コア（ＩＰコア）（１１１１−１、１１１１−２）の電力状態がパワーダウン状態、すなわち、電力ＰＷＲ１が、各コア（ＩＰコア）（１１１１−１、１１１１−２）に供給されていない時、環境設定レジスタ１１２０−１に保存された環境設定レジスタ値がＣＰＵ１１１１によって“０ｘ３”に設定されれば、第１サブ−有限状態マシン１１１９−１は、ローレベルを有するスイッチ信号ＳＷ１１を出力する。したがって、ＰＭＯＳトランジスタとして具現された第１スイッチ１１１０−１はターンオンされるので、第１コア１１１１−１に電力ＰＷＲ１が供給される。

環境設定レジスタ１１２０−２に設定された環境設定レジスタ値に従って、第２サブ−有限状態マシン１１１９−２は、第２コア１１１１−２に電力ＰＷＲ１を供給するか、第２コア１１１１−２に供給される電力ＰＷＲ１を遮断することができる。

図１４は、図１２に示した第２電力領域のブロック図であり、図１５は、図１３に示したデータ保存装置のブロック図であり、図１６は、図１２に示した分離回路のブロック図であり、図１７は、図１２に示した第２有限状態マシンのブロック図である。

図１４から図１７を参照すると、例示的に示した第２電力領域１０１１−２は、複数の第１スイッチ（１１３０−１〜１１３０−ｋ）（ｋは、自然数）、複数のＩＰコア（１１４０−１〜１１４０−ｍ）（ｍは、自然数）、複数の第２スイッチ（１１４９−１〜１１４９−ｍ）、クロック管理ユニット（ｃｌｏｃｋ ｍａｎａｇｅｍｅｎｔ ｕｎｉｔ、ＣＭＵ）１１５０、及び位相同期ループ（ｐｈａｓｅ ｌｏｃｋｅｄ ｌｏｏｐ、ＰＬＬ）１１５１を含む。

複数の第１スイッチ（１１３０−１〜１１３０−ｋ）のそれぞれは、パワーライン１１３１−１と共通パワーライン１１３１−２との間に接続される。
例えば、複数の第１スイッチ（１１３０−１〜１１３０−ｋ）のそれぞれが、ＰＭＯＳトランジスタとして具現される時、パワーダウンシーケンスで、複数の第１スイッチ（１１３０−１〜１１３０−ｋ）のそれぞれは、第１サブ−有限状態マシン１２１０−１から出力された複数のスイッチング信号（ＳＷ３１〜ＳＷ３ｋ）のそれぞれによってターンオフされうる。

すなわち、複数のスイッチング信号（ＳＷ３１〜ＳＷ３ｋ）のそれぞれのレベルは、第１サブ−有限状態マシン１２１０−１に具現された環境設定レジスタ１２１１−１に設定された環境設定レジスタ値に従って決定されうる。
パワーアップシーケンスで、複数の第１スイッチ（１１３０−１〜１１３０−ｋ）のそれぞれは、第１サブ−有限状態マシン１２１０−１から出力された複数のスイッチング信号（ＳＷ３１〜ＳＷ３ｋ）のそれぞれに従ってターンオンされうる。

すなわち、複数のスイッチング信号（ＳＷ３１〜ＳＷ３ｋ）のそれぞれのレベルは、第１サブ−有限状態マシン１２１０−１に具現された環境設定レジスタ１２１１−１に設定された環境設定レジスタ値に従って決定されうる。ＣＰＵ１１１１は、環境設定レジスタ１２１１−１に保存される環境設定レジスタ値を設定することができる。

各ＩＰコア（１１４０−１〜１４０−ｍ）は、各内部ロジック回路（１１４１−１〜１１４１−ｍ）と各インターフェース（１１４５−１〜１１４５−ｍ）とを含む。各内部ロジック回路（１１４１−１〜１１４１−ｍ）は、各ＩＰコア（１１４０−１〜１１４０−ｍ）のコアであって、各データ保存装置（１１４３−１〜１１４３−ｍ）を含みうる。

各データ保存装置（１１４３−１〜１１４３−ｍ）の構造は、図１５に示すものである。
各データ保存装置（１１４３−１〜１１４３−ｍ）の構造は、実質的に同一であるので、説明の便宜上、一つのデータ保存装置１１４３−１を示す。
各データ保存装置（１１４３−１〜１１４３−ｍ）は、パワーダウンシーケンス又はパワーダウン状態で保存しなければならないデータＤＡＴＡを保持（ｒｅｔｅｎｔｉｏｎ）する機能を行うデータ保存装置の一例である。

データ保存装置１１４３−１は、第１データ保存装置１１４４−１と第２データ保存装置１１４４−２とを含む。
第１データ保存装置１１４４−１は、第３サブ−有限状態マシン１２１０−３から出力された保持制御信号ＲＣ１に従って、その中に保存されたデータを第２データ保存装置１１４４−２に伝送する。したがって、第２データ保存装置１１４４−２は、パワーダウンシーケンス又はパワーダウン状態でもデータを保持することができる。例えば、各データ保存装置（１１４４−１、１１４４−２）は、ラッチとして具現可能である。

各データ保存装置（１１４３−１〜１１４３−ｍ）のデータ保持有無は、第３サブ−有限状態マシン１２１０−３から出力された複数の制御信号（ＲＣ１〜ＲＣｍ）のそれぞれの活性化順序又は活性化有無に従って決定される。複数の制御信号（ＲＣ１〜ＲＣｍ）のそれぞれの活性化順序又は活性化有無は、第３サブ−有限状態マシン１２１０−３の環境設定レジスタ１２１１−３に保存された環境設定レジスタ値のそれぞれに従って決定される。ＣＰＵ１１１１は、環境設定レジスタ１２１１−３に保存される環境設定レジスタ値を設定することができる。

複数の第２スイッチ（１１４９−１〜１１４９−ｍ）のそれぞれの活性化順序又は活性化有無は、ＣＭＵ１１５０から出力された複数の制御信号（ＣＴ１〜ＣＴｍ）のそれぞれの活性化順序又は活性化有無に従って決定される。ＣＭＵ１１５０は、第２サブ−有限状態マシン１２１０−２から出力された制御信号ＣＭＵＣに従って、複数の制御信号（ＣＴ１〜ＣＴｍ）のそれぞれの活性化順序又は活性化有無を決定する。
実施形態によって、複数の第２スイッチ（１１４９−１〜１１４９−ｍ）のそれぞれの活性化順序又は活性化有無は、第２サブ−有限状態マシン１２１０−２の制御によって直接決定されうる。

複数の第２スイッチ（１１４９−１〜１１４９−ｍ）のそれぞれは、ＡＮＤゲートとして具現可能である。したがって、各ＡＮＤゲート（１１４９−１〜１１４９−ｍ）は、各制御信号（ＣＴ１〜ＣＴｍ）のレベルによって、各クロック信号（ＣＬＫ１〜ＣＬＫｍ）を各ＩＰコア（１１４０−１〜１１４０−ｍ）に供給するか、遮断することができる。
ＣＭＵ１１５０は、ＰＬＬ１１５１から出力したクロック信号ＣＬＫによって、複数のクロック信号（ＣＬＫ１〜ＣＬＫｍ）を発生させうる。複数のクロック信号（ＣＬＫ１〜ＣＬＫｍ）のそれぞれは、複数のＩＰコア（１１４０−１〜１１４０−ｍ）のそれぞれの動作クロック信号として使われる。

回路又はロジックとして具現可能な各インターフェース（１１４５−１〜１１４５−ｍ）は、ＰＭＵ１０１７内に具現され、各インターフェース（１１４５−１〜１１４５−ｍ）の動作を制御することができるサブ−有限状態マシン（図示せず）から出力された各制御信号（ＰＣ１〜ＰＣｍ）によってイネーブル又はディセーブルされうる。各制御信号（ＰＣ１〜ＰＣｍ）の活性化順序又は活性化有無は、サブ−有限状態マシンに具現された環境設定レジスタに設定された各環境設定レジスタ値によって決定される。

各インターフェース（１１４５−１〜１１４５−ｍ）は、パッドであり得る。各パッドは、各制御信号（ＰＣ１〜ＰＣｍ）によって分離、接続、または保持することができる。
また、各インターフェース（１１４５−１〜１１４５−ｍ）は、オシレーターパッド（ｏｓｃｉｌｌａｔｏｒ ｐａｄ）であり得る。各オシレーターパッドは、各制御信号（ＰＣ１〜ＰＣｍ）によってオン又はオフされうる。

図１７に示すように、第２有限状態マシン１０１９−２は、複数のサブ−有限状態マシン（１２１０−１〜１２１０−ｓ）のそれぞれの活性化順序又は活性化有無を決定するためのメイン有限状態マシン１２００を含む。
複数のサブ−有限状態マシン（１２１０−１〜１２１０−ｓ）のそれぞれの活性化順序又は活性化有無は、メイン有限状態マシン１２００の環境設定レジスタ１２０１に設定された環境設定レジスタ値に従って決定される。ＣＰＵ１１１１は、環境設定レジスタ１２０１に保存される環境設定レジスタ値を設定することができる。

上述したように、メイン有限状態マシン１２００と複数のサブ−有限状態マシン（１２１０−１〜１２１０−ｓ）のそれぞれは、ハンドシェーキングを通じて互いに通信する。
ＣＰＵ１１１１は、各電力領域（１０１１−１〜１０１１−ｎ）に含まれた各ＩＰコアの状態を監視し、該監視結果によって、各環境設定レジスタ（１２０１、及び１２１１−１〜１２１１−ｓ）に設定される環境設定レジスタ値を生成することができる。

図１８は、本発明の実施形態による有限状態マシンの包括的な状態図である。
図１８を参照すると、包括的な状態図は、複数の状態（Ｓ１００１〜Ｓ１０２３）を含む。
本明細書に記載の各有限状態マシンは、複数の状態（Ｓ１００１〜Ｓ１０２３）のうちの少なくとも二つの状態を含む。

回路、ロジック、コード、又はこれらの組合わせで具現可能な各状態（Ｓ１００１〜Ｓ１０２３）は、各状態（Ｓ１００１〜Ｓ１０２３）に対応する下位有限状態マシンの動作を制御することができる。また、各状態（Ｓ１００１〜Ｓ１０２３）は、各状態（Ｓ１００１〜Ｓ１０２３）に対応する下位有限状態マシンとハンドシェーキングとを通じて要求信号（ｒｅｑｕｅｓｔ ｓｉｇｎａｌ）と応答信号（ａｃｋｎｏｗｌｅｄｇｅ ｓｉｇｎａｌ）とを送受信することができる。

各条件、例えば、要求信号（Ｃ１〜Ｃ９）は、上位有限状態マシンから出力された信号であり、各条件、例えば、要求信号（Ｃ１１〜Ｃ１３）は、有限状態マシンの内部で生成された信号である。
図１８を参照すると、対応する上位有限状態マシンから出力された各要求信号（Ｃ１〜Ｃ９）に従って、各状態（Ｓ１００５、Ｓ１００８、Ｓ１０１１、Ｓ１０１３、Ｓ１０２３、Ｓ１０２０、Ｓ１０１７、及びＳ１０１５）が実行される。

リセットシーケンス（ｒｅｓｅｔ ｓｅｑｕｅｎｃｅ）は、状態Ｓ１００１から状態Ｓ１００３までを含む。
例えば、状態Ｓ１００１でリセットイベントＣ９が入力されれば、リセット順序器１０２３は、状態Ｓ１００２と状態Ｓ１００３とを順次に行う。各状態Ｓ１００２、Ｓ１００３は、ハンドシェーキングを通じて各下位有限状態マシンと通信する。したがって、ターゲット電力領域は、状態Ｓ１００２と状態Ｓ１００３とを通じてパワーアップ状態Ｓ１００４に遷移する。

パワーダウンシーケンスは、状態Ｓ１００５から状態Ｓ１０１３までを含む。
ＣＰＵから出力された環境設定レジスタ値に従って、複数の状態（Ｓ１００５〜Ｓ１０１３）のそれぞれの活性化順序又は活性化有無が決定される。
パワーアップ状態Ｓ１００４を有する有限状態マシンに上位有限状態マシンから条件Ｃ１、例えば、パワーダウン要求信号が入力されれば、状態Ｓ１００４は状態Ｓ１００５に遷移する。状態Ｓ１００５は、自身の下位有限状態マシンとハンドシェーキングとを通じて通信し、状態Ｓ１００５は、下位有限状態マシンから出力された応答信号に従って状態Ｓ１００６に遷移する。状態Ｓ１００６は、自身の下位有限状態マシンとハンドシェーキングとを通じて通信し、状態Ｓ１００６は、下位有限状態マシンから出力された応答信号に従って状態Ｓ１００７に遷移する。

上位有限状態マシンから条件Ｃ２が入力される前に条件Ｃ１１が発生すれば、状態Ｓ１００７は状態Ｓ１００８に遷移せずに状態Ｓ１０２１に遷移する。しかし、条件Ｃ１１が発生する前に上位有限状態マシンから条件Ｃ２が入力されれば、状態Ｓ１００７は状態Ｓ１００８に遷移する。パワーアップ状態Ｓ１００４は、複数の状態（Ｓ１００５〜Ｓ１０１３）を通じてパワーダウン状態Ｓ１０１４に遷移する。

パワーアップシーケンスは、状態Ｓ１０１５から状態Ｓ１０２３までを含む。
ＣＰＵから出力された環境設定レジスタ値に従って、複数の状態（Ｓ１０１５〜Ｓ１０２３）のそれぞれの活性化順序又は活性化有無が決定される。
上位有限状態マシンから条件Ｃ８が入力されれば、パワーダウン状態Ｓ１０１４は状態Ｓ１０１５に遷移し、状態Ｓ１０１５は、自身の下位有限状態マシンとハンドシェーキングとを通じて通信し、下位有限状態マシンから応答信号が入力されれば、状態Ｓ１０１５は状態Ｓ１０１６に遷移する。

状態Ｓ１０１６は、自身の下位有限状態マシンとハンドシェーキングとを通じて通信する。上位有限状態マシンから条件Ｃ７が入力されれば、状態Ｓ１０１６は状態Ｓ１０１７に遷移し、状態Ｓ１０１７は、自身の下位有限状態マシンとハンドシェーキングとを通じて通信する。状態Ｓ１０１４は、複数の状態（Ｓ１０１５〜Ｓ１０２３）を通じてパワーアップ状態Ｓ１００４に遷移する。

例えば、活性化された状態に対応する下位有限状態マシンは、上記状態から出力された要求信号によって行為又は仕事を行うこともあり、行わないこともある。
例えば、パワーダウンシーケンスで環境設定レジスタ値に従って状態（Ｓ１００５〜Ｓ１０１３）のいずれもが活性化されても、状態Ｓ１００７に対応する下位有限状態マシンが所定の行為又は所定の仕事もしないこともある。
この場合、状態Ｓ１００７は、下位有限状態マシンから出力された応答信号に従って状態Ｓ１００８にすぐに遷移する。すなわち、状態Ｓ１００７はバイパスされうる。バイパスされた状態又はバイパスされた状態に対応する有限状態マシンは、非活性化（ｄｅａｃｔｉｖａｔｉｏｎ）されたと定義することができる。

例えば、環境設定レジスタ値‘１’に該当する状態の下位有限状態マシンが所定の行為又は仕事を行い、環境設定レジスタ値‘０’に該当する状態の下位有限状態マシンが、所定の行為又は所定の仕事を行わないと定義すれば、環境設定レジスタ値のそれぞれに対応する複数の状態のそれぞれの活性化順序又は活性化有無は決定されうる。
例えば、パワーダウンシーケンスで環境設定レジスタ値が‘１１１１１１１１１’に設定されれば、複数の状態（Ｓ１００５〜Ｓ１０１３）は順次に活性化され、これにより、複数の状態（Ｓ１００５〜Ｓ１０１３）のそれぞれに対応する下位有限状態マシンは、所定の行為または所定の仕事を行うことができる。しかし、環境設定レジスタ値が‘１０１０１０１０１’に設定されれば、各状態（Ｓ１００６、Ｓ１００８、Ｓ１０１０、及びＳ１０１２）はバイパスされる。すなわち、各状態（Ｓ１００６、Ｓ１００８、Ｓ１０１０、及びＳ１０１２）は、非活性化されたと定義することができる。

実施形態によって、環境設定レジスタ値が‘１０１０１０１０１’に設定されれば、状態Ｓ１００５に対応する行為又は仕事が終了すれば、状態Ｓ１００５は状態Ｓ１００７に遷移（または、ジャンプ）し、状態Ｓ１００７に対応する行為又は仕事が終了すれば、状態Ｓ１００７は状態Ｓ１００９に遷移する。同様に、状態Ｓ１００９は状態Ｓ１０１１に遷移し、状態Ｓ１０１１は状態Ｓ１０１３に遷移する。したがって、環境設定レジスタ値は、複数の状態のそれぞれの活性化順序又は活性化有無を決定することができる。複数の状態のそれぞれの活性化順序又は活性化有無に従って、複数の有限状態マシンのそれぞれの活性化順序又は活性化有無が決定される。

上述したように、環境設定レジスタ値‘１’に対応する状態、又は状態に対応する有限状態マシンは活性化されたと表現し、環境設定レジスタ値‘０’に対応する状態、又は状態に対応する有限状態マシンは非活性化されたと表現することができる。

図１９は、図１８に示した状態図の一実施形態によるサブセットを示す図である。
図１９に示したサブセットは、図１８の状態図に含まれた複数の状態（Ｓ１００１〜Ｓ１０２３）のうちから二つの状態Ｓ１００４、Ｓ１０１４のみを含む有限状態マシンの状態図である。

図１２、図１３、図１７、図１８、及び図１９を参照すると、各サブ−有限状態マシン（１１１９−１、１２１０−１）は、二つの状態（Ｓ１００４、Ｓ１０１４）を含む。パワーアップ状態Ｓ１００４でターゲット電力領域は正常に動作し、パワーダウン状態Ｓ１０１４でターゲット電力領域はパワーダウン状態である。
各状態（Ｓ１００４、Ｓ１０１４）は、各要求信号（ｄｏｗｎ＿ｒｅｑ、ｕｐ＿ｒｅｑ）によって遷移される。各要求信号（ｄｏｗｎ＿ｒｅｑ、ｕｐ＿ｒｅｑ）のソースは、中央順序器１０２１又は各サブ−有限状態マシン（１１１９−１、１２１０−１）の各環境設定レジスタ（１１２０−１、１２１１−１）である。
中央順序器１０２１は、ＳｏＣレベル電力制御を担当し、各環境設定レジスタ（１１２０−１、１２１１−１）は、領域レベル電力制御を担当する。

図２０は、図１８に示した状態図の他の実施形態によるサブセットを示す図である。
図２０に示したサブセットは、図１８の状態図に含まれた複数の状態（Ｓ１００１〜Ｓ１０２３）のうちから複数の状態（Ｓ１００４〜Ｓ１００７、Ｓ１００９、Ｓ１０１４、Ｓ１０１９、及びＳ１０２１〜Ｓ１０２３）を含む有限状態マシンの状態図である。

図２０を参照すると、パワーアップ状態Ｓ１００４とパワーダウン状態Ｓ１０１４との間には、複数の状態（Ｓ１００５、Ｓ１００６、Ｓ１００７、及びＳ１００９）が存在する。
上位有限状態マシンから出力された一つの要求信号ｄｏｗｎ＿ｒｅｑによって、パワーアップ状態Ｓ１００４は、複数の状態（Ｓ１００５〜Ｓ１００９）を通じてパワーダウン状態Ｓ１０１４に遷移することができる。すなわち、パワーアップ状態Ｓ１００４を有する電力領域又はＩＰコアは、複数の状態（Ｓ１００５、Ｓ１００６、Ｓ１００７、及びＳ１００９）を含むパワーダウンシーケンスを通じてパワーダウン状態Ｓ１０１４に遷移することができる。

上位有限状態マシンから出力された一つの要求信号ｕｐ＿ｒｅｑによって、パワーダウン状態Ｓ１０１４は、複数の状態（Ｓ１０１９、Ｓ１０２１、Ｓ１０２２、及びＳ１０２３）を通じてパワーアップ状態Ｓ１００４に遷移することができる。すなわち、パワーダウン状態Ｓ１０１４を有する電力領域又はＩＰコアは、複数の状態（Ｓ１０１９、Ｓ１０２１、Ｓ１０２２、及びＳ１０２３）を含むパワーアップシーケンスを通じてパワーアップ状態Ｓ１００４に遷移することができる。

図２１は、図１８に示した状態図のまた他の実施形態によるサブセットを示す図である。
図２１を参照すると、パワーアップ状態Ｓ１００４とパワーダウン状態Ｓ１０１４との間には、複数の状態（Ｓ１００５、Ｓ１００６、Ｓ１００７、及びＳ１００９）が存在する。複数の要求信号（ｄｏｗｎ＿ｒｅｑ［０］、ｄｏｗｎ＿ｒｅｑ［１］）によって、パワーアップ状態Ｓ１００４は、複数の状態（Ｓ１００５、Ｓ１００６、Ｓ１００７、及びＳ１００９）を通じてパワーダウン状態Ｓ１０１４に遷移することができる。

すなわち、パワーアップ状態Ｓ１００４を有する電力領域又はＩＰコアは、複数の状態（Ｓ１００５、Ｓ１００６、Ｓ１００７、及びＳ１００９）を含むパワーダウンシーケンスを通じてパワーダウン状態Ｓ１０１４に遷移することができる。複数の要求信号（ｄｏｗｎ＿ｒｅｑ［０］、ｄｏｗｎ＿ｒｅｑ［１］）のそれぞれは、同一の上位有限状態マシンまたは相異なる上位有限状態マシンから出力される。
例えば、最初の要求信号ｄｏｗｎ＿ｒｅｑ［０］によって、ターゲット電力領域に対応するあらゆるバスマスタがディセーブルされ、二番目の要求信号ｄｏｗｎ＿ｒｅｑ［１］によって、ターゲット電力領域に供給される電力が遮断されうる。

複数の要求信号（ｕｐ＿ｒｅｑ［０］、ｕｐ＿ｒｅｑ［１］）によって、パワーオフ状態Ｓ１０１４は、複数の状態（Ｓ１０１９、Ｓ１０２１、Ｓ１０２２、及びＳ１０２３）を通じてパワーアップ状態Ｓ１００４に遷移することができる。すなわち、パワーアップ状態Ｓ１００４を有する電力領域又はＩＰコアは、複数の状態（Ｓ１０１９、Ｓ１０２１、Ｓ１０２２、及びＳ１０２３）を含むパワーアップシーケンスを通じてパワーアップ状態Ｓ１００４に遷移することができる。複数の要求信号（ｕｐ＿ｒｅｑ［０］、ｕｐ＿ｒｅｑ［１］）のそれぞれは、同一の上位有限状態マシンまたは相異なる上位有限状態マシンから出力される。

図２２は、図１８に示した状態図のさらに他の実施形態によるサブセットを示す図である。
図２１と図２２とを参照すると、パワーダウンシーケンスに含まれた状態Ｓ１００７は、状態Ｓ１００９を通じてパワーダウン状態Ｓ１０１４に到逹する前に、条件Ｃ１１によってパワーアップシーケンスに含まれた状態Ｓ１０２１に遷移することができる。この場合、パワーアップ状態Ｓ１００４を有する電力領域又はＩＰコアは、パワーダウン状態Ｓ１０１４に到逹する前に、各状態（Ｓ１０２１、Ｓ１０２２、及びＳ１０２３）を通じて再びパワーアップ状態Ｓ１００４に戻ることができる。

図２２に示したように、最初のダウン要求信号ｄｏｗｎ＿ｒｅｑ［０］によって、ターゲット電力領域、例えば、ＣＰＵのＬ２キャッシュメモリに対するデータ保持が行われ、二番目のダウン要求信号ｄｏｗｎ＿ｒｅｑ［１］によって、ターゲット電力領域、例えば、Ｌ２キャッシュメモリに供給される電力が遮断されうる。

図２３は、図１８に示した状態図のさらに他の実施形態によるサブセットを示す図である。
図２２と図２３とを参照すると、リセット機能を行う有限状態マシンは、上位有限状態マシンから出力されたリセット要求信号ｒｅｓｅｔ＿ｒｅｑによって、複数の状態（Ｓ１００２、Ｓ１００３）を含むリセットシーケンスを行う。したがって、有限状態マシンの制御によって、当該電力領域は、状態Ｓ１００１からパワーアップ状態Ｓ１００４に遷移する。

図２４は、リセット動作を行う有限状態マシンの状態図である。
図１２と図２４とを参照すると、リセットイベントが発生すれば（Ｓ１１００）、リセット順序器１０２３は、リセットイベントによって複数の有限状態マシン（１０１１−１〜１０１１−ｎ）のうちからリセット機能を行う複数の有限状態マシンのそれぞれのリセット動作を制御する。
例えば、リセット順序器１０２３は、ブランチ（ｂｒａｎｃｈ）のない有限状態マシンとして具現可能である。

図２４に示したように、リセット順序器１０２３の制御によって、ターゲット電力領域又はターゲットＩＰコアに対するリセット動作を行う有限状態マシンは、複数の状態（Ｓ１１１０〜Ｓ１１５０）を含む。
リセット動作時に、リセット順序器１０２３又は有限状態マシンのリセットサブ有限状態マシンは、オシレーターに供給される電力を待機させ（Ｓ１１１０）、ＣＭＵがリセットされ（Ｓ１１２０）、内部ロジック回路がリセットされ（Ｓ１１３０）、メモリに含まれた各サブブロックがリセットされ（Ｓ１１４１、Ｓ１１４３、及びＳ１１４５）、ＣＰＵがリセットされる（Ｓ１１５０）。したがって、当該電力領域又はＩＰコアは、パワーアップ状態になる（Ｓ１１６０）。

図２５は、図１２に示したＳｏＣの動作を説明するためのフローチャートである。
図１２と図２５とを参照すると、ＣＰＵは、複数の電力領域（１０１１−１〜１０１１−ｎ）のそれぞれに含まれたＩＰコアのそれぞれの動作を監視し、該監視結果によって、環境設定レジスタ値を生成する（ステップＳ１２００）。
それぞれが複数のＩＰコアを含む複数の電力領域（１０１１−１〜１０１１−ｎ）のそれぞれを独立して制御する複数の有限状態マシン（１０１９−１〜１０１９−ｎ）のうちの何れか一つの有限状態マシンが、ＣＰＵから出力された環境設定レジスタ値を受信する（ステップＳ１２１０）。
前記何れか一つの有限状態マシンは、環境設定レジスタ値によって、複数の電力領域（１０１１−１〜１０１１−ｎ）のうちの何れか一つの電力領域の電力状態と動作状態とを独立して制御する（ステップＳ１２２０）。

図２６は、階層的に具現された複数の有限状態マシンの一実施形態を概念的に示す図である。図１２と図２６とを参照すると、ＳｏＣ１０１０は、それぞれが複数のＩＰコアを含む複数の電力領域（１０１１−１〜１０１１−ｎ）と、ＰＭＵ１０１７とを含む。
ＰＭＵ１０１７は、階層的に具現された複数の有限状態マシン（以下、ＦＳＭ）（１０２１、１０１９−１〜１０１９−ｎ、ＧＣ１〜ＧＣｐ）を含む。
図２６では、説明の便宜上、３つの階層に具現された複数のＦＳＭ（１０２１、１０１９−１〜１０１９−ｎ、ＧＣ１〜ＧＣｐ）を示すが、これに限定されるものではない。

複数のＦＳＭ（１０２１、１０１９−１〜１０１９−ｎ、ＧＣ１〜ＧＣｐ）のうちから子ＦＳＭ（１０１９−１〜１０１９−ｎ）のそれぞれの活性化順序又は活性化有無は、子ＦＳＭ（１０１９−１〜１０１９−ｎ）のそれぞれが属する親ＦＳＭ１０２１、例えば、中央順序器に設定された第１レジスタ値によって決定される。
子ＦＳＭ（１０１９−１〜１０１９−ｎ）のそれぞれに属する孫ＦＳＭグループ（ＧＣ１〜ＧＣｐ）のそれぞれの活性化順序又は活性化有無は、子ＦＳＭ（１０１９−１〜１０１９−ｎ）のそれぞれに設定された第２レジスタ値によって決定される。孫ＦＳＭグループ（ＧＣ１〜ＧＣｐ）のそれぞれは、複数の孫ＦＳＭを含む。

子ＦＳＭ（１０１９−１〜１０１９−ｎ）のそれぞれは、複数の電力領域（１０１１−１〜１０１１−ｎ）のそれぞれを独立して制御し、孫ＦＳＭグループ（ＧＣ１〜ＧＣｐ）のそれぞれに含まれた孫ＦＳＭのそれぞれは、複数の電力領域（１０１１−１〜１０１１−ｎ）のそれぞれに含まれた複数のＩＰコアのそれぞれの電力状態と動作状態とを独立して制御する。

図２７は、階層的に具現された複数の有限状態マシンの他の実施形態を概念的に示す図である。
図１２、図２６、及び図２７を参照すると、ＰＭＵ１０１７は、複数の有限状態マシン（１０１９−１〜１０１９−ｎ）のうちからリセット機能を行う複数の有限状態マシン（１０１９−１、１０１９−２）のそれぞれのリセット動作を制御するリセット順序器１０２３をさらに含む。実施形態によって、リセット順序器１０２３は、中央順序器１０２１のリセット動作を制御することができる。

図２８は、図１２に示したＳｏＣを含む電子装置のブロック図である。
図１２と図２８とを参照すると、電子装置１３００は、パーソナルコンピュータ（ＰＣ）、ラップトップコンピュータ、携帯電話機（ｍｏｂｉｌｅ ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、タブレットＰＣ（ｔａｂｌｅｔ ＰＣ）、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、またはＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）として具現可能である。
電子装置１３００は、ＳｏＣ１０１０と複数のインターフェース（１３１１〜１３２３）とを含む。ＳｏＣ１０１０のＣＰＵは、ＳｏＣ１０１０の全般的な動作を制御する。

ＳｏＣ１０１０は、複数のインターフェース（１３１１〜１３２３）のそれぞれを通じて複数の周辺装置のそれぞれと通信することができる。例えば、複数のインターフェース（１３１１〜１３２３）のそれぞれは、各電力領域（１０１１−１〜１０１１−ｎ）に具現された複数のＩＰコアのうちから対応するＩＰコアから出力された少なくとも一つの制御信号を、複数の周辺装置のそれぞれに伝送しうる。
例えば、ＳｏＣ１０１０は、各ディスプレイインターフェース（１３１１、１３１２）を通じて各平板ディスプレイ装置の電力状態と動作状態とを制御することができる。

平板ディスプレイ装置は、ＬＣＤ（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｅｖｉｃｅ）ディスプレイ、ＬＥＤ（ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ）ディスプレイ、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）ディスプレイ、またはＡＭＯＬＥＤ（Ａｃｔｉｖｅ Ｍａｔｒｉｘ Ｏｒｇａｎｉｃ Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）ディスプレイを含む。
ＳｏＣ１０１０は、カムコーダインターフェース１３１３を通じてカムコーダの電力状態と動作状態とを制御し、ＴＶインターフェース１３１４を通じてＴＶモジュールの電力状態と動作状態とを制御し、イメージセンサーインターフェース１３１５を通じてカメラモジュール又はイメージセンサーモジュールの電力状態と動作状態とを制御することができる。

ＳｏＣ１０１０は、ＧＰＳインターフェース１３１６を通じてＧＰＳモジュールの電力状態と動作状態とを制御し、ＵＷＢインターフェース１３１７を通じてＵＷＢ（ｕｌｔｒａ ｗｉｄｅｂａｎｄ）モジュールの電力状態と動作状態とを制御し、ＵＳＢドライブインターフェース１３１８を通じてＵＳＢドライブの電力状態と動作状態とを制御することができる。
ＳｏＣ１０１０は、ＤＲＡＭインターフェース１３１９を通じてＤＲＡＭの電力状態と動作状態とを制御し、不揮発性メモリインターフェース１３２０、例えば、フラッシュメモリインターフェースを通じて不揮発性メモリ、例えば、フラッシュメモリの電力状態と動作状態とを制御し、オーディオインターフェース１３２１を通じてオーディオモジュールの電力状態と動作状態とを制御し、ＭＦＣインターフェース１３２２を通じてＭＦＣの電力状態を制御し、ＭＰ３プレーヤーインターフェース１３２３を通じてＭＰ３プレーヤーの電力状態を制御することができる。
ここで、モジュール（ｍｏｄｕｌｅ）またはインターフェースは、ハードウェアまたはソフトウェアとして具現可能である。

本発明の詳細な説明では、具体的な実施形態に関して説明したが、本発明の範囲と技術的思想から外れない範囲内でさまざまな変形が可能である。したがって、本発明の範囲は、前述した実施形態に限定されて決定されてはならず、後述する特許請求の範囲だけではなく、本発明の特許請求の範囲と均等なものなどによって決定されるべきである。

１００ 集積回路装置
１１０ システムバス
１２０ 電力供給回路
１３１〜１３ｎ 第１〜第ｎ電力領域ブロック
（１３１ コア）
１４０ 電力制御回路
１４１〜１４ｎ 第１〜第ｎ電力クラスター
１５０ 中央クラスター

Claims (12)

1. システムオンチップ（ＳｏＣ）であって、
   それぞれが複数のＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）コアを含む複数の電力領域と、
   それぞれがその中に具現されたレジスタに設定されたレジスタ値に従って、前記複数の電力領域のそれぞれの電力状態と動作状態とを独立して制御する複数の有限状態マシン（ｆｉｎｉｔｅ ｓｔａｔｅ ｍａｃｈｉｎｅ）を含む電力制御ユニットと、
   その中に含まれた中央環境設定レジスタに設定された少なくとも一つの中央環境設定レジスタ値に従って、前記複数の有限状態マシンのそれぞれの活性化順序又は活性化有無を決定する中央順序器（ｃｅｎｔｒａｌ ｓｅｑｕｅｎｃｅｒ）とを有し、
   前記複数の電力領域のうちの何れか一つの電力領域は、第１コアと第２コアとを含むＣＰＵを含み、
   前記複数の有限状態マシンのうち、前記何れか一つの電力領域を制御することができる有限状態マシンは、前記第１コアの前記電力状態とリセットの有無とを制御することができる第１サブ−有限状態マシンと、
   前記第２コアの前記電力状態とリセットの有無とを制御することができる第２サブ−有限状態マシンとを含むことを特徴とするシステムオンチップ。
2. 前記複数の有限状態マシンのそれぞれは、複数の状態を含み、
   前記複数の状態のそれぞれの活性化順序又は活性化有無は、前記レジスタ値によって決定されることを特徴とする請求項１に記載のシステムオンチップ。
3. 前記複数の有限状態マシンのそれぞれは、それぞれが前記電力状態と前記動作状態とを独立して制御する複数のサブ−有限状態マシンと、
   その中に設定された前記レジスタ値に従って、前記複数のサブ−有限状態マシンそれぞれの活性化順序又は活性化有無を決定するメイン状態マシンとを含むことを特徴とする請求項１に記載のシステムオンチップ。
4. 前記システムオンチップは、前記複数の電力領域のそれぞれに含まれた前記ＩＰコアのそれぞれの動作を監視し、該監視結果に従って、前記複数の電力領域の内から制御される電力領域に対する前記レジスタ値を生成するＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）をさらに有することを特徴とする請求項１に記載のシステムオンチップ。
5. 前記中央順序器によって独立して制御される前記複数の電力領域のそれぞれの最終状態は、互いに同一であることを特徴とする請求項１に記載のシステムオンチップ。
6. 前記複数の有限状態マシンのそれぞれは、電力領域単位でパワーアップ状態、パワーダウン状態、パワーアップシーケンス、又はパワーダウンシーケンスとして定義される前記電力状態を制御し、ＩＰコア単位で前記動作状態を制御することを特徴とする請求項１に記載のシステムオンチップ。
7. 前記システムオンチップは、それぞれが前記複数の電力領域の間に接続された複数の分離回路をさらに有し、
   前記複数の分離回路のそれぞれは、前記複数の有限状態マシンのそれぞれに保存された前記レジスタ値に従って接続又は分離されることを特徴とする請求項１に記載のシステムオンチップ。
8. 前記複数の有限状態マシンのそれぞれは、前記電力状態を決定するための第１サブ−有限状態マシンと、
   前記動作状態を決定するための第２サブ−有限状態マシンとを含み、
   前記複数の電力領域のそれぞれは、電力供給回路から出力される複数の電力信号の内から対応する電力信号を供給するパワーラインと、
   電力領域中に含まれる複数のＩＰコアが接続された共通パワーラインと、
   それぞれが前記パワーラインと前記共通パワーラインとの間に接続され、前記第１サブ−有限状態マシンの制御に従ってスイッチングされる複数の第１スイッチと、
   クロック制御ユニットから出力される複数のクロック信号のそれぞれを、電力領域中に含まれる前記複数のＩＰコアのそれぞれに供給するための複数の第２スイッチとを含み、
   前記複数の第１スイッチのそれぞれのスイッチングの有無は、前記第１サブ−有限状態マシンに保存された第１スイッチレジスタ値に従って決定され、
   前記複数の第２スイッチのそれぞれのスイッチングの有無は、前記第２サブ−有限状態マシンに保存された第２スイッチレジスタ値に従って決定されることを特徴とする請求項１に記載のシステムオンチップ。
9. それぞれが複数のＩＰコアを含む複数の電力領域と、
   それぞれがその中に具現されたレジスタに設定されたレジスタ値に従って、前記複数の電力領域のそれぞれの電力状態と動作状態とを独立して制御する複数の有限状態マシンを含む電力制御ユニットと、
   その中に含まれた中央環境設定レジスタに設定された少なくとも一つの中央環境設定レジスタ値に従って、前記複数の有限状態マシンのそれぞれの活性化順序又は活性化有無を決定する中央順序器（ｃｅｎｔｒａｌ ｓｅｑｕｅｎｃｅｒ）と、
   前記複数の有限状態マシンの内からリセット機能を実行する複数の有限状態マシンのそれぞれのリセット動作を制御するリセット順序器（ｒｅｓｅｔ ｓｅｑｕｅｎｃｅｒ）とを有することを特徴とするシステムオンチップ。
10. それぞれが複数のＩＰコアを含む複数の電力領域と、
    階層的に具現され、それぞれがその中に具現されたレジスタに設定されたレジスタ値に従って、前記複数の電力領域のそれぞれの電力状態と動作状態とを独立して制御する複数の有限状態マシンを含む電力制御ユニットと、
    その中に含まれた中央環境設定レジスタに設定された少なくとも一つの中央環境設定レジスタ値に従って、前記複数の有限状態マシンのそれぞれの活性化順序又は活性化有無を決定する中央順序器と、
    前記複数の有限状態マシンの内からリセット機能を実行する複数の有限状態マシンのそれぞれのリセット動作を制御するリセット順序器とを有し、
    前記複数の有限状態マシンの内の“子”有限状態マシンのそれぞれの活性化順序又は活性化有無は、前記“子”有限状態マシンのそれぞれが属する“親”有限状態マシンに設定された第１レジスタ値によって決定され、
    前記“子”有限状態マシンのそれぞれに属する“孫”有限状態マシンのそれぞれの活性化順序又は活性化有無は、前記“子”有限状態マシンのそれぞれに設定された第２レジスタ値によって決定され、
    前記“孫”有限状態マシンのそれぞれは、前記複数の電力領域のそれぞれに含まれた前記複数のＩＰコアのそれぞれの電力状態と動作状態とを独立して制御することを特徴とするシステムオンチップ。
11. それぞれが複数のＩＰコアを含む複数の電力領域を含むシステムオンチップと、
    それぞれが前記複数のＩＰコアのそれぞれの制御によって動作する複数の周辺装置とを有し、
    前記システムオンチップは、請求項１に記載のシステムオンチップであることを特徴とする電子装置。
12. それぞれが複数のＩＰコアを含む複数の電力領域を含むシステムオンチップと、
    前記複数の電力領域の内の何れか一つに含まれた複数のＩＰコアの内の何れか一つのＩＰコアの制御に従って動作するディスプレイ装置と、
    前記複数の電力領域の内の他の一つに含まれた複数のＩＰコアの内の何れか一つのＩＰコアの制御に従って動作するメモリ装置とを有し、
    前記システムオンチップは、請求項１に記載のシステムオンチップであることを特徴とする携帯用通信装置。

Images