KR102347602B1 - 반도체 장치 및 그 파워 오프 방법 - Google Patents

반도체 장치 및 그 파워 오프 방법 Download PDF

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Abstract

반도체 장치 및 그 파워 오프 방법이 제공된다. 상기 반도체 장치는 제1 및 제2 파워 소스를 포함하는 제1 파워 소스 그룹, 제3 및 제4 파워 소스를 포함하는 제2 파워 소스 그룹 및 상기 제1 내지 제4 파워 소스의 파워 온 및 파워 오프를 수행하는 파워 시퀀스 컨트롤러를 포함하되, 상기 파워 시퀀스 컨트롤러는 상기 제1 파워 소스 그룹의 파워 오프를 제1 시점에 개시하고, 상기 제1 파워 소스 그룹의 파워 전압이 제1 전압이 되거나 상기 제1 시점으로부터 제1 기준 시간이 도과되면, 상기 제2 파워 소스 그룹의 파워 오프를 개시한다.

Description

반도체 장치 및 그 파워 오프 방법{Semiconductor device and Power off method of the same}
본 발명은 반도체 장치 및 그 파워 오프 방법에 관한 것이다.
현재 SOC(system on chip)의 경우 전원 구성이 복잡해짐에 따라서 수십 개의 전원들이 PMIC(power management intergrated chip)로부터 공급이 된다. 이 수십 개의 전원은 파워 온(power on)시에는 마이크로 세컨드(micro second) 단위 혹은 주어진 시간 단위에 따라서 개별적으로 제어된다.
이렇게 세밀한 레벨로 제어하는 이유는 인러쉬 전류(inrush current)를 막고 개별적으로 의존되어 있는 파워 소스(power source)들에 대해 안정적으로 전원을 공급하기 위해서이다.
하지만 파워 오프(power off)의 경우는 파워 온처럼 세밀한 레벨로 제어하기 어렵다. 파워 오프의 경우 방전(discharge)에 의해서 전압이 떨어지기 때문에, 커패시터(capacitor)에 충전되어 있는 전하(charge)의 양, 방전시키는 저항의 크기, 외부 커패시턴스(capacitance)의 크기 등에 의해서 파워 오프되는 시간이 다르게 나타날 수 있다.
이를 파워 온 동작처럼 모든 시퀀스를 다 지켜서 제어할 경우에 파워 오프하는 시간이 파워 온하는 시간 대비해서 수십 내지 수백배까지 느려질 수 있다. 이는 응답성이나 반응속도등의 이슈로 나타날 수 있다.
본 발명이 해결하려는 과제는, 파워 오프의 응답성 및 반응 속도가 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 응답성 및 반응 속도가 향상된 반도체 장치의 파워 오프 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 제1 및 제2 파워 소스를 포함하는 제1 파워 소스 그룹, 제3 및 제4 파워 소스를 포함하는 제2 파워 소스 그룹 및 상기 제1 내지 제4 파워 소스의 파워 온 및 파워 오프를 수행하는 파워 시퀀스 컨트롤러를 포함하되, 상기 파워 시퀀스 컨트롤러는 상기 제1 파워 소스 그룹의 파워 오프를 제1 시점에 개시하고, 상기 제1 파워 소스 그룹의 파워 전압이 제1 전압이 되거나 상기 제1 시점으로부터 제1 기준 시간이 도과되면, 상기 제2 파워 소스 그룹의 파워 오프를 개시한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 및 제2 파워 소스를 포함하는 제1 파워 소스 그룹, 제3 파워 소스를 포함하는 제2 파워 소스 그룹, 제4 및 제5 파워 소스를 포함하는 제3 파워 소스 그룹 및 상기 제1 내지 제5 파워 소스의 파워 온 및 파워 오프를 수행하는 파워 시퀀스 컨트롤러를 포함하되, 상기 파워 시퀀스 컨트롤러는 상기 제1 파워 소스 그룹의 파워 오프를 개시하고, 상기 제1 파워 소스 그룹의 파워 전압이 제1 전압이 되면, 상기 제2 파워 소스 그룹의 파워 오프를 개시하고, 상기 제2 파워 소스 그룹의 파워 전압이 제2 전압이 되면, 상기 제3 파워 소스 그룹의 파워 오프를 개시하고, 상기 제1 전압과 상기 제2 전압의 크기는 서로 다르다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 및 제2 파워 소스를 포함하는 제1 파워 소스 그룹, 제3 파워 소스를 포함하는 제2 파워 소스 그룹, 제4 및 제5 파워 소스를 포함하는 제3 파워 소스 그룹 및 상기 제1 내지 제5 파워 소스의 파워 온 및 파워 오프를 수행하는 파워 시퀀스 컨트롤러를 포함하되, 상기 파워 시퀀스 컨트롤러는 상기 제1 파워 소스 그룹의 파워 오프를 제1 시점에 개시하고, 상기 제1 시점으로부터 제1 기준 시간이 도과된 제2 시점에 상기 제2 파워 소스 그룹의 파워 오프를 개시하고, 상기 제2 시점으로부터 제2 기준 시간이 도과된 제3 시점에 상기 제3 파워 소스 그룹의 파워 오프를 개시하고, 상기 제1 기준 시간과 상기 제2 기준 시간의 크기는 서로 다르다.
상기 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치의 파워 오프 방법은 제1 및 제2 파워 소스를 포함하는 제1 파워 소스 그룹의 파워 오프를 개시하고, 제1 조건을 만족하면, 제3 파워 소스를 포함하는 제2 파워 소스 그룹의 파워 오프를 개시하는 것을 포함하되, 상기 제1 조건은, 제1 파워 소스 그룹의 파워 전압이 제1 전압이 되는 것 및 상기 제1 파워 소스 그룹의 파워 오프가 시작된 제1 시점에서 제1 기준 시간이 도과되는 것 중 적어도 하나를 포함한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 파워 제어 집적 회로의 파워 온 동작을 세부적으로 설명하기 위한 블록도이다.
도 3은 도 1의 반도체 장치의 파워 온 동작을 설명하기 위한 타임 다이어그램이다.
도 4는 도 1의 반도체 장치의 파워 온 동작을 설명하기 위한 타임 다이어그램이다.
도 5는 도 1의 파워 제어 집적 회로의 파워 오프 동작을 세부적으로 설명하기 위한 블록도이다.
도 6은 도 1의 파워 소스의 대표 선정을 위한 우선 순위를 설명하기 위한 표이다.
도 7은 도 1의 반도체 장치의 파워 오프 동작을 설명하기 위한 타임 다이어그램이다.
도 8은 도 1의 파워 제어 집적 회로의 파워 오프 동작을 세부적으로 설명하기 위한 블록도이다.
도 9는 도 1의 반도체 장치의 파워 오프 동작을 설명하기 위한 타임 다이어그램이다.
도 10은 도 1의 기준 전압의 크기 선정을 설명하기 위한 시간에 따른 전압 그래프이다.
도 11은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 기준 전압의 크기 선정을 설명하기 위한 시간에 따른 전압 그래프이다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치의 파워 오프 동작을 설명하기 위한 블록도이다.
도 13은 도 12의 반도체 장치의 파워 오프 동작을 설명하기 위한 타임 다이어그램이다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치의 파워 오프 동작을 설명하기 위한 블록도이다.
도 15는 도 14의 파워 제어 집적 회로의 파워 오프 동작을 세부적으로 설명하기 위한 블록도이다.
도 16은 도 14의 반도체 장치의 파워 오프 동작을 설명하기 위한 타임 다이어그램이다.
도 17은 본 발명의 몇몇 실시예에 따른 반도체 장치의 파워 오프 방법을 설명하기 위한 개념적인 순서도이다.
도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치의 파워 오프 방법을 설명하기 위한 순서도이다.
도 19는 도 18의 반도체 장치의 파워 오프 방법을 세부적으로 설명하기 위한 순서도이다.
도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치의 파워 오프 방법을 설명하기 위한 순서도이다.
도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치의 파워 오프 방법을 설명하기 위한 순서도이다.
이하에서, 도 1 내지 도 10을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해서 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 블록도이고, 도 2는 도 1의 파워 제어 집적 회로의 파워 온 동작을 세부적으로 설명하기 위한 블록도이다. 도 3은 도 1의 반도체 장치의 파워 온 동작을 설명하기 위한 타임 다이어그램이고, 도 4는 도 1의 반도체 장치의 파워 온 동작을 설명하기 위한 타임 다이어그램이다. 도 5는 도 1의 파워 제어 집적 회로의 파워 오프 동작을 세부적으로 설명하기 위한 블록도이고, 도 6은 도 1의 파워 소스의 대표 선정을 위한 우선 순위를 설명하기 위한 표이다. 도 7은 도 1의 반도체 장치의 파워 오프 동작을 설명하기 위한 타임 다이어그램이고, 도 8은 도 1의 파워 제어 집적 회로의 파워 오프 동작을 세부적으로 설명하기 위한 블록도이다. 도 9는 도 1의 반도체 장치의 파워 오프 동작을 설명하기 위한 타임 다이어그램이고, 도 10은 도 1의 기준 전압의 크기 선정을 설명하기 위한 시간에 따른 전압 그래프이다.
도 1을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치(10)는 파워 제어 집적 회로(Power Management Intergrated Circuit, PMIC)(20) 및 시스템 온 칩(30)을 포함한다.
파워 제어 집적 회로(20)는 반도체 장치(10) 내부에 위치하여 반도체 장치(10)가 사용하는 파워를 공급하는 역할을 할 수 있다. 파워 제어 집적 회로(20)는 반도체 장치(10) 내부에 위치하는 시스템 온 칩(30)에 파워를 공급할 수 있다. 파워 제어 집적 회로(20)는 배터리나 외부 전원 등에 의해서 공급되는 파워를 시스템 온 칩(30)에 공급할 수 있다. 이 때, 시스템 온 칩(30)의 복수의 전압 도메인(PD1~PDn)은 파워 제어 집적 회로(20)에 의하여 각각 복수의 전원 전압(VDD1~VDD(n))을 공급받을 수 있다.
시스템 온 칩(30)은 반도체 장치(10) 내부에 위치할 수 있다. 시스템 온 칩(30)은 파워 제어 집적 회로(20)에 의해서 파워를 공급받을 수 있다. 시스템 온 칩(30)은 내부에 복수의 전압 도메인(PD1~PDn)을 포함할 수 있다. 각각의 전압 도메인(PD1~PDn)은 서로 동일한 전압의 파워를 같이 공급받는 가상의 영역일 수 있다. 즉, 서로 다른 전압 도메인(PD1~PDn)은 서로 다른 전압의 파워를 공급받을 수 있다. 또한, 서로 다른 전압 도메인(PD1~PDn) 중 일부만 파워 공급이 제공되고, 나머지는 파워 공급이 제한될 수도 있다.
즉, 파워 제어 집적 회로(20)는 복수의 전압 도메인(PD1~PDn)에 대해서 파워 공급 여부, 공급 파워의 전압 등을 각각 제어할 수 있다.
전압 도메인(PD1~PDn) 내부에는 적어도 하나의 기능 블록(40)이 존재할 수 있다. 기능 블록(40)은 다양한 기능들을 수행하는 회로들 또는 아이피(Intellectual Property; IP)들일 수 있다. 예를 들어, 기능 블록(40)은 중앙 처리부(Central Processing Unit; CPU), 그래픽 처리부(Graphic Processing Unit; GPU), 버스 시스템(Bus System), 이미지 신호 프로세서(Image Signal Processor; ISP), 멀티 포맷 코덱(Multi-Format Codec; MFC) 블록, 파일 시스템(File SYStem; FSYS) 블록, 메모리 콘트롤러(Memory Controller; MC) 등을 포함할 수 있다.
각 전압 도메인(PD1~PDn)은 파워 제어 집적 회로(20)로부터 전원 전압(VDD1~VDD(n))을 공급받을 수 있다. 구체적으로, 제1 전압 도메인(PD1)은 제1 전원 전압(VDD1)을 공급받고, 제2 전압 도메인(PD2)은 제2 전원 전압(VDD2)을 공급받을 수 있다. 제3 전압 도메인(PD3)은 제3 전원 전압(VDD3)을 공급받고, 제4 전압 도메인(PD4)은 제4 전원 전압(VDD4)을 공급받을 수 있다. 마찬가지로, 제n-1 전압 도메인(PDn-1)은 제n-1 전원 전압(VDD(n-1))을 공급받고, 제n 전압 도메인(PDn)은 제n 전원 전압(VDD(n))을 공급받을 수 있다.
도 1에서는 파워 제어 집적 회로(20)가 시스템 온 칩(30) 외부에 위치하는 것으로 도시하였으나, 본 발명의 반도체 장치(10)가 이에 제한되는 것은 아니다. 즉, 본 발명의 몇몇 실시예에 따른 반도체 장치는 파워 제어 집적 회로(20)가 시스템 온 칩(30) 내부에 위치할 수 있다. 이러한 경우에는 파워 제어 집적 회로(20)가 자신을 포함한 전압 도메인도 직접 제어할 수 있다.
도 2를 참조하면, 파워 제어 집적 회로(20)는 제1 파워 시퀀스 컨트롤러(100) 및 파워 소스(200)를 포함할 수 있다.
제1 파워 시퀀스 컨트롤러(100)는 파워 소스(200)에 대해서 온 시퀀스(on Seq1~on Seq(n))를 전달할 수 있다. 온 시퀀스(on Seq1~on Seq(n))는 파워 온 동작의 개시를 지시하는 신호일 수 있다.
파워 소스(200)는 제1 내지 제n 파워 소스(200-1~200-n)를 포함할 수 있다. 제1 내지 제n 파워 소스(200-1~200-n)는 각각 전원 전압(VDD1~VDD(n))을 공급할 수 있다. 즉, 제1 파워 소스(200-1)는 제1 전원 전압(VDD1)을 공급하고, 제2 파워 소스(200-2)는 제2 전원 전압(VDD2)을 공급할 수 있다. 제3 파워 소스(200-3)는 제3 전원 전압(VDD3)을 공급하고, 제4 파워 소스(200-4)는 제4 전원 전압(VDD4)을 공급할 수 있다. 제n-1 파워 소스(200-(n-1))는 제n-1 전원 전압(VDD(n-1))을 공급하고, 제n 파워 소스(200-n)는 제n 전원 전압(VDD(n))을 공급할 수 있다.
도 2에서는 물리적으로 구별되는 하나의 파워 소스(200)가 하나의 전압 도메인(PD1~PDn)에 파워를 공급하는 것처럼 도시되었으나 이에 제한되는 것은 아니다. 즉, 각각의 파워 소스(200)는 물리적으로 구별되는 복수의 파워 소스가 동시에 제어되어 하나의 파워 소스(200)로 동작하는 것일 수도 있다.
제1 파워 시퀀스 컨트롤러(100)는 제1 내지 제n 파워 소스(200-1~200-n)에 온 시퀀스(on Seq1~on Seq(n))를 전달할 수 있다. 구체적으로, 제1 파워 소스(200-1)에게는 제1 온 시퀀스(on Seq1)를 전달하고, 제2 파워 소스(200-2)에게는 제2 온 시퀀스(on Seq2)를 전달할 수 있다. 제3 파워 소스(200-3)에게는 제3 온 시퀀스(on Seq3)를 전달하고, 제4 파워 소스(200-4)에게는 제4 온 시퀀스(on Seq4)를 전달할 수 있다. 제n-1 파워 소스(200-(n-1))에게는 제n-1 온 시퀀스(on Seq(n-1))를 전달하고, 제n 파워 소스(200-n)에게는 제n 온 시퀀스(on Seq(n))를 전달할 수 있다.
도 2 및 도 3을 참조하면, 온 시퀀스(on Seq1~on Seq(n))는 순차적으로 파워 소스(200)로 전달될 수 있다. 즉, 제1 온 시퀀스(on Seq1)가 먼저 전달될 수 있다. 온 시퀀스(on Seq1~on Seq(n))는 제어 신호이므로 디지털 회로에 의해서 "high" 및 "low"의 전압을 가질 수 있다. 이 때, "high" 및 "low"의 전압이 서로 반대로 변하는 동작을 통해서 신호가 전달될 수 있다. 도 3에서는 "low"의 전압이 "high"로 변하면서 온 시퀀스(on Seq1~on Seq(n))가 전달될 수 있다. 단, 본 발명의 몇몇 실시예에 따른 반도체 장치에서는 반대로 "high"의 전압이 "low"로 변하면서 온 시퀀스(on Seq1~on Seq(n))가 전달될 수도 있다.
제1 온 시퀀스(on Seq1)가 전달되고, 제1 간격(t1)이 도과되면 제1 파워 시퀀스 컨트롤러(100)는 제2 온 시퀀스(on Seq2)를 제2 파워 소스(200-2)에 전달할 수 있다. 이어서, 제2 간격(t2)이 도과되면, 제3 온 시퀀스(on Seq3)가 제1 파워 시퀀스 컨트롤러(100)에 의해서 제3 파워 소스(200-3)에 전달될 수 있다. 마찬가지로, 제n-1 온 시퀀스(on Seq(n-1))가 전달되고, 제n-1 간격(tn-1)이 도과되면 제1 파워 시퀀스 컨트롤러(100)가 제n 파워 소스(200-n)에 제n 온 시퀀스(on Seq(n))를 전달할 수 있다. 이런식으로, 온 시퀀스(on Seq1~on Seq(n))는 순차적으로 제1 내지 제n 파워 소스(200-1~200-n)로 전달될 수 있다.
이 때, 제1 내지 제n-1 간격(t1~tn-1)은 서로 동일할 수도 있으나, 서로 다를 수도 있다. 즉, 파워 온 동작의 여러 절차에 따라서, 제1 내지 제n-1 간격(t1~tn-1)의 크기가 개별적으로 정해질 수 있다. 제1 내지 제n-1 간격(t1~tn-1)은 전압의 변화에 따라 결정될 수 있다. 이에 대해서는 추후에 설명한다.
도 2 및 도 4를 참조하면, 온 시퀀스(on Seq1~on Seq(n))에 의해서 전원 전압(VDD1~VDD(n))이 변할 수 있다. 즉, 제1 파워 시퀀스 컨트롤러(100)가 온 시퀀스(on Seq1~on Seq(n))를 파워 소스(200)에 전달하면 파워 소스(200)는 전원 전압(VDD1~VDD(n))을 파워 온 레벨로 올리기 시작할 수 있다. 온 시퀀스(on Seq1~on Seq(n))가 순차적으로 전달되므로, 전원 전압(VDD1~VDD(n))이 파워 온 레벨로 올라가는 동작도 순차적으로 시작될 수 있다.
구체적으로, 제1 파워 시퀀스 컨트롤러(100)에 의해서 제1 온 시퀀스(on Seq1)가 전달되면, 제1 파워 소스(200-1)는 제1 전원 전압(VDD1)을 파워 온 레벨로 올리기 시작할 수 있다. 제1 전원 전압(VDD1)은 파워 오프 레벨에서 제1 온 시간(ton1)을 거쳐 파워 온 레벨에 도달할 수 있다.
이어서, 제1 파워 시퀀스 컨트롤러(100)에 의해서 제2 온 시퀀스(on Seq2)가 전달되면, 제2 파워 소스(200-2)는 제2 전원 전압(VDD2)을 파워 온 레벨로 올리기 시작할 수 있다. 제2 전원 전압(VDD2)은 파워 오프 레벨에서 제2 온 시간(ton2)을 거쳐 파워 온 레벨에 도달할 수 있다.
이어서, 제1 파워 시퀀스 컨트롤러(100)에 의해서 제3 온 시퀀스(on Seq3)가 전달되면, 제3 파워 소스(200-3)는 제3 전원 전압(VDD3)을 파워 온 레벨로 올리기 시작할 수 있다. 제3 전원 전압(VDD3)은 파워 오프 레벨에서 제3 온 시간(ton3)을 거쳐 파워 온 레벨에 도달할 수 있다.
이어서, 제1 파워 시퀀스 컨트롤러(100)에 의해서 제4 온 시퀀스(on Seq4)가 전달되면, 제4 파워 소스(200-4)는 제4 전원 전압(VDD4)을 파워 온 레벨로 올리기 시작할 수 있다. 제4 전원 전압(VDD4)은 파워 오프 레벨에서 제4 온 시간(ton4)을 거쳐 파워 온 레벨에 도달할 수 있다.
이런식으로, 진행하여 제1 파워 시퀀스 컨트롤러(100)에 의해서 제n-1 온 시퀀스(on Seq(n-1))가 전달되면, 제n-1 파워 소스(200-(n-1))는 제n-1 전원 전압(VDD(n-1))을 파워 온 레벨로 올리기 시작할 수 있다. 제n-1 전원 전압(VDD(n-1))은 파워 오프 레벨에서 제n-1 온 시간(ton(n-1))을 거쳐 파워 온 레벨에 도달할 수 있다.
이어서, 진행하여 제1 파워 시퀀스 컨트롤러(100)에 의해서 제n 온 시퀀스(on Seq(n))가 전달되면, 제n 파워 소스(200-n)는 제n 전원 전압(VDD(n))을 파워 온 레벨로 올리기 시작할 수 있다. 제n 전원 전압(VDD(n))은 파워 오프 레벨에서 제n 온 시간(ton(n))을 거쳐 파워 온 레벨에 도달할 수 있다.
도 2 내지 도 4를 참조하면, 제1 내지 제n-1 간격(t1~tn-1) 및 제1 내지 제n 온 시간(ton1~ton(n))은 예를 들어, 각각 마이크로 세컨드 단위일 수 있다. 단, 본 발명이 이에 제한되는 것은 아니다. 따라서, 파워 소스(200)가 온 동작을 수행하여 완료되는 시간인 온 시간(ton)도 마이크로 세컨드 단위일 수 있다. 이러한 온 시간(ton)은 추후에 설명할 파워 오프 동작이 수행되는 시간에 비해서 상대적으로 짧은 시간일 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치의 파워 온 동작은 짧은 시간 내에 세밀한 단계를 거쳐서 진행되어 인러쉬 전류의 발생을 방지하고, 순차적인 파워 소스의 의존도에 따라서 안정성있게 파워 공급을 수행할 수 있다.
도 5를 참조하면, 제1 파워 시퀀스 컨트롤러(100)는 파워 소스(200)에 대해서 오프 시퀀스(off Seq1~off Seq(m))를 전달할 수 있다. 오프 시퀀스(off Seq1~off Seq(m))는 파워 오프 동작의 개시를 지시하는 신호일 수 있다.
파워 소스(200)는 복수의 그룹을 포함할 수 있다. 구체적으로, 파워 소스(200)는 제1 내지 제m 그룹(G_1~G_m)을 포함할 수 있다. 각각의 그룹은 제1 내지 제n 파워 소스(200-1~200-n) 중 적어도 하나의 파워 소스를 포함할 수 있다. 예시적으로, 제1 그룹(G_1)은 제1 파워 소스(200-1) 및 제2 파워 소스(200-2)를 포함하고, 제2 그룹(G_2)은 제3 파워 소스(200-3)를 포함할 수 있다. 제3 그룹(G_3)은 제4 파워 소스(200-4)를 포함할 수 있다. 제m 그룹(G_m)은 제n-1 파워 소스(200-(n-1)) 및 제n 파워 소스(200-n)를 포함할 수 있다.
상술한 그룹의 구성은 하나의 예시에 불과할 수 있다. 따라서, 본 발명의 몇몇 실시예에 따른 반도체 장치의 경우 하나의 그룹에 제1 내지 제n 파워 소스(200-1~200-n) 중 3개 이상의 파워 소스가 포함될 수도 있다. 즉, 하나의 그룹에 포함되는 파워 소스의 개수는 제한되지 않을 수 있다.
제1 파워 시퀀스 컨트롤러(100)는 제1 그룹(G_1)에 대하여 제1 오프 시퀀스(off Seq1)를 전달할 수 있다. 즉, 제1 파워 시퀀스 컨트롤러(100)는 제1 그룹(G_1)에 속하는 제1 파워 소스(200-1)와 제2 파워 소스(200-2)에게 동시에 제1 오프 시퀀스(off Seq1)를 전달할 수 있다.
또한, 제1 파워 시퀀스 컨트롤러(100)는 제2 그룹(G_2)의 제3 파워 소스(200-3)에 대하여 제2 오프 시퀀스(off Seq2)를 전달할 수 있다. 제1 파워 시퀀스 컨트롤러(100)는 제3 그룹(G_3)의 제4 파워 소스(200-4)에 제3 오프 시퀀스(off Seq3)를 전달할 수 있다. 마찬가지로, 제1 파워 시퀀스 컨트롤러(100)는 제m 그룹(G_m)에 속하는 제n-1 파워 소스(200-(n-1)) 및 제n 파워 소스(200-n)에게 동시에 제m 오프 시퀀스(off Seq(m))를 전달할 수 있다.
제1 내지 제m 그룹(G_1~G_m) 중 마지막 제m 그룹(G_m)을 제외한 모든 그룹은 제1 파워 시퀀스 컨트롤러(100)에게 각각 대표 전원 전압을 제공할 수 있다. 상기 대표 전원 전압이란, 각 그룹에 속한 파워 소스 중 어느 하나를 대표로 선정하여 그 파워 소스의 전원 전압을 대표 전원 전압으로 정의할 수 있다.
예를 들어, 제1 그룹(G_1)은 제2 파워 소스(200-2)의 제2 전원 전압(VDD2)이 대표 전원 전압이 될 수 있고, 제2 그룹(G_2)은 제3 파워 소스(200-3)의 제3 전원 전압(VDD3)이 대표 전원 전압이 될 수 있다. 제3 그룹(G_3)은 제4 파워 소스(200-4)의 제4 전원 전압(VDD4)이 대표 전원 전압이 될 수 있다. 제m 그룹(G_m)은 마지막 그룹이므로 대표 전원 전압을 정의하지 않고, 제1 파워 시퀀스 컨트롤러(100)에 전달할 필요가 없다.
상기 대표 전원 전압을 정의하는 방식은 여러가지가 있을 수 있다. 우선적으로, 상기 대표 전원 전압을 임의로 선정하는 방식이 있을 수 있다. 하나의 그룹은 반도체 장치(10) 내에서 인접한 파워 소스(200)끼리 형성되는 경우 효율이 높을 수 있다. 따라서, 그룹이 인접한 파워 소스(200)에 의해서 형성되는 경우, 파워 소스(200)의 전압 레벨이 유사한 수준일 가능성이 매우 높으므로, 상기 대표 전원 전압을 임의로 선정해도 큰 문제는 없다.
다른 방식으로, 파워 오프 시간 즉, 파워 오프 동작의 개시로부터 파워 오프가 완료되는 시간에 따라서, 상기 대표 전원 전압을 정의할 수도 있다. 먼저 파워 오프 동작이 개시된 그룹의 상기 대표 전원 전압 값에 따라서 다음 그룹의 파워 오프 동작 개시 시점이 결정될 수 있다. 이에 따라서, 상기 파워 오프 시간이 가장 긴 파워 소스(200)의 전원 전압(VDD1~VDD(n))을 상기 대표 전원 전압으로 선정하여 앞선 그룹의 파워 오프 동작이 상당히 진행된 후에 다음 그룹의 파워 오프 동작을 수행하여 반도체 장치의 안정성을 높일 수 있다.
또 다른 방식으로, 파워 소스(200)의 우선 순위(priority)를 미리 정의하는 방식도 가능하다. 도 6을 참조하면, 파워 소스(200)의 우선 순위 등급을 미리 결정할 수 있다. 이러한 우선 순위는 각 파워 소스(200)의 안정성 및 각 파워 소스(200)가 전원 전압(VDD1~VDD(n))을 공급하는 전압 도메인(PD1~PDn)의 중요성 등을 종합적으로 판단하여 미리 설정될 수 있다.
이에 따라서, 제1 내지 제m 그룹(G_1~G_m) 내에서 각각 상기 우선 순위가 높은 파워 소스(200)의 전원 전압(VDD1~VDD(n))을 상기 대표 전원 전압으로 선정할 수도 있다. 구체적으로, 제1 파워 소스(200-1) 및 제2 파워 소스(200-2)가 속한 제1 그룹(G_1)에서는 제2 파워 소스(200-2)의 우선 순위가 더 높으므로(A>C), 제2 파워 소스(200-2)의 제2 전원 전압(VDD2)이 제1 그룹(G_1)의 대표 전원 전압이 될 수 있다. 제2 그룹(G_2) 및 제3 그룹(G_3)은 각각 제3 파워 소스(200-3)와 제4 파워 소스(200-4)만이 각각 속해있으므로, 각각 제3 전원 전압(VDD3)과 제4 전원 전압(VDD4)이 대표 전원 전압으로 정의될 수 있다. 마지막으로, 제n-1 파워 소스(200-(n-1)) 및 제n 파워 소스(200-n)가 속한 제m 그룹(G_m)의 경우 제n 파워 소스(200-n)가 우선 순위가 더 높지만(A>B), 대표 전원 전압의 정의가 필요하지 않은 마지막 그룹이므로, 굳이 대표 전원 전압을 선정할 필요는 없다.
도 5 및 도 7을 참조하면, 오프 시퀀스(off Seq1~off Seq(m))에 의해서 대표 전원 전압이 변할 수 있다. 즉, 제1 파워 시퀀스 컨트롤러(100)가 오프 시퀀스(off Seq1~off Seq(m))를 파워 소스(200)에 전달하면 파워 소스(200)는 전원 전압(VDD1~VDD(n))을 파워 오프 레벨로 내리기 시작할 수 있다. 오프 시퀀스(off Seq1~off Seq(m))가 순차적으로 전달되므로, 전원 전압(VDD1~VDD(n))이 파워 오프 레벨로 내려가는 동작도 순차적으로 시작될 수 있다.
구체적으로, 제1 파워 시퀀스 컨트롤러(100)에 의해서 제1 오프 시퀀스(off Seq1)가 전달되면, 제1 그룹(G_1)의 제1 파워 소스(200-1) 및 제2 파워 소스(200-2)는 제1 전원 전압(VDD1) 및 제2 전원 전압(VDD2)을 파워 오프 레벨로 내리기 시작할 수 있다. 이 때, 대표 전원 전압인 제2 전원 전압(VDD2)의 레벨이 제1 기준 전압(V1)이 된 경우에 제2 오프 시퀀스(off Seq2)가 전달될 수 있다.
제1 파워 시퀀스 컨트롤러(100)에 의해서 제2 오프 시퀀스(off Seq2)가 전달되면, 제2 그룹(G_2)의 제3 파워 소스(200-3)는 제3 전원 전압(VDD3)을 파워 오프 레벨로 내리기 시작할 수 있다. 이 때, 대표 전원 전압인 제3 전원 전압(VDD3)의 레벨이 제2 기준 전압(V2)이 된 경우에 제3 오프 시퀀스(off Seq3)가 전달될 수 있다.
제1 파워 시퀀스 컨트롤러(100)에 의해서 제3 오프 시퀀스(off Seq3)가 전달되면, 제3 그룹(G_3)의 제4 파워 소스(200-4)는 제4 전원 전압(VDD4)을 파워 오프 레벨로 내리기 시작할 수 있다. 이 때, 대표 전원 전압인 제4 전원 전압(VDD4)의 레벨이 미리 설정된 기준 전압으로 내려가면 다음 그룹의 오프 시퀀스(off Seq1~off Seq(m))가 전달될 수 있다.
마지막으로, 제1 파워 시퀀스 컨트롤러(100)에 의해서 제m 오프 시퀀스(off Seq(m))가 전달되면, 제m 그룹(G_m)의 제n-1 파워 소스(200-(n-1)) 및 제n 파워 소스(200-n)는 제n-1 전원 전압(VDD(n-1)) 및 제n 전원 전압을 파워 오프 레벨로 내리기 시작할 수 있다.
도 8 및 도 9를 참조하면, 제1 파워 시퀀스 컨트롤러(100)는 시퀀스 체커(110), 전압 레벨 생성기(120) 및 비교기(130-1, 130-2, 130-3)를 포함할 수 있다.
시퀀스 체커(110)는 오프 시퀀스(off Seq1~off Seq(m))를 생성하여 제1 내지 제m 그룹(G_1~G_m)에 전달할 수 있다. 시퀀스 체커(110)는 비교기(130-1, 130-2, 130-3)들의 아웃풋을 이용하여 오프 시퀀스(off Seq1~off Seq(m))의 전달 시점을 결정할 수 있다.
전압 레벨 생성기(120)는 미리 설정된 기준 전압(V1~V3)들의 레벨을 생성할 수 있다. 여기서, 기준 전압(V1~V3)이란, 제1 내지 제m 그룹(G_1~G_m)의 대표 전원 전압의 레벨이 어느 레벨이 되었을 때, 다음 그룹의 파워 오프가 수행되는지를 결정하는 전압을 의미할 수 있다. 이러한 기준 전압(V1~V3)은 전압 레벨 생성기(120)에서 생성되어 비교기(130-1, 130-2, 130-3)들에 분배될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치의 파워 오프 동작을 설명하면, 먼저 시퀀스 체커(110)가 제1 오프 시퀀스(off Seq1)를 제1 그룹(G_1)에 전달할 수 있다. 이어서, 제1 그룹(G_1)은 대표 전원 전압인 제2 전원 전압(VDD2)을 제1 비교기(130-1)로 전송할 수 있다. 이 때, 전압 레벨 생성기(120)는 제1 기준 전압(V1)을 제1 비교기(130-1)로 전송할 수 있다.
제1 비교기(130-1)는 제1 기준 전압(V1)과 제2 전원 전압(VDD2)을 비교하여 동일한 경우에 제1 아웃풋 신호(Comp1_OUT)를 시퀀스 체커(110)로 전송할 수 있다. 시퀀스 체커(110)는 제1 아웃풋 신호(Comp1_OUT)에 의해서 제2 오프 시퀀스(off Seq2)를 제2 그룹(G_2)에 전달할 수 있다.
이어서, 제2 그룹(G_2)은 대표 전원 전압인 제3 전원 전압(VDD3)을 제2 비교기(130-2)로 전송할 수 있다. 이 때, 전압 레벨 생성기(120)는 제2 기준 전압(V2)을 제2 비교기(130-2)로 전송할 수 있다.
제2 비교기(130-2)는 제2 기준 전압(V2)과 제3 전원 전압(VDD3)을 비교하여 동일한 경우에 제2 아웃풋 신호(Comp2_OUT)를 시퀀스 체커(110)로 전송할 수 있다. 시퀀스 체커(110)는 제2 아웃풋 신호(Comp2_OUT)에 의해서 제3 오프 시퀀스(off Seq3)를 제3 그룹(G_3)에 전달할 수 있다.
이어서, 제3 그룹(G_3)은 대표 전원 전압인 제4 전원 전압(VDD4)을 제3 비교기(130-3)로 전송할 수 있다. 이 때, 전압 레벨 생성기(120)는 제3 기준 전압(V3)을 제3 비교기(130-3)로 전송할 수 있다.
제3 비교기(130-3)는 제3 기준 전압(V3)과 제4 전원 전압(VDD4)을 비교하여 동일한 경우에 제3 아웃풋 신호(Comp3_OUT)를 시퀀스 체커(110)로 전송할 수 있다. 시퀀스 체커(110)는 제3 아웃풋 신호(Comp3_OUT)에 의해서 다음 오프 시퀀스(off Seq1~off Seq(m))를 전송할 수 있다.
이런 방식으로, 시퀀스 체커(110)는 마지막 그룹인 제m 그룹(G_m)에 제m 오프 시퀀스(off Seq(m))를 전송할 수 있다.
구체적으로, 오프 시퀀스(off Seq1~off Seq(m))는 온 시퀀스(on Seq1~on Seq(n))와 달리 "high"의 전압이 "low"로 변하면서 전달될 수 있다. 단, 본 발명이 이에 제한되는 것은 아니고 반대의 경우도 가능하다.
비교기(130-1, 130-2, 130-3)의 인에이블 신호(Comp1_EN~Comp3_EN)는 제1 오프 시퀀스(off Seq1)가 전달되면서 "high"로 인가될 수 있다. 인에이블 신호(Comp1_EN~Comp3_EN)는 비교기(130-1, 130-2, 130-3)의 동작을 정의하는 신호로서, "high"일 때 비교기(130-1, 130-2, 130-3)가 동작한다는 의미일 수 있다. 단, 본 발명이 이에 제한되는 것은 아니고 이와 반대의 경우도 가능하다. 인에이블 신호(Comp1_EN~Comp3_EN)의 "high" 시점은 제1 오프 시퀀스(off Seq1)의 전달 시점에 반드시 동기화되어야 하는 것은 아니다. 단, 인에이블 신호(Comp1_EN~Comp3_EN)의 "high" 시점이 제1 오프 시퀀스(off Seq1)의 전달 시점에 동기화되는 경우 비교기(130-1, 130-2, 130-3)에 소모되는 파워가 최소화될 수 있다.
인에이블 신호(Comp1_EN~Comp3_EN)는 아웃풋 신호(Comp1_OUT~Comp3_OUT)가 인가되고 일정 시간 후에 "low"로 변화될 수 있다. 이러한 인에이블 신호(Comp1_EN~Comp3_EN)에 의해서 아웃풋 신호(Comp1_OUT~Comp3_OUT)도 다시 "low"로 돌아갈 수 있다. 따라서, 아웃풋 신호(Comp1_OUT~Comp3_OUT)는 1회 생성된 펄스 형태일 수 있다. 단, 본 발명이 이에 제한되는 것은 아니다.
구체적으로, 제1 오프 시퀀스(off Seq1)가 전달되면, 제1 그룹(G_1)의 대표 전원 전압인 제2 전원 전압(VDD2)의 레벨이 파워 오프 레벨로 내려가기 시작할 수 있다. 이 때, 제1 비교기(130-1)의 제1 인에이블 신호(Comp1_EN)는 이미 인가되어 있을 수 있다. 제2 전원 전압(VDD2)이 미리 설정된 제1 기준 전압(V1)으로 내려가면, 제1 비교기(130-1)의 제1 아웃풋 신호(Comp1_OUT)가 인가될 수 있다. 이어서, 제1 비교기(130-1)의 제1 인에이블 신호(Comp1_EN)가 "low"로 변경되고, 동시에 제1 아웃풋 신호(Comp1_OUT)도 "low"로 변경될 수 있다. 한편, 제2 오프 시퀀스(off Seq2)는 제1 아웃풋 신호(Comp1_OUT)가 인가되는 시점에 제2 그룹(G_2)으로 전달될 수 있다.
이어서, 제2 오프 시퀀스(off Seq2)가 전달되면, 제2 그룹(G_2)의 대표 전원 전압인 제3 전원 전압(VDD3)의 레벨이 파워 오프 레벨로 내려가기 시작할 수 있다. 이 때, 제2 비교기(130-2)의 제2 인에이블 신호(Comp2_EN)는 이미 인가되어 있을 수 있다. 제3 전원 전압(VDD3)이 미리 설정된 제2 기준 전압(V2)으로 내려가면, 제2 비교기(130-2)의 제2 아웃풋 신호(Comp2_OUT)가 인가될 수 있다. 이어서, 제2 비교기(130-2)의 제2 인에이블 신호(Comp2_EN)가 "low"로 변경되고, 동시에 제2 아웃풋 신호(Comp2_OUT)도 "low"로 변경될 수 있다. 한편, 제3 오프 시퀀스(off Seq3)는 제2 아웃풋 신호(Comp2_OUT)가 인가되는 시점에 제3 그룹(G_3)으로 전달될 수 있다.
이어서, 제3 오프 시퀀스(off Seq3)가 전달되면, 제3 그룹(G_3)의 대표 전원 전압인 제4 전원 전압(VDD4)의 레벨이 파워 오프 레벨로 내려가기 시작할 수 있다. 이 때, 제3 비교기(130-3)의 제3 인에이블 신호(Comp3_EN)는 이미 인가되어 있을 수 있다. 제4 전원 전압(VDD4)이 미리 설정된 제3 기준 전압(V3)으로 내려가면, 제3 비교기(130-3)의 제3 아웃풋 신호(Comp3_OUT)가 인가될 수 있다. 이어서, 제3 비교기(130-3)의 제3 인에이블 신호(Comp3_EN)가 "low"로 변경되고, 동시에 제3 아웃풋 신호(Comp3_OUT)도 "low"로 변경될 수 있다.
이러식으로, 제m 오프 시퀀스(off Seq(m))가 전달되면, 제m 그룹(G_m)의 제n 전원 전압(VDD(n))의 레벨이 파워 오프 레벨로 내려가기 시작할 수 있다.
제1 그룹(G_1)의 대표 전원 전압인 제2 전원 전압(VDD2)은 제1 오프 시간(toff1)동안 파워 오프 동작이 수행될 수 있다. 제2 그룹(G_2)의 대표 전원 전압인 제3 전원 전압(VDD3)은 제2 오프 시간(toff2)동안 파워 오프 동작이 수행될 수 있다. 제3 그룹(G_3)의 대표 전원 전압인 제4 전원 전압(VDD4)은 제3 오프 시간(toff3)동안 파워 오프 동작이 수행될 수 있다. 제m 그룹(G_m)의 제n 전원 전압(VDD(n))은 제m 오프 시간(toffm)동안 파워 오프 동작이 수행될 수 있다.
제1 내지 제m 오프 시간(toff1~toffm)은 예를 들어, 밀리 세컨드(ms) 단위일 수 있다. 단, 본 발명이 이에 제한되는 것은 아니다. 제1 내지 제m 오프 시간(toff1~toffm)에 따라서, 파워 오프 동작에 걸리는 오프 시간(toff) 역시 밀리 세컨드 단위일 수 있다. 오프 시간(toff)은 상술한 온 시간(ton)에 비해서 수십배에서 수백배 길어질 수 있다.
파워 오프 동작의 경우 파워 온 동작에 비해서 커패시터의 방전 등의 작업이 필요하므로, 필연적으로 더 많은 시간이 필요할 수 있다. 따라서, 파워 온 동작과 같이 하나하나의 세밀한 제어로 파워 오프 동작을 수행하는 경우 파워 오프 동작의 전체 시간이 너무 길어져 반도체 장치의 응답성 및 속도를 크게 저해할 수 있다.
따라서, 본 발명의 몇몇 실시예에 따른 반도체 장치는 복수의 파워 소스를 그룹핑하여 그룹 별로 파워 오프 동작을 수행하여 파워 오프 단계를 줄이고, 각 단계의 파워 오프 동작 개시 시점을 캐스캐이딩(cascading)하게 설정하여 파워 오프 동작의 안정성을 유지하도록 할 수 있다.
이 때, 기준 전압(V1~V3)은 모두 동일한 값을 가질 수도 있지만, 각 그룹별로 서로 다른 값을 가질 수도 있다.
예를 들어, 본 발명의 제1 기준 전압(V1)은 제2 기준 전압(V2)보다 크고, 제2 기준 전압(V2)은 제3 기준 전압(V3)보다 클 수 있다. 즉, 더 앞선 그룹에 대한 기준 전압(V1~V3)은 다음 그룹의 기준 전압(V1~V3)보다 클 수 있다.
도 10을 참조하면, 반도체 장치의 파워 온 동작(ON sequence)과 파워 오프 동작(OFF sequence)을 예시적으로 도시하였다. 즉, 파워 온 동작(ON sequence)에서는 더 낮은 전원 전압의 전압 도메인에 대해서 먼저 파워 온 동작을 수행하고, 점차 더 높은 전원 전압의 전압 도메인에 대해서 파워 온 동작을 수행할 수 있다(①, ②, ③, ④, ⑤).
파워 오프 동작(OFF sequence)에서는 더 높은 전원 전압의 파워에 대해서 먼저 파워 오프 동작을 수행하고, 점차 더 낮은 전원 전압의 전압 도메인에 대해서 파워 오프 동작을 수행할 수 있다(⑥, ⑦). 이 때, 그룹핑에 의해서 파워 오프 동작의 절차가 파워 온 동작의 절차에 비해서 간소화될 수 있다.
상기와 같이 전원 전압 레벨이 점차 올라갔다가 내려오는 형태를 가지는 것은 전압 레벨의 순차적인 변동이 가능하기 때문에 반도체 장치의 전체적인 안정성 및 효율성을 높일 수 있다. 즉, 파워 오프 동작에서 더 높은 전압의 전압 도메인의 파워 오프 동작을 먼저 수행하고, 이 후에 더 낮은 전원 전압을 가지는 전압 도메인의 파워 오프 동작을 수행할 수 있다.
이에 따라서, 기준 전압(V1~V3)도 이에 대응하여 설정될 수 있다. 기준 전압(V1~V3)은 전압 도메인(PD1~PDn)의 소자들이 동작하지 않는 오프 영역에서 설정될 수 있다. 이를 위해서는 전원 전압(VDD1~VDD(n))의 레벨의 크기에 비례하여 기준 전압(V1~V3)이 설정될 수 있다.
이에 따라서, 먼저 파워 오프 동작이 수행되는 제1 그룹(G_1)의 제1 기준 전압(V1)은 이후에 수행되는 제2 그룹(G_2)의 제2 기준 전압(V2)보다 클 수 있다. 마찬가지로, 제2 기준 전압(V2)은 제3 기준 전압(V3)보다 클 수 있다. 즉, 전압 레벨 생성기(120)는 각각의 비교기(130-1, 130-2, 130-3)에 대해서 점차 더 낮은 레벨의 전압 레벨을 생성할 수 있다.
본 실시예에 따른 반도체 장치는 파워 오프 동작에서 걸리는 시간을 확연히 줄일 수 있고, 이에 따라서 반도체 장치의 응답속도 및 응답성을 대폭 향상시킬 수 있다. 나아가, 파워 오프 동작의 안정성도 유지할 수 있다.
이하, 도 11을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 부분은 생략하거나 간략히 한다.
도 11은 본 발명의 몇몇 실시예들에 따른 반도체 장치의 기준 전압의 크기 선정을 설명하기 위한 시간에 따른 전압 그래프이다.
도 11을 참조하면, 반도체 장치의 파워 온 동작(ON sequence)과 파워 오프 동작(OFF sequence)을 예시적으로 도시하였다. 즉, 파워 온 동작(ON sequence)에서는 더 높은 전원 전압의 전압 도메인에 대해서 먼저 파워 온 동작을 수행하고, 이어서 더 낮은 전원 전압의 전압 도메인에 대해서 파워 온 동작을 수행할 수 있다(①).
파워 오프 동작(OFF sequence)에서는 더 낮은 전원 전압의 파워에 대해서 먼저 파워 오프 동작을 수행하고, 이어서 더 높은 전원 전압의 전압 도메인에 대해서 파워 오프 동작을 수행할 수 있다(②).
상기와 같이 도 10과 반대로 파워 온/오프 동작이 수행되는 경우는 데이터의 저장이 중요한 반도체 장치인 경우일 수 있다.
먼저 파워 온 되고, 나중에 파워 오프되는 전압 레벨은 데이터 저장 전압(Vd)이고, 나중에 파워 온 되고, 먼저 파워 오프되는 전압 레벨은 제어 신호 전압(Vc)이다.
예를 들어, 반도체 장치가 LP DDR SDRAM(Low power Double data rate synchronous dynamic random access memory)와 같은 장치인 경우, 반도체 장치는 데이터 저장 전압(Vd)을 최후까지 유지시켜 데이터의 손상을 방지할 필요가 있다. 이에 따라서, 더 높은 레벨의 데이터 저장 전압(Vd)을 사용하는 전압 도메인이 더 낮은 레벨의 제어 신호 전압(Vc)을 사용하는 전압 도메인보다 더 나중에 파워 오프될 수 있다.
이에 따라서, 기준 전압(V1~V3)도 이에 대응하여 설정될 수 있다. 기준 전압(V1~V3)은 전압 도메인(PD1~PDn)의 소자들이 동작하지 않는 오프 영역에서 설정될 수 있다. 이를 위해서는 전원 전압(VDD1~VDD(n))의 레벨의 크기에 비례하여 기준 전압(V1~V3)이 설정될 수 있다.
이에 따라서, 먼저 파워 오프 동작이 수행되는 제1 그룹(G_1)의 제1 기준 전압(V1)은 이후에 수행되는 제2 그룹(G_2)의 제2 기준 전압(V2)보다 작을 수 있다. 마찬가지로, 제2 기준 전압(V2)은 제3 기준 전압(V3)보다 작을 수 있다. 즉, 전압 레벨 생성기(120)는 각각의 비교기(130-1, 130-2, 130-3)에 대해서 점차 더 높은 레벨의 전압 레벨을 생성할 수 있다.
본 실시예에 따른 반도체 장치는 데이터 저장 전압(Vd)을 더 오래 유지하면서도, 파워 오프 동작에서 걸리는 시간을 확연히 줄일 수 있고, 이에 따라서 반도체 장치의 응답속도 및 응답성을 대폭 향상시킬 수 있다.
이하, 도 12 및 도 13을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 부분은 생략하거나 간략히 한다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치의 파워 오프 동작을 설명하기 위한 블록도이고, 도 13은 도 12의 반도체 장치의 파워 오프 동작을 설명하기 위한 타임 다이어그램이다.
도 12 및 도 13을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제2 파워 시퀀스 컨트롤러(101)를 포함할 수 있다.
제2 파워 시퀀스 컨트롤러(101)는 타이머(140)를 포함할 수 있다. 타이머(140)는 시퀀스 체커(110)에 미리 설정된 기준 시간(to1~tom-1)을 제공하고, 시퀀스 체커(110)는 기준 시간(to1~tom-1)을 이용해서 오프 시퀀스(off Seq1~off Seq(m))를 전달하는 시점을 결정할 수 있다.
구체적으로, 제2 파워 시퀀스 컨트롤러(101)에 의해서 제1 오프 시퀀스(off Seq1)가 전달되면, 제1 그룹(G_1)의 제1 파워 소스(200-1) 및 제2 파워 소스(200-2)는 제1 전원 전압(VDD1) 및 제2 전원 전압(VDD2)을 파워 오프 레벨로 내리기 시작할 수 있다. 이 때, 제1 오프 시퀀스(off Seq1)가 전달되어 제1 그룹(G_1)의 대표 전원 전압인 제2 전원 전압(VDD2)이 하강하기 시작한 시점에서 타이머(140)에 의해서 설정된 제1 기준 시간(to1)이 도과한 시점에 제2 오프 시퀀스(off Seq2)가 전달될 수 있다.
제2 파워 시퀀스 컨트롤러(101)에 의해서 제2 오프 시퀀스(off Seq2)가 전달되면, 제2 그룹(G_2)의 제3 파워 소스(200-3)는 제3 전원 전압(VDD3)을 파워 오프 레벨로 내리기 시작할 수 있다. 이 때, 제2 오프 시퀀스(off Seq2)가 전달되어 제3 전원 전압(VDD3)이 하강하기 시작한 시점에서 타이머(140)에 의해서 설정된 제2 기준 시간(to2)이 도과한 시점에 제3 오프 시퀀스(off Seq3)가 전달될 수 있다.
제2 파워 시퀀스 컨트롤러(101)에 의해서 제3 오프 시퀀스(off Seq3)가 전달되면, 제3 그룹(G_3)의 제4 파워 소스(200-4)는 제4 전원 전압(VDD4)을 파워 오프 레벨로 내리기 시작할 수 있다.
이런 방식으로, 제2 파워 시퀀스 컨트롤러(101)에 의해서 제m 오프 시퀀스(off Seq(m))가 전달되면, 제m 그룹(G_m)의 제n-1 파워 소스(200-(n-1)) 및 제n 파워 소스(200-n)는 제n-1 전원 전압(VDD(n-1)) 및 제n 전원 전압(VDD(n))을 파워 오프 레벨로 내리기 시작할 수 있다.
이 때, 기준 시간(to1~tom-1)은 모두 동일한 값을 가질 수도 있지만, 각 그룹별로 서로 다른 값을 가질 수도 있다.
예를 들어, 본 발명의 제1 기준 시간(to1)은 제2 기준 시간(to2)보다 크고, 제2 기준 시간(to2)은 제3 기준 시간(to3)보다 클 수 있다. 즉, 더 앞선 그룹에 대한 기준 시간(to1~tom-1)은 다음 그룹의 기준 시간(to1~tom-1)보다 클 수 있다.
이는 도 10과 같이 높은 레벨의 전압을 가지는 전압 도메인이 먼저 파워 오프되는 경우에 그 파워 오프 시간이 상대적으로 더 길어질 수 있으므로, 파워 오프 레벨을 순차적으로 변경시켜 더 빠르고, 용이하며 안정적인 파워 오프 동작을 수행하기 위함일 수 있다.
또는 본 발명의 몇몇 실시예에 따른 반도체 장치에서는 도 11과 같이 데이터 저장 전압(Vd)이 제어 신호 전압(Vc)보다 더 오래 유지되어야 하므로, 상대적으로 나중에 꺼지는 그룹의 기준 시간이 더 길어질 수도 있다.
이 경우에는, 제1 기준 시간(to1)은 제2 기준 시간(to2)보다 작고, 제2 기준 시간(to2)은 제3 기준 시간(to3)보다 작을 수 있다. 즉, 더 앞선 그룹에 대한 기준 시간(to1~tom-1)은 다음 그룹의 기준 시간(to1~tom-1)보다 작을 수 있다.
본 실시예에 따른 반도체 장치는 커패시터에 의해서 방전이 예상보다 오래걸려 파워 오프 동작이 예외적으로 오래 걸리는 문제를 방지할 수 있고, 항상 일정한 시간에 따라서 파워 오프가 수행되므로 예측 가능성 높은 파워 오프 동작을 수행할 수 있다. 이를 통해서, 문제점을 수정하기 쉽고, 응답 속도를 높일 수 있다.
이하, 도 14 내지 도 16을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 부분은 생략하거나 간략히 한다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치의 파워 오프 동작을 설명하기 위한 블록도이고, 도 15는 도 14의 파워 제어 집적 회로의 파워 오프 동작을 세부적으로 설명하기 위한 블록도이다. 도 16은 도 14의 반도체 장치의 파워 오프 동작을 설명하기 위한 타임 다이어그램이다.
도 14를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제3 파워 시퀀스 컨트롤러(102)를 포함할 수 있다.
제3 파워 시퀀스 컨트롤러(102)는 도 8의 제1 파워 시퀀스 컨트롤러(100)와 같이 비교기(130-1, 130-2, 130-3) 및 전압 레벨 생성기(120)를 포함하고, 나아가 도 12의 제2 파워 시퀀스 컨트롤러(101)와 같이 타이머(140)를 포함할 수 있다.
도 15를 참조하면, 타이머(140)의 기준 시간(to1~tom-1)이 도과하기 전에 각 그룹의 대표 전원 전압이 기준 전압(V1~V3)에 도달하는 경우에는 다음 오프 시퀀스(off Seq1~off Seq(m))가 전달될 수 있다.
즉, 제1 오프 시퀀스(off Seq1)가 전달되고, 제1 기준 시간(to1)이 도과되기 전에 제1 그룹(G_1)의 대표 전원 전압인 제2 전원 전압(VDD2)이 제1 기준 전압(V1)에 도달하였으므로, 제1 비교기(130-1)의 제1 아웃풋 신호(Comp1_OUT)에 의해서 제2 오프 시퀀스(off Seq2)가 전달될 수 있다.
이어서, 제2 오프 시퀀스(off Seq2)가 전달되고, 제2 기준 시간(to2)이 도과되기 전에 제2 그룹(G_2)의 대표 전원 전압인 제3 전원 전압(VDD3)이 제2 기준 전압(V2)에 도달하였으므로, 제2 비교기(130-2)의 제2 아웃풋 신호(Comp2_OUT)에 의해서 제3 오프 시퀀스(off Seq3)가 전달될 수 있다.
이어서, 제3 오프 시퀀스(off Seq3)가 전달되고, 제3 기준 시간(to3)이 도과되기 전에 제3 그룹(G_3)의 대표 전원 전압인 제4 전원 전압(VDD4)이 제3 기준 전압(V3)에 도달하였으므로, 제3 비교기(130-3)의 제3 아웃풋 신호(Comp3_OUT)에 의해서 다음 오프 시퀀스(off Seq1~off Seq(m))가 전달될 수 있다.
이런 방식으로, 제m 오프 시퀀스(off Seq(m))가 전달되면 제m 그룹(G_m)의 제n 전원 전압(VDD(n))이 내려갈 수 있다.
도 16을 참조하면, 각 그룹의 대표 전원 전압이 기준 전압(V1~V3)에 도달하기 전에 타이머(140)의 기준 시간(to1~tom-1)이 도과하는 경우에는 다음 오프 시퀀스(off Seq1~off Seq(m))가 전달될 수 있다.
즉, 제1 오프 시퀀스(off Seq1)가 전달되고, 제1 그룹(G_1)의 대표 전원 전압인 제2 전원 전압(VDD2)이 제1 기준 전압(V1)에 도달하기 전에 제1 기준 시간(to1)이 도과하였으므로, 제1 기준 시간(to1)이 도과된 시점에서 제2 오프 시퀀스(off Seq2)가 전달될 수 있다. 또한, 제1 기준 시간(to1)이 도과된 시점에서 제1 비교기(130-1)의 제1 인에이블 신호(Comp1_EN)는 "low"로 변경되고, 동시에 제1 아웃풋 신호(Comp1_OUT)도 "low"로 유지될 수 있다.
이어서, 제2 오프 시퀀스(off Seq2)가 전달되고, 제2 그룹(G_2)의 대표 전원 전압인 제3 전원 전압(VDD3)이 제2 기준 전압(V2)에 도달하기 전에 제2 기준 시간(to2)이 도과하였으므로, 제2 기준 시간(to2)이 도과된 시점에서 제3 오프 시퀀스(off Seq3)가 전달될 수 있다. 또한, 제2 기준 시간(to1)이 도과된 시점에서 제2 비교기(130-2)의 제2 인에이블 신호(Comp2_EN)는 "low"로 변경되고, 동시에 제2 아웃풋 신호(Comp2_OUT)도 "low"로 유지될 수 있다.
이어서, 제3 오프 시퀀스(off Seq3)가 전달되고, 제3 그룹(G_3)의 대표 전원 전압인 제4 전원 전압(VDD4)이 제3 기준 전압(V3)에 도달하기 전에 제3 기준 시간(to3)이 도과하였으므로, 제3 기준 시간(to3)이 도과된 시점에서 다음 오프 시퀀스(off Seq1~off Seq(m))가 전달될 수 있다. 또한, 제3 기준 시간(to1)이 도과된 시점에서 제3 비교기(130-3)의 제3 인에이블 신호(Comp3_EN)는 "low"로 변경되고, 동시에 제3 아웃풋 신호(Comp2_OUT)도 "low"로 유지될 수 있다.
이런 방식으로, 제m 오프 시퀀스(off Seq(m))가 전달되면 제m 그룹(G_m)의 제n 전원 전압(VDD(n))이 내려갈 수 있다.
본 실시예에 따른 반도체 장치는 커패시터에 의해서 방전이 예상보다 오래걸려 파워 오프 동작이 예외적으로 오래 걸리는 문제를 방지할 수 있고, 나아가, 방전 속도가 빠른 경우에도 미리 정해진 시간을 기다리지 않고 다음 절차를 수행할 수 있으므로 반도체 장치의 파워 오프 속도를 대폭 향상시킬 수 있다.
이하, 도 5, 도 9 및 도 17 내지 도 19를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치의 파워 오프 방법을 설명한다. 상술한 설명과 중복되는 부분은 생략하거나 간략히 한다.
도 17은 본 발명의 몇몇 실시예에 따른 반도체 장치의 파워 오프 방법을 설명하기 위한 개념적인 순서도이고, 도 18은 본 발명의 몇몇 실시예에 따른 반도체 장치의 파워 오프 방법을 설명하기 위한 순서도이다. 도 19는 도 18의 반도체 장치의 파워 오프 방법을 세부적으로 설명하기 위한 순서도이다.
도 17을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 파워 온 방법은 순차적으로 파워 온 시퀀스(Power On Sequence1~16)를 순차적으로 수행하는 것을 포함한다. 반대로, 본 발명의 몇몇 실시예에 따른 반도체 장치의 파워 오프 방법은 상술한 파워 온 시퀀스(Power On Sequence1~16)를 역순으로 수행하는 것을 포함한다.
다만, 파워 온 시퀀스(Power On Sequence1~16)는 개별 시퀀스의 수행 시간이 길지 않으므로, 일일이 순차적으로 수행하였지만, 파워 오프의 경우 커패시터 방전 등의 이유로 파워 오프 시퀀스 그룹(Power Off Sequence Group 1~4)으로 그룹핑하여 복수의 파워 온 시퀀스(Power On Sequence1~16)를 파워 오프 시퀀스에서는 동시에 수행할 수 있다.
도 17에서는 하나의 그룹 당 4개의 시퀀스가 포함되었으나, 이는 하나의 예시일 뿐 본 발명이 이에 제한되는 것은 아니다.
도 5, 도 9 및 도 18을 참조하면, 본 발며의 몇몇 실시예에 따른 반도체 장치의 파워 오프 방법은 먼저 제1 파워 소스 그룹의 파워 오프를 개시한다(S100).
여기서, 파워 소스 그룹은 도 5의 제1 내지 제m 그룹(G_1~G_m)을 의미할 수 있고, 제1 파워 소스 그룹은 제1 그룹(G_1)을 의미할 수 있다.
이어서, 제1 조건을 만족하는지를 판단한다(S200).
만일, 제1 조건을 만족하는 경우에는 제2 파워 소스 그룹 즉, 제2 그룹(G_2)의 파워 오프를 개시할 수 있다(S100). 만일 제1 조건을 만족하지 못하는 경우에는 만족할때까지 제2 그룹(G_2)의 파워 오프를 개시할 수 없다.
이러한 방식으로, 제n 조건을 만족하는 경우 제n+1 그룹의 파워 오프가 개시될 수 있다. 여기서 n은 자연수이다.
세부적으로 도 9 및 도 19를 참조하면, 제1 파워 소스 그룹의 파워 전압이 제1 기준 전압과 동일한지를 판단한다(S210).
즉, 도 18의 제1 조건은 제1 파워 소스 그룹 즉, 제1 그룹(G_1)의 대표 전원 전압인 제2 전원 전압(VDD2)이 제1 기준 전압(V1)과 동일한지를 의미할 수 있다. 따라서, 제2 전원 전압(VDD2)이 제1 기준 전압(V1)과 동일해지면 제2 그룹(G_2)의 파워 오프가 수행될 수 있다. 나아가, 제3 전원 전압(VDD3)이 제2 기준 전압(V2)과 동일해지면 제3 그룹(G_3)의 파워 오프가 수행될 수 있다.
이하, 도 13 및 도 17 및 도 20을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치의 파워 오프 방법을 설명한다. 상술한 설명과 중복되는 부분은 생략하거나 간략히 한다.
도 20은 본 발명의 몇몇 실시예에 따른 반도체 장치의 파워 오프 방법을 설명하기 위한 순서도이다.
도 17 및 도 19를 참조하면, 도 17의 제1 조건의 판단은 제1 파워 소스 그룹의 파워 오프 시점에서 제1 기준 시간이 도과했는지를 판단하는 것이다(S220).
구체적으로, 도 13을 참조하면, 타이머(140)에 의해서 정해진 기준 시간(to1~tom-1)을 도과하는 경우에는 다음 그룹의 파워 오프가 개시될 수 있다.
예를 들어, 제1 그룹(G_1)의 파워 오프 개시 시점에서 제1 기준 시간(to1)이 도과하면 제2 그룹(G_2)의 파워 오프가 개시되고, 제2 그룹(G_2)의 파워 오프가 개시 시점에서 제2 기준 시간(to2)이 도과하면 제3 그룹(G_3)의 파워 오프가 개시될 수 있다.
이러한 방식으로, 제n 조건을 만족하는 경우 제n+1 그룹의 파워 오프가 개시될 수 있다. 여기서 n은 자연수이다.
이하, 도 15 내지 도 17 및 도 21을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치의 파워 오프 방법을 설명한다. 상술한 설명과 중복되는 부분은 생략하거나 간략히 한다.
도 21은 본 발명의 몇몇 실시예에 따른 반도체 장치의 파워 오프 방법을 설명하기 위한 순서도이다.
도 21을 참조하면, 도 17의 제1 조건의 판단은 제1 파워 소스 그룹의 파워 전압이 제1 기준 전압과 동일한지를 판단하는 것(S210)과, 제1 파워 소스 그룹의 파워 오프 시점에서 제1 기준 시간이 도과했는지를 판단하는 것(S220)을 포함할 수 있다.
구체적으로 도 15 및 도 16을 참조하면, 예를 들어, 제1 그룹(G_1)의 파워 오프 개시 시점에서 제1 기준 시간(to1)이 도과하기 전에 제1 그룹(G_1)의 대표 전원 전압인 제2 전원 전압(VDD2)이 제1 기준 전압(V1)에 도달하거나, 제2 전원 전압(VDD2)이 제1 기준 전압(V1)에 도달하기 전에 제1 그룹(G_1)의 파워 오프 개시 시점에서 제1 기준 시간(to1)이 도과하는 경우에 제2 그룹의 파워 오프가 개시될 수 있다.
이어서, 제2 그룹(G_2)의 파워 오프 개시 시점에서 제2 기준 시간(to2)이 도과하기 전에 제2 그룹(G_2)의 대표 전원 전압인 제3 전원 전압(VDD3)이 제2 기준 전압(V2)에 도달하거나, 제3 전원 전압(VDD3)이 제2 기준 전압(V2)에 도달하기 전에 제2 그룹(G_2)의 파워 오프 개시 시점에서 제2 기준 시간(to2)이 도과하는 경우에 제3 그룹의 파워 오프가 개시될 수 있다.
이러한 방식으로, 제n 조건을 만족하는 경우 제n+1 그룹의 파워 오프가 개시될 수 있다. 여기서 n은 자연수이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 101, 102: 파워 시퀀스 컨트롤러
200: 파워 소스

Claims (20)

  1. 제1 및 제2 파워 소스를 포함하는 제1 파워 소스 그룹;
    제3 파워 소스를 포함하는 제2 파워 소스 그룹; 및
    상기 제1 내지 제3 파워 소스의 파워 온 및 파워 오프를 수행하는 파워 시퀀스 컨트롤러를 포함하되,
    상기 파워 시퀀스 컨트롤러는 상기 제1 파워 소스 그룹의 파워 오프를 제1 시점에 개시하고,
    제1 기준시간이 제1 시점으로부터 도과되면 상기 제2 파워 소스 그룹의 파워 오프를 개시하고,
    상기 제1 기준시간이 상기 제1 시점을 경과하기 전에 상기 제1 파워 소스 그룹의 파워 전압이 제1 기준전압으로 떨어지면 상기 제2 파워 소스 그룹의 상기 파워 오프를 개시하고,
    상기 제1 기준전압은 상기 제1 파워 소스 그룹의 파워 오프 레벨보다 큰 것인 반도체 장치.
  2. 제1 항에 있어서,
    상기 파워 시퀀스 컨트롤러은,
    상기 제3 파워 소스, 상기 제2 파워 소스 및 상기 제1 파워 소스의 파워 온을 순차적으로 수행하는 반도체 장치.
  3. 제1 항에 있어서,
    제4 파워 소스를 포함하는 제3 파워 소스 그룹을 더 포함하고,
    상기 파워 시퀀스 컨트롤러는
    상기 제2 파워 소스 그룹의 파워 오프를 상기 제1 시점보다 늦은 제2 시점에 개시하고,
    상기 제2 시점으로부터 제2 기준시간이 도과되면, 상기 제3 파워 소스 그룹의 파워 오프를 개시하거나,
    상기 제2 시점으로부터 상기 제2 기준시간이 경과하기 전이라도 상기 제2 파워 소스 그룹의 파워 전압이 제2 기준전압으로 떨어지면, 상기 제3 파워 소스 그룹의 파워 오프를 개시하고,
    상기 제2 기준전압은 상기 제2 파워 소스 그룹의 파워 오프 레벨보다 큰 것인 반도체 장치.
  4. 제3 항에 있어서,
    상기 제1 기준전압은 상기 제2 기준전압과 서로 다른 반도체 장치.
  5. 제4 항에 있어서,
    상기 제2 기준전압은 상기 제1 기준전압보다 큰 반도체 장치.
  6. 제3 항에 있어서,
    상기 제1 기준시간은 상기 제2 기준시간과 서로 다른 반도체 장치.
  7. 제6 항에 있어서,
    상기 제2 기준시간은 상기 제1 기준시간보다 긴 반도체 장치.
  8. 제1 항에 있어서,
    상기 제1 파워 소스 그룹의 파워 전압은 상기 제1 파워 소스의 파워 전압 및 제2 파워 소스의 파워 전압 중 어느 하나인 반도체 장치.
  9. 제8 항에 있어서,
    상기 제1 파워 소스의 파워 오프 타임은 상기 제2 파워 소스의 파워 오프 타임보다 큰 반도체 장치.
  10. 제1 항에 있어서,
    상기 파워 시퀀스 컨트롤러은,
    상기 제1 파워 소스 그룹의 파워 전압이 상기 제1 기준전압인지를 감지하는 제1 비교기를 더 포함하는 반도체 장치.
  11. 제1 및 제2 파워 소스를 포함하는 제1 파워 소스 그룹;
    제3 파워 소스를 포함하는 제2 파워 소스 그룹;
    제4 파워 소스를 포함하는 제3 파워 소스 그룹; 및
    상기 제1 내지 제4 파워 소스의 파워 온 및 파워 오프를 수행하는 파워 시퀀스 컨트롤러를 포함하되,
    상기 파워 시퀀스 컨트롤러는 상기 제1 파워 소스 그룹의 파워 오프를 개시하고,
    상기 제1 파워 소스 그룹의 파워 전압이 제1 기준전압으로 떨어지면, 상기 제2 파워 소스 그룹의 파워 오프를 개시하고,
    상기 제2 파워 소스 그룹의 파워 전압이 제2 기준전압으로 떨어지면, 상기 제3 파워 소스 그룹의 파워 오프를 개시하고,
    상기 제1 기준전압과 상기 제2 기준전압의 크기는 서로 다른 반도체 장치.
  12. 제11 항에 있어서,
    상기 파워 시퀀스 컨트롤러은,
    상기 제1 내지 제4 파워 소스의 파워 온을 서로 다른 시점에 개시하는 반도체 장치.
  13. 제12 항에 있어서,
    상기 파워 시퀀스 컨트롤러은,
    상기 제4 파워 소스, 상기 제3 파워 소스, 상기 제2 파워 소스 및 상기 제1 파워 소스의 파워 온을 순차적으로 수행하는 반도체 장치.
  14. 제11 항에 있어서,
    상기 파워 시퀀스 컨트롤러은,
    상기 제1 파워 소스 그룹의 파워 오프 시점으로부터 미리 설정된 제1 기준 시간이 도과하면, 상기 제2 파워 소스 그룹의 파워 오프를 개시하는 반도체 장치.
  15. 제11 항에 있어서,
    상기 파워 시퀀스 컨트롤러은,
    상기 제2 파워 소스 그룹의 파워 오프 시점으로부터 미리 설정된 제2 기준 시간이 도과하면, 상기 제3 파워 소스 그룹의 파워 오프를 개시하는 반도체 장치.
  16. 제1 및 제2 파워 소스를 포함하는 제1 파워 소스 그룹;
    제3 파워 소스를 포함하는 제2 파워 소스 그룹;
    제4 파워 소스를 포함하는 제3 파워 소스 그룹; 및
    상기 제1 내지 제4 파워 소스의 파워 온 및 파워 오프를 수행하는 파워 시퀀스 컨트롤러를 포함하되,
    상기 파워 시퀀스 컨트롤러는 상기 제1 파워 소스 그룹의 파워 오프를 제1 시점에 개시하고,
    상기 제1 시점으로부터 제1 기준 시간이 도과된 제2 시점에 상기 제2 파워 소스 그룹의 파워 오프를 개시하고,
    상기 제2 시점으로부터 제2 기준 시간이 도과된 제3 시점에 상기 제3 파워 소스 그룹의 파워 오프를 개시하고,
    상기 제1 기준 시간과 상기 제2 기준 시간의 크기는 서로 다른 반도체 장치.
  17. 제16 항에 있어서,
    상기 파워 시퀀스 컨트롤러은,
    상기 제1 파워 소스 그룹의 파워 전압이 미리 설정된 제1 기준전압이 되면 상기 제2 파워 소스 그룹의 파워 오프를 개시하는 반도체 장치.
  18. 제17 항에 있어서,
    상기 파워 시퀀스 컨트롤러은,
    상기 제2 파워 소스 그룹의 파워 전압이 미리 설정된 제2 기준전압이 되면 상기 제3 파워 소스 그룹의 파워 오프를 개시하는 반도체 장치.
  19. 제18 항에 있어서,
    상기 제2 기준전압의 크기는 상기 제1 기준전압의 크기와 서로 다른 반도체 장치.
  20. 제16 항에 있어서,
    상기 파워 온 동작에 걸리는 시간은 상기 파워 오프 동작에 걸리는 시간보다 짧은 반도체 장치.
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