JP2022144020A

JP2022144020A - 電源システム

Info

Publication number: JP2022144020A
Application number: JP2021044854A
Authority: JP
Inventors: ▲琢▼己山田; Takumi Yamada
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2021-03-18
Filing date: 2021-03-18
Publication date: 2022-10-03
Also published as: US20220300056A1; TW202238322A; US11880254B2

Abstract

【課題】電源システムのＰＭＩＣが異常の時に、全ての出力チャネルの出力を同時に停止しないようにする。【解決手段】電源システムにおいて、ＰＭＩＣは、出力電圧を出力する複数の出力端子ＯＵＴ１～ＯＵＴｎと、複数の出力端子をグループ分けするグループ設定部と、異常を検知する異常検知部と、異常検知部によって異常が検知されたグループに属する出力端子からの出力を停止し、異常検知部によって異常が検知されていないグループに属する出力端子からの出力を維持する制御部と、を備える。【選択図】図４

Description

本明細書中に開示されている発明は、複数の出力チャンネルを有する電源システムに関する。

複数の出力チャンネルを有する電源システムとして、ＰＭＩＣ（Power Management Integrated Circuit）が広く用いられている。一般的に、ＰＭＩＣは、異常状態になった場合に、他のデバイスに依存することなく自律的に電源系統をシャットダウンする機能を有する（例えば特許文献１参照）。つまり、一般的なＰＭＩＣは、異常発生時に全ての出力チャンネルからの出力電圧の出力を同時に停止する。

特開２０１５－１９５６９０号公報（段落０００５）

しかしながら、ＰＭＩＣの後段に設けられる負荷（例えばＳｏＣなど）の仕様によっては、ＰＭＩＣが異常発生時に全ての出力チャンネルからの出力電圧の出力を同時に停止することが望ましくない場合もある。

本明細書中に開示されている電源システムは、出力電圧を出力するように構成される複数の出力端子と、前記複数の出力端子をグループ分けするように構成されるグループ設定部と、異常を検知するように構成される異常検知部と、前記異常検知部によって異常が検知されたグループに属する前記出力端子からの出力を停止し、前記異常検知部によって異常が検知されていないグループに属する前記出力端子からの出力を維持するように構成される制御部と、を備える構成（第１の構成）である。

上記第１の構成の電源システムにおいて、前記制御部は、前記電源システムがイネーブル状態からディセーブル状態に切り替わると、全てのグループに属する前記出力端子からの出力をシーケンシャルに停止するように構成される構成（第２の構成）であってもよい。

上記第１又は第２の構成の電源システムにおいて、前記制御部は、前記異常検知部によって異常が検知されていないグループに属する前記出力端子からの出力を維持した後、前記異常検知部によって異常が検知されていないグループの少なくとも一つに属する前記出力端子からの出力をシーケンシャルに停止するように構成される構成（第３の構成）であってもよい。

上記第１～第３いずれかの構成の電源システムにおいて、複数の半導体集積回路を備え、複数の出力端子の個数は前記複数の半導体集積回路の個数よりも多く、前記複数の出力端子が前記複数の半導体集積回路に分散して配置される構成（第４の構成）であってもよい。

上記第４の構成の電源システムにおいて、第１伝送線と、第２伝送線と、を備え、前記複数の半導体集積回路は、単一の第１半導体集積回路と、少なくとも一つの第２半導体集積回路と、を含み、前記単一の第１半導体集積回路は、前記第１伝送線を介して、クロック信号を前記少なくとも一つの第２半導体集積回路に供給するように構成され、前記クロック信号に基づき、前記単一の第１半導体集積回路及び前記少なくとも一つの第２半導体集積回路のうちの任意の一つが残りに前記第２伝送線を介してデータを送信するように構成される構成（第５の構成）であってもよい。

上記第５の構成の電源システムにおいて、前記複数の半導体集積回路はそれぞれ、自己が前記第１半導体集積回路又は前記第２半導体集積回路のいずれに設定されているかを記憶する記憶部を備える構成（第６の構成）であってもよい。

上記第１～第３いずれかの構成の電源システムにおいて、単一の半導体集積回路を備え、前記複数の出力端子が前記単一の半導体集積回路に配置される構成（第７の構成）であってもよい。

本明細書中に開示されている車両は、上記第１～第７いずれかの構成の電源システムを備える構成（第８の構成）である。

本明細書中に開示されている発明によれば、異常発生時の処理に自由度を持つ電源システムを提供することができる。

図１は、一実施形態に係る電源システムの概略構成を示す図である。図２は、デバイスＩＤの例を示す図である。図３は、システム番号の例を示す図である。図４は、ＰＭＩＣの概略構成例を示す図である。図５は、第１伝送線に印加される電圧及び第２伝送線に印加される電圧のタイムチャートである。図６は、第１伝送線に印加される電圧及び第２伝送線に印加される電圧のタイムチャートである。図７は、第１伝送線に印加される電圧及び第２伝送線に印加される電圧のタイムチャートである。図８は、電源システムの出力状態の一例を示すタイムチャートである。図９は、電源システムの出力状態の他の例を示すタイムチャートである。図１０は、一実施形態に係る車両の外観図である。

図１は、一実施形態に係る電源システムの概略構成を示す図である。図１に示す電源システム１００は、ＰＭＩＣ１～６と、第１伝送線７と、第２伝送線８と、を備える。第１伝送線７及び第２伝送線８は１つの通信バスを構成する。

ＰＭＩＣ１～６それぞれは、出力電圧を出力する出力端子を少なくとも一つ備える。また、ＰＭＩＣ１～６それぞれは、入力電圧が入力される入力端子を備える。ＰＭＩＣ１～６それぞれは、リニアレギュレータ、スイッチングレギュレータ等の電源回路を含み、入力電圧から少なくとも一種類の出力電圧を生成する。

ＰＭＩＣ１は、第１伝送線７を介して、クロック信号ＣＬＫをＰＭＩＣ２～６に供給する。以下、ＰＭＩＣ１をマスターと称することがある。以下、ＰＭＩＣ２～６それぞれをスレーブと称することがあり、ＰＭＩＣ２～６それぞれをスレーブ１～５と称することがある。

クロック信号ＣＬＫに基づき、ＰＭＩＣ１～６のうちの任意の一つが、当該任意の一つ以外に第２伝送線８を介してデータを送信する。つまり、電源システム１００では、マスターからスレーブへのデータ送信、或るスレーブから他のスレーブへのデータ送信、スレーブからマスターへのデータ送信が可能である。電源システム１００は、複数のＰＭＩＣ１～６を備える構成であるにもかかわらず、上記データ送信によって、あたかも１つのＰＭＩＣであるかのように各種処理（例えば、起動時の処理、異常発生時の処理など）を実行することができる。

次に、デバイスＩＤ及びシステム番号について説明する。

ＰＭＩＣ１～６それぞれは、デバイスＩＤ及びシステム番号を不揮発的に記憶する記憶部を備える。上記記憶部に記憶されているデバイスＩＤ及びシステム番号は書き換え可能であることが望ましい。

図２はデバイスＩＤの例を示す図であり、図３はシステム番号の例を示す図である。図２及び図３中のＰＮ１、ＰＮ２それぞれは、ＰＭＩＣの互いに異なる品番である。図３中のチャンネル数（ｃｈ数）は、電源システムが備える、出力電圧を出力する出力端子の総数である。システム番号が「2」～「11」である電源システムでは、チャンネル数（ｃｈ数）はＰＭＩＣの個数（chip数）よりも多く、電源システムの出力端子は複数のＰＭＩＣに分散して配置される。

電源システム１００では、ＰＭＩＣ１の記憶部は、デバイスＩＤとして「3'b000」を記憶し、システム番号として「10」を記憶する。

電源システム１００では、ＰＭＩＣ２の記憶部は、デバイスＩＤとして「3'b011」を記憶し、システム番号として「10」を記憶する。

電源システム１００では、ＰＭＩＣ３の記憶部は、デバイスＩＤとして「3'b100」を記憶し、システム番号として「10」を記憶する。

電源システム１００では、ＰＭＩＣ４の記憶部は、デバイスＩＤとして「3'b101」を記憶し、システム番号として「10」を記憶する。

電源システム１００では、ＰＭＩＣ５の記憶部は、デバイスＩＤとして「3'b110」を記憶し、システム番号として「10」を記憶する。

電源システム１００では、ＰＭＩＣ６の記憶部は、デバイスＩＤとして「3'b111」を記憶し、システム番号として「10」を記憶する。

ＰＭＩＣ１～６の各記憶部が上述したデバイスＩＤ及びシステム番号を記憶することにより、電源システム１００は、６個のＰＭＩＣを備え、出力電圧を出力する出力端子の総数（ｃｈ数）が１７である電源システムとなる。電源システム１００は、２種類のＰＭＩＣ（品番ＰＮ１、ＰＮ２）を開発することによって開発可能である。そして、２種類のＰＭＩＣ（品番ＰＮ１、ＰＮ２）を開発すれば、例えば電源システム１００を含む図３に示す各電源システムを開発することができる。つまり、例えば図３に示す各電源システムは、多種多様な顧客要求に低コストで対応可能である。

次に、通信プロトコルについて説明する。

図４は、ＰＭＩＣの概略構成例を示す図である。図４に示すＰＭＩＣは、電源回路１１と、異常検知部１２と、制御部１３と、記憶部１４と、グループ設定部１５と、入力端子ＩＮと、出力端子ＯＵＴ１～ＯＵＴｎと、第１端子Ｔ１と、第２端子Ｔ２と、イネーブル端子ＥＮと、を備える。品番ＰＮ１のＰＭＩＣは７つの出力端子ＯＵＴ１～ＯＵＴ７を備え、品番ＰＮ２のＰＭＩＣは２つの出力端子ＯＵＴ１～ＯＵＴ２を備える。電源システム１００では、ＰＭＩＣ１が品番ＰＮ１のＰＭＩＣであり、ＰＭＩＣ２～６が品番ＰＮ２のＰＭＩＣである。したがって、ＰＭＩＣ１は７つの出力端子ＯＵＴ１～ＯＵＴ７を備え、ＰＭＩＣ２～６はそれぞれ２つの出力端子ＯＵＴ１～ＯＵＴ２を備える。

電源回路１１は、入力端子ＩＮに印加される入力電圧ＶＩＮを出力電圧ＶＯＵＴ１～ＶＯＵＴｎに変換し、出力電圧ＶＯＵＴ１～ＶＯＵＴｎを出力端子ＯＵＴ１～ＯＵＴｎに供給する。

異常検知部１２は、電源回路１１の異常を検知し、検知結果を制御部１３に出力する。異常の例としては、各出力電圧ＶＯＵＴ１～ＶＯＵＴｎの過電圧、各出力電圧ＶＯＵＴ１～ＶＯＵＴｎの低電圧、各出力端子ＯＵＴ１～ＯＵＴｎに供給する電流の過電流等を挙げることができる。異常検知部１２は、出力端子ＯＵＴ１～ＯＵＴｎのどの系統で異常が発生しているかを把握して異常を検知する。

制御部１３は、電源回路１１を制御する。言い換えると、制御部１３は、電源回路１１を管理する。制御部１３は、確認部１３Ａと、調停部１３Ｂと、同期確認部１３Ｃと、クロック信号処理部１３Ｄと、送受信部１３Ｅと、を備える。

制御部１３は、イネーブル端子ＥＮにＨｉｇｈレベルの電圧が印加されているときにＰＭＩＣをイネーブル状態にし、イネーブル端子ＥＮにＬｏｗレベルの電圧が印加されているときにＰＭＩＣをディセーブル状態にする。

確認部１３Ａは、制御部１３が第２伝送線８へのデータの送信を開始する前に、第２伝送線８がデータを伝送していないことを確認する。

調停部１３Ｂは、ＰＭＩＣ１～６のうちの複数が第２伝送線８へのデータの送信を予定している場合、制御部１３が第２伝送線８へのデータの送信を開始する前に、データを送信する権限を調停する。

同期確認部１３Ｃは、制御部１３が第２伝送線８へのデータの送信を開始する前に、クロック信号ＣＬＫに同期していることを確認する。

クロック信号処理部１３Ｄは、記憶部１４に記憶されているデイバスＩＤによってＰＭＩＣがマスターに設定されている場合（第１設定に設定されている場合）、クロック信号ＣＬＫを第１端子Ｔ１から出力する。

クロック信号処理部１３Ｄは、記憶部１４に記憶されているデイバスＩＤによってＰＭＩＣがスレーブに設定されている場合（第２設定に設定されている場合）、クロック信号ＣＬＫを第１端子Ｔ１から入力する。

送受信部１３Ｅは、第２端子Ｔ２に入力するデータをクロック信号ＣＬＫに基づき受信し、第２端子Ｔ２から出力するデータをクロック信号ＣＬＫに基づき送信する。

グループ設定部１５は、出力端子ＯＵＴ１～ＯＵＴｎをグループ分けする。グループ設定部１５としては、例えばレジスタ等を用いることができる。電源システム１００の全ての出力端子が複数のグループに分類されれば良いので、１つのＰＭＩＣのグループ設定部１５は、出力端子ＯＵＴ１～ＯＵＴｎを１つのグループに設定してもよく、出力端子ＯＵＴ１～ＯＵＴｎを複数のグループに設定してもよい。グループ設定部１５の設定内容は、記憶部１４に記憶されている内容、Ｉ２Ｃ等の外部通信等によって変更可能であることが望ましい。

図５は、第１伝送線７に印加される電圧及び第２伝送線８に印加される電圧のタイムチャートである。より詳細には、図５は、マスターであるＰＭＩＣ１がデータを送信する場合の、第１伝送線７に印加される電圧Ｖ７及び第２伝送線８に印加される電圧Ｖ８のタイムチャートである。

第２伝送線８のデータ通信のプロトコルでは、クロック信号ＣＬＫの１周期おき（図５に示すグレー部分）に、第２伝送線８に印加される電圧Ｖ８がＬＯＷレベルになる。したがって、第２伝送線８に印加される電圧Ｖ８のＨＩＧＨレベルがクロック信号ＣＬＫの４周期分継続していれば、第２伝送線８のデータ通信が行われていないことになる。

図５では、ＰＭＩＣ１の確認部１３Ａは、クロック信号ＣＬＫの４周期分に渡って第２伝送線８に印加される電圧Ｖ８がＨＩＧＨレベルであれば、第２伝送線８がデータを伝送していないことを確認する。当該確認が取れたタイミング（図５に示すタイミングｔ１）で、ＰＭＩＣ１の送受信部１３Ｅは、第２伝送線８に印加される電圧Ｖ８をＨＩＧＨレベルからＬＯＷレベルに切り替える。その後、ＰＭＩＣ１の送受信部１３Ｅは、クロック信号ＣＬＫの１周期おき（図５に示すグレー部分）に、第２伝送線８に印加される電圧Ｖ８をＬＯＷレベルにする。

ＰＭＩＣ１の送受信部１３Ｅは、調停期間の所定時間（調停期間でのクロック信号ＣＬＫの最初の１周期分）において第２伝送線８に印加される電圧Ｖ８をＬＯＷレベルにする。ＰＭＩＣ１の調停部１３Ｂは、調停期間の第２伝送線８に印加される電圧Ｖ８のレベルに基づき、他のＰＭＩＣであるＰＭＩＣ２～６がデータ通信を開始しようとしていないことを確認する。より詳細には、ＰＭＩＣ１の調停部１３Ｂは、調停期間でのクロック信号ＣＬＫの３，５，７，９，１１番目の１周期分において第２伝送線８に印加される電圧Ｖ８がＨＩＧＨレベルであるので、他のＰＭＩＣであるＰＭＩＣ２～６がデータ通信を開始しようとしていないことを確認する。

調停期間でのクロック信号ＣＬＫの最後の４周期分において、ＰＭＩＣ１～６の各送受信部１３Ｅは、第２伝送線８に印加される電圧Ｖ８をクロック信号ＣＬＫの１周期毎にＬＯＷレベル、ＬＯＷレベル、ＨＩＧＨレベル、ＬＯＷレベルの順に遷移させる。

ＰＭＩＣ１の同期確認部１３Ｃは、調停期間でのクロック信号ＣＬＫの最後の４周期分において、第２伝送線８に印加される電圧Ｖ８がクロック信号ＣＬＫの１周期毎にＬＯＷレベル、ＬＯＷレベル、ＨＩＧＨレベル、ＬＯＷレベルの順に遷移しているか否かを確認する。第２伝送線８に印加される電圧Ｖ８がクロック信号ＣＬＫの１周期毎にＬＯＷレベル、ＬＯＷレベル、ＨＩＧＨレベル、ＬＯＷレベルの順に遷移していなければ、ＰＭＩＣ１～６で同期がとれていないので、ＰＭＩＣ１の送受信部１３Ｅは、データの送信を中止する。

第２伝送線８に印加される電圧Ｖ８がクロック信号ＣＬＫの１周期毎にＬＯＷレベル、ＬＯＷレベル、ＨＩＧＨレベル、ＬＯＷレベルの順に遷移していれば、ＰＭＩＣ１の送受信部１３Ｅは、データ通信期間において、データ送信先のＰＭＩＣのアドレスと、データ送信先のＰＭＩＣに送るデータと、を順に送信する。その後、ＰＭＩＣ１の送受信部１３Ｅは、ＣＲＣコード通信期間において、データ通信期間のアドレス及びデータに対応するＣＲＣコードをデータ送信先のＰＭＩＣに送り、データ送信先のＰＭＩＣの送受信部１３Ｅは、ＣＲＣチェック期間において、ＣＲＣチェック結果をＰＭＩＣ１に送る。

図６は、第１伝送線７に印加される電圧及び第２伝送線８に印加される電圧のタイムチャートである。より詳細には、図６は、スレーブ１であるＰＭＩＣ２がデータを送信する場合の、第１伝送線７に印加される電圧Ｖ７及び第２伝送線８に印加される電圧Ｖ８のタイムチャートである。

図６では、ＰＭＩＣ２の確認部１３Ａは、クロック信号ＣＬＫの４周期分に渡って第２伝送線８に印加される電圧Ｖ８がＨＩＧＨレベルであれば、第２伝送線８がデータを伝送していないことを確認する。当該確認が取れたタイミング（図６に示すタイミングｔ１）で、ＰＭＩＣ２の送受信部１３Ｅは、第２伝送線８に印加される電圧Ｖ８をＨＩＧＨレベルからＬＯＷレベルに切り替える。その後、ＰＭＩＣ２の送受信部１３Ｅは、クロック信号ＣＬＫの１周期おき（図６に示すグレー部分）に、第２伝送線８に印加される電圧Ｖ８をＬＯＷレベルにする。

ＰＭＩＣ２の送受信部１３Ｅは、調停期間の所定時間（調停期間でのクロック信号ＣＬＫの３番目の１周期分）において第２伝送線８に印加される電圧Ｖ８をＬＯＷレベルにする。ＰＭＩＣ２の調停部１３Ｂは、調停期間の第２伝送線８に印加される電圧Ｖ８のレベルに基づき、他のＰＭＩＣであるＰＭＩＣ１，３～６がデータ通信を開始しようとしていないことを確認する。より詳細には、ＰＭＩＣ２の調停部１３Ｂは、調停期間でのクロック信号ＣＬＫの１，５，７，９，１１番目の１周期分において第２伝送線８に印加される電圧Ｖ８がＨＩＧＨレベルであるので、他のＰＭＩＣであるＰＭＩＣ１，３～６がデータ通信を開始しようとしていないことを確認する。

ＰＭＩＣ２の同期確認部１３Ｃは、調停期間でのクロック信号ＣＬＫの最後の４周期分において、第２伝送線８に印加される電圧Ｖ８がクロック信号ＣＬＫの１周期毎にＬＯＷレベル、ＬＯＷレベル、ＨＩＧＨレベル、ＬＯＷレベルの順に遷移しているか否かを確認する。第２伝送線８に印加される電圧Ｖ８がクロック信号ＣＬＫの１周期毎にＬＯＷレベル、ＬＯＷレベル、ＨＩＧＨレベル、ＬＯＷレベルの順に遷移していなければ、ＰＭＩＣ１～６で同期がとれていないので、ＰＭＩＣ２の送受信部１３Ｅは、データの送信を中止する。

第２伝送線８に印加される電圧Ｖ８がクロック信号ＣＬＫの１周期毎にＬＯＷレベル、ＬＯＷレベル、ＨＩＧＨレベル、ＬＯＷレベルの順に遷移していれば、ＰＭＩＣ２の送受信部１３Ｅは、データ通信期間において、データ送信先のＰＭＩＣのアドレスと、データ送信先のＰＭＩＣに送るデータと、を順に送信する。その後、ＰＭＩＣ２の送受信部１３Ｅは、ＣＲＣコード通信期間において、データ通信期間のアドレス及びデータに対応するＣＲＣコードをデータ送信先のＰＭＩＣに送り、データ送信先のＰＭＩＣの送受信部１３Ｅは、ＣＲＣチェック期間において、ＣＲＣチェック結果をＰＭＩＣ１に送る。

図７は、第１伝送線７に印加される電圧及び第２伝送線８に印加される電圧のタイムチャートである。より詳細には、図７は、スレーブ１であるＰＭＩＣ２とスレーブ３であるＰＭＩＣ４とがほぼ同時に第２伝送線８に印加される電圧Ｖ８をＨＩＧＨレベルからＬＯＷレベルに切り替えた場合の、第１伝送線７に印加される電圧Ｖ７及び第２伝送線８に印加される電圧Ｖ８のタイムチャートである。

図７では、ＰＭＩＣ２及び４それぞれの確認部１３Ａは、クロック信号ＣＬＫの４周期分に渡って第２伝送線８に印加される電圧Ｖ８がＨＩＧＨレベルであれば、第２伝送線８がデータを伝送していないことを確認する。当該確認が取れたタイミング（図７に示すタイミングｔ１）で、ＰＭＩＣ２及び４それぞれの送受信部１３Ｅは、第２伝送線８に印加される電圧Ｖ８をＨＩＧＨレベルからＬＯＷレベルに切り替える。その後、ＰＭＩＣ２及び４それぞれの送受信部１３Ｅは、調停期間終了後まで、クロック信号ＣＬＫの１周期おき（図７に示すグレー部分）に、第２伝送線８に印加される電圧Ｖ８をＬＯＷレベルにし、ＰＭＩＣ４の送受信部１３Ｅは、調停期間終了後、クロック信号ＣＬＫの１周期おき（図７に示すグレー部分）に、第２伝送線８に印加される電圧Ｖ８をＬＯＷレベルにする。

ＰＭＩＣ２の送受信部１３Ｅは、調停期間の所定時間（調停期間でのクロック信号ＣＬＫの３番目の１周期分）において第２伝送線８に印加される電圧Ｖ８をＬＯＷレベルにする。ＰＭＩＣ４の送受信部１３Ｅは、調停期間の所定時間（調停期間でのクロック信号ＣＬＫの７番目の１周期分）において第２伝送線８に印加される電圧Ｖ８をＬＯＷレベルにする。ＰＭＩＣ２の調停部１３Ｂは、調停期間の第２伝送線８に印加される電圧Ｖ８のレベルに基づき、他のＰＭＩＣであるＰＭＩＣ４がデータ通信を開始しようとしていることを確認する。より詳細には、ＰＭＩＣ２の調停部１３Ｂは、調停期間でのクロック信号ＣＬＫの７番目の１周期分において第２伝送線８に印加される電圧Ｖ８がＬＯＷレベルであるので、他のＰＭＩＣであるＰＭＩＣ４がデータ通信を開始しようとしていることを確認する。ＰＭＩＣ４の調停部１３Ｂは、調停期間の第２伝送線８に印加される電圧Ｖ８のレベルに基づき、他のＰＭＩＣであるＰＭＩＣ２がデータ通信を開始しようとしていることを確認する。より詳細には、ＰＭＩＣ４の調停部１３Ｂは、調停期間でのクロック信号ＣＬＫの３番目の１周期分において第２伝送線８に印加される電圧Ｖ８がＬＯＷレベルであるので、他のＰＭＩＣであるＰＭＩＣ２がデータ通信を開始しようとしていることを確認する。

各ＰＭＩＣの記憶部１４は、データ通信の開始が競合した場合の優先順位を記憶している。本実施形態では、ＰＭＩＣ４の方がＰＭＩＣ２よりも優先順位が高いものとする。

ＰＭＩＣ２は、自己よりも優先順位が高いＰＭＩＣ４がデータ通信を開始しようとしているので、データ通信の開始を断念する。

ＰＭＩＣ４の同期確認部１３Ｃは、調停期間でのクロック信号ＣＬＫの最後の４周期分において、第２伝送線８に印加される電圧Ｖ８がクロック信号ＣＬＫの１周期毎にＬＯＷレベル、ＬＯＷレベル、ＨＩＧＨレベル、ＬＯＷレベルの順に遷移しているか否かを確認する。第２伝送線８に印加される電圧Ｖ８がクロック信号ＣＬＫの１周期毎にＬＯＷレベル、ＬＯＷレベル、ＨＩＧＨレベル、ＬＯＷレベルの順に遷移していなければ、ＰＭＩＣ１～６で同期がとれていないので、ＰＭＩＣ４の送受信部１３Ｅは、データの送信を中止する。

第２伝送線８に印加される電圧Ｖ８がクロック信号ＣＬＫの１周期毎にＬＯＷレベル、ＬＯＷレベル、ＨＩＧＨレベル、ＬＯＷレベルの順に遷移していれば、ＰＭＩＣ４の送受信部１３Ｅは、データ通信期間において、データ送信先のＰＭＩＣのアドレスと、データ送信先のＰＭＩＣに送るデータと、を順に送信する。その後、ＰＭＩＣ４の送受信部１３Ｅは、ＣＲＣコード通信期間において、データ通信期間のアドレス及びデータに対応するＣＲＣコードをデータ送信先のＰＭＩＣに送り、データ送信先のＰＭＩＣの送受信部１３Ｅは、ＣＲＣチェック期間において、ＣＲＣチェック結果をＰＭＩＣ１に送る。

電源システム１００では、確認期間を設けているので、複数のＰＭＩＣにおけるデータ送信の競合を回避できることができる。さらに、電源システム１００では、調停期間を設けているので、不運にも複数のＰＭＩＣがほぼ同時にデータの送信を開始しようとした場合でも、複数のＰＭＩＣにおけるデータ送信の競合を回避できることができる。

次に、グループ単位でのシャットダウンについて説明する。

電源システム１００のグループ設定部は、ＰＭＩＣ１～６の各グループ設定部１５を含む。

電源システム１００の制御部は、ＰＭＩＣ１～６の各制御部１３を含み、ＰＭＩＣ１～６の各異常検知部１２によって異常が検知されたグループに属する出力端子からの出力を停止し、ＰＭＩＣ１～６の各異常検知部１２によって異常が検知されていないグループに属する出力端子からの出力を維持する。

ここでは、電源システム１００の１７個の出力端子を４つのグループ（グループＡ～グループＤ）に分けた場合について説明する。

図８は、電源システム１００の出力状態の一例を示すタイムチャートである。なお、図８は、起動後にグループＡに異常が発生した場合のタイムチャートである。図８中のイネーブル信号ＳＥＮは、ＰＭＩＣ1～６の各イネーブル端子ＥＮに供給される。

イネーブル信号ＳＥＮがＬｏｗレベルからＨｉｇｈレベルに切り替わると、グループＡの出力端子からの出力～グループＤの出力端子からの出力はシーケンシャルに起動する。図８に示す例では、電源システム１００の制御部は、グループＡ、グループＢ、グループＣ、グループＤの順に起動させる。

電源システム１００の制御部は、グループＡに異常が発生した時点ｔ２で、グループＡ出力端子からの出力を停止し、異常が検知されていないグループＢ～グループＤの出力端子からの出力を維持する。これにより、異常発生時の処理に自由度を持つ電源システムを実現することができる。

イネーブル信号ＳＥＮがＨｉｇｈレベルからＬｏｗレベルに切り替わると、グループＡの出力端子からの出力～グループＤの出力端子からの出力はシーケンシャルに停止する。図８に示す例では、異常によりグループＡの出力端子からの出力が既に停止しているので、グループＡの出力端子からの出力停止はスキップされ、グループＢの出力端子からの出力～グループＤの出力端子からの出力がシーケンシャルに停止する。

なお、図９に示すように、電源システム１００の制御部は、異常が検知されていないグループＢ～グループＤの出力端子からの出力を維持した後、異常が検知されていないグループＢ～グループＤの少なくとも一つの出力端子からの出力をシーケンシャルに停止する。図９に示す例では、電源システム１００の制御部は、異常が検知されていないグループＢ～グループＤの出力端子からの出力全てを、グループＢ、グループＣ、グループＤの順に停止させる。これにより、異常発生時の処理により一層自由度を持つ電源システムを実現することができる。

図１０は、一実施形態に係る車両Ｘの外観図である。車両Ｘは、電源システム１００を備える。また、車両Ｘは、バッテリ（不図示）を備える。バッテリ（不図示）から出力される電圧は、ＰＭＩＣ１～６の入力電圧となる。電源システム１００は、車両Ｘに搭載される複数の車載機器（不図示）の電源装置となる。

なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

例えば、ＰＭＩＣ１～６間のデータ通信の手法は、上記実施形態以外のものであってもよい。

上述した電源システム１００は６個のＰＭＩＣを備える構成であったが、電源システムが備えるＰＭＩＣ（第１半導体集積回路及び第２半導体集積回路）の総数は６個に限定されることはなく、５個以下であってもよく７個以上であってもよい。

なお、複数のＰＭＩＣを備える電源システムとして、図３には、２個のＰＭＩＣを備える２種類の電源システム（システム番号「2」の電源システム及びシステム番号「3」の電源システム）、３個のＰＭＩＣを備える２種類の電源システム（システム番号「4」の電源システム及びシステム番号「5」の電源システム）、４個のＰＭＩＣを備える２種類の電源システム（システム番号「6」の電源システム及びシステム番号「7」の電源システム）、５個のＰＭＩＣを備える２種類の電源システム（システム番号「8」の電源システム及びシステム番号「9」の電源システム）、並びに６個のＰＭＩＣを備える２種類の電源システム（システム番号「10」の電源システム及びシステム番号「11」の電源システム）しか記載されていないが、これらはあくまで例示に過ぎない。

また例えば、電源システムは単一のＰＭＩＣを備える構成であってもよい。この場合、ＰＭＩＣは複数の出力端子を備え、当該複数の出力端子が複数のグループに分けられるようにすればよい。

１００電源システム
１ＰＭＩＣ（第１半導体集積回路の例）
２～６ＰＭＩＣ（第２半導体集積回路の例）
７第１伝送線
８第２伝送線
１１電源回路
１２異常検知部
１３制御部
１３Ａ確認部
１３Ｂ調停部
１３Ｃ同期確認部
１３Ｄクロック信号処理部
１３Ｅ送受信部
１４記憶部
１５グループ設定部
ＥＮイネーブル端子
ＩＮ入力端子
ＯＵＴ１～ＯＵＴｎ出力端子
Ｔ１第１端子
Ｔ２第２端子
Ｘ車両

Claims

出力電圧を出力するように構成される複数の出力端子と、
前記複数の出力端子をグループ分けするように構成されるグループ設定部と、
異常を検知するように構成される異常検知部と、
前記異常検知部によって異常が検知されたグループに属する前記出力端子からの出力を停止し、前記異常検知部によって異常が検知されていないグループに属する前記出力端子からの出力を維持するように構成される制御部と、を備える、電源システム。
前記制御部は、前記電源システムがイネーブル状態からディセーブル状態に切り替わると、全てのグループに属する前記出力端子からの出力をシーケンシャルに停止するように構成される、請求項１に記載の電源システム。
前記制御部は、前記異常検知部によって異常が検知されていないグループに属する前記出力端子からの出力を維持した後、前記異常検知部によって異常が検知されていないグループの少なくとも一つに属する前記出力端子からの出力をシーケンシャルに停止するように構成される、請求項１又は請求項２に記載の電源システム。
複数の半導体集積回路を備え、
前記複数の出力端子の個数は前記複数の半導体集積回路の個数よりも多く、前記複数の出力端子が前記複数の半導体集積回路に分散して配置される、請求項１～３のいずれか一項に記載の電源システム。
第１伝送線と、
第２伝送線と、を備え、
前記複数の半導体集積回路は、単一の第１半導体集積回路と、少なくとも一つの第２半導体集積回路と、を含み、
前記単一の第１半導体集積回路は、前記第１伝送線を介して、クロック信号を前記少なくとも一つの第２半導体集積回路に供給するように構成され、
前記クロック信号に基づき、前記単一の第１半導体集積回路及び前記少なくとも一つの第２半導体集積回路のうちの任意の一つが、前記任意の一つ以外に前記第２伝送線を介してデータを送信するように構成される、請求項４に記載の電源システム。
前記複数の半導体集積回路はそれぞれ、自己が前記第１半導体集積回路又は前記第２半導体集積回路のいずれに設定されているかを記憶する記憶部を備える、請求項５に記載の電源システム。
単一の半導体集積回路を備え、
前記複数の出力端子が前記単一の半導体集積回路に配置される、請求項１～３のいずれか一項に記載の電源システム。
請求項１～７のいずれか一項に記載の電源システムを備える、車両。