KR20210111073A - 듀얼 핀 인터페이스를 갖는 멀티플 전력 관리 집적 회로들 및 장치 - Google Patents

듀얼 핀 인터페이스를 갖는 멀티플 전력 관리 집적 회로들 및 장치 Download PDF

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Abstract

듀얼 핀 인터페이스를 갖는 멀티플 전력 관리 집적 회로(PMIC)들 및 장치가 개시된다. 멀티플 PMIC들은, 2개 신호 라인들에 연결되는 통신 인터페이스를 통하여 멀티플 PMIC들 상호간에 통신 및 파워 시퀀스 동작 코디네이션을 수행한다. 멀티플 PMIC들은, 시스템 인터페이스를 통하여 어플리케이션 프로세서와 통신하는 메인 PMIC와, 통신 인터페이스를 통하여 메인 PMIC와 통신하는 적어도 하나의 서브 PMIC를 포함한다. 제1 신호 라인은 단일의 양방향 시그널링 방식으로 통신하고, 제1 신호 라인을 통하여 메인 PMIC 및 서브 PMIC 사이에 전력 상태 신호(PSTATUS)를 교환한다. 제2 신호 라인은 단일의 단방향 시그널링 방식으로 통신하고, 제2 신호 라인을 통하여 메인 PMIC에서 서브 PMIC로 전력 시퀀스 제어 신호(PIF)를 전송한다.

Description

듀얼 핀 인터페이스를 갖는 멀티플 전력 관리 집적 회로들 및 장치 {Multiple power management integrated circuits and apparatus having dual pin interface}
본 발명은 전력 제어(power control)에 관한 것으로서, 더욱 상세하게는 듀얼 핀들로 구현된 인터페이스를 이용하여 디바이스들 간의 시그널링을 위한 전력 관리 집적 회로(PMIC) 시스템들, 방법들 및 장치에 관한 것이다.
시스템-온 칩(System-on Chip: SoC)은 컴퓨터 시스템 또는 다른 전자 시스템을 구현하기 위해 CPU(Central Processing Unit), 메모리, 디지털 신호 처리 회로, 아날로그 신호 처리 회로 등 다양한 기능 블록들을 하나의 반도체 집적 회로에 집적하는 기술 또는 이러한 기술에 따라 집적된 하나의 집적 회로를 의미한다. SoC는 프로세서, 멀티미디어, 그래픽 및 보안 등을 포함하는 더욱 복잡한 시스템으로 발전하고 있다. 스마트 폰이나 태블릿 PC 등과 같은 모바일 기기에 내장되는 SoC는, 다양한 기능들에 필요한 전력 공급 및 효율적인 전력 관리에 대한 요구 증가로 전력 관리 집적 회로(Power Management Integrated Circuit: PMIC)를 포함한다. PMIC는 다양한 출력 전압들을 전압 레일들로 출력하기 위한 전력 변환(power conversion) 기능 및 전력 시퀀스(power sequence) 기능을 수행한다.
PMIC의 회로들이 너무 크면, 증가된 면적(footprint) 크기는 레이아웃 문제(layout challenges), 외부 콤포넌트 배치 혼잡(external component placement congestion), 열 밀도 문제(thermal density challenges), PMIC 설계의 복잡성(complexity) 등과 같은 문제점들로 인해 높은 구동 비용으로 이어진다. PMIC 크기 한도에 도달하면, SoC는 멀티플 PMIC들을 채용할 수 있다. 멀티플 PMIC들은 열 부하를 분산시키고 외부 콤포넌트 배치를 보다 용이하게 허용한다.
그런데, 멀티플 PMIC들에게는 그들 상호간에 통신 및 동작 코디네이션을 위하여 다수개의 보드 레벨 접속부들(또는 핀들)의 요구가 존재할 수 있다. 다수개의 보드 레벨 접속부들은 SoC 보드 레벨 라우팅 혼잡을 야기한다. 이에 따라, 면적, 구동 비용 및 라우팅 최적화를 위해 핀 카운트 감소가 요구된다.
본 발명의 목적은 듀얼 핀들로 구현된 통신 인터페이스를 이용하여 디바이스들 간의 시그널링을 위한 PMIC 시스템들, 방법들 및 장치를 제공하는 데 있다.
본 발명의 실시예들에 따른 전력 관리 집적 회로 시스템은, 메인 전력 관리 집적 회로와 제1 신호 라인 및 제2 신호 라인을 통하여 메인 전력 관리 집적 회로와 통신하는 적어도 하나의 서브 전력 관리 집적 회로를 포함한다. 제1 신호 라인은 단일의 양방향 시그널링 방식으로 통신하고, 제1 신호 라인 상에서 메인 전력 관리 집적 회로 및 적어도 하나의 서브 전력 관리 집적 회로 사이에 교환되는 전력 상태 신호를 이용하여 메인 전력 관리 집적 회로와 적어도 하나의 서브 전력 관리 집적 회로의 파워 상태 정보 및 파워 시퀀스와 연관된 동작을 표명한다. 제2 신호 라인은 단일의 단방향 시그널링 방식으로 통신하고, 제2 신호 라인 상에서 메인 전력 관리 집적 회로에서 적어도 하나의 서브 전력 관리 집적 회로로 전송되는 전력 시퀀스 제어 신호를 이용하여 적어도 하나의 서브 전력 관리 집적 회로의 파워 시퀀스를 제어하는 동작을 표명한다.
본 발명의 실시예들에 따른 멀티플 전력 관리 집적 회로들 간의 시그널링을 위한 방법은, 단일의 양방향 라인을 통하여 메인 전력 관리 집적 회로와 적어도 하나의 서브 전력 관리 집적 회로를 서로에 결합하는 단계, 단일의 단방향 라인을 통하여 메인 전력 관리 집적 회로를 적어도 하나의 서브 전력 관리 집적 회로에 결합하는 단계, 메인 전력 관리 집적 회로 및 적어도 하나의 서브 전력 관리 집적 회로로부터 단일의 양방향 라인 상에서 전력 상태 신호를 이용하여 메인 전력 관리 집적 회로 및 적어도 하나의 서브 전력 관리 집적 회로의 파워 시퀀스와 연관된 동작을 표명하는 단계, 그리고 메인 전력 관리 집적 회로로부터 적어도 하나의 서브 전력 관리 집적 회로로 단일의 단방향 라인 상에서 전력 시퀀스 제어 신호를 이용하여 적어도 하나의 서브 전력 관리 집적 회로의 파워 시퀀스를 제어하는 동작을 표명하는 단계를 포함한다.
본 발명의 실시예들에 따른 멀티플 전력 관리 집적 회로들 간의 시그널링을 위한 장치는, 복수의 파워 도메인들을 갖는 어플리케이션 프로세서; 및 복수의 파워 도메인들의 파워 시퀀스와 상관하여 복수의 출력 전압들을 생성하고, 전압 레일들을 통하여 복수의 출력 전압들을 복수의 파워 도메인들로 제공하는 멀티플 전력 관리 집적 회로들을 포함한다. 멀티플 전력 관리 집적 회로들은 시스템 인터페이스를 통하여 어플리케이션 프로세서와 통신하는 메인 전력 관리 집적 회로; 및 제1 신호 라인 및 제2 신호 라인에 연결되는 통신 인터페이스를 통하여 메인 전력 관리 집적 회로와 통신하는 적어도 하나의 서브 전력 관리 집적 회로를 포함한다. 제1 신호 라인은 단일의 양방향 시그널링 방식으로 통신하고, 제1 신호 라인 상에서 메인 전력 관리 집적 회로 및 적어도 하나의 서브 전력 관리 집적 회로 사이에 교환되는 전력 상태 신호를 이용하여 메인 전력 관리 집적 회로 및 적어도 하나의 서브 전력 관리 집적 회로의 파워 상태 정보 및 파워 시퀀스와 연관된 동작을 표명한다. 제2 신호 라인은 단일의 단방향 시그널링 방식으로 통신하고, 제2 신호 라인 상에서 메인 전력 관리 집적 회로에서 적어도 하나의 서브 전력 관리 집적 회로로 전송되는 전력 시퀀스 제어 신호를 이용하여 적어도 하나의 서브 전력 관리 집적 회로의 파워 시퀀스를 제어하는 동작을 표명한다.
본 발명의 실시예들에 따른 PMIC 시스템은 2개 신호 라인들을 포함하는 통신 인터페이스를 통하여 멀티플 PMIC들 상호간에 통신 및 파워 시퀀스 동작 코디네이션을 수행함으로써, PMIC 시스템의 면적, 구동 비용 및 라우팅 최적화에 유익할 수 있다(beneficial).
도 1은 본 발명의 실시예들에 따른 디바이스들 간의 시그널링을 2개 신호들이 통신되는 듀얼 핀들로 구현된 통신 인터페이스를 이용하는 장치를 개념적으로 설명하는 블락 다이어그램이다.
도 2는 도 1의 PMIC 시스템을 예시하는 블락 다이어그램이다.
도 3은 도 2의 PMIC 시스템의 타이밍 거동을 설명하는 다이어그램이다.
도 4는 도 1의 PMIC 시스템을 예시하는 블락 다이어그램이다.
도 5는 도 4의 기준 전압 발생부를 예시적으로 설명하는 블락 다이어그램이다.
도 6a 및 도 6b는 도 4의 제1 레귤레이터를 예시적으로 설명하는 다이어그램들이다.
도 7은 도 4의 PMIC 시스템의 타이밍 거동을 설명하는 다이어그램이다.
도 8은 도 4의 PMIC 시스템의 타이밍 거동을 설명하는 다이어그램이다.
도 9는 도 4의 PMIC 시스템의 타이밍 거동을 설명하는 다이어그램이다.
도 10은 도 4의 PMIC 시스템의 타이밍 거동을 설명하는 다이어그램이다
도 11은 도 4의 PMIC 시스템의 타이밍 거동을 설명하는 다이어그램이다.
도 12a 내지 도 12e는 본 발명의 실시예들에 따른 PMIC 시스템에서 디바이스 간의 시그널링을 예시하는 다이어그램들이다.
도 13은 본 발명의 실시예들에 따른 PMIC 시스템에서 수행되는 파워-온 시퀀스를 예시하는 다이어그램이다.
도 14는 본 발명의 실시예들에 따른 PMIC 시스템에서 수행되는 파워-오프 시퀀스를 예시하는 다이어그램이다.
도 1은 본 발명의 실시예들에 따른 디바이스들 간의 시그널링을 2개 신호들이 통신되는 듀얼 핀들로 구현된 통신 인터페이스를 이용하는 장치(apparatus)를 개념적으로 설명하는 블락 다이어그램이다.
도 1을 참조하면, 장치(10)는 PMIC 시스템(100)과 장치(10)의 동작을 제어하도록 구성되는 어플리케이션 프로세서(200: 이하 "AP"라고 지칭함)를 포함하는 시스템-온 칩(SoC)으로 구현될 수 있다. 장치(10)는 무선 모바일 디바이스, 모바일 전화기, 모바일 컴퓨팅 시스템, 노트북 컴퓨터, 테블릿 컴퓨팅 디바이스, 미디어 플레이어, 게이밍 디바이스 등을 포함하는 전자 장치일 수 있다. 장치(10)는 무선 억세스 네트워크, 코어 억세스 네트워크, 인터넷 및/또는 다른 네트워크와 RF(Radio Frequency) 트랜시버를 통하여 통신하는 무선 통신 디바이스를 포함할 수 있다. AP(200)는 시스템 인터페이스(12) 및 전압 레일들(14, 16, 18)을 통하여 PMIC 시스템(100)과 통신적으로 연결(communicatively connected) 될 수 있다.
일부 예는 "연결된(connected)" 및/또는 "결합된(coupled)" 이라는 표현을 그들의 파생어들과 함께 사용하여 설명될 수 있다. 이들 용어가 서로에 대해 꼭 동의어로서 의도된 것은 아니다. 예를 들어, "연결된" 및/또는 "결합된" 이라는 용어들을 이용한 설명은, 2개 이상의 요소가 서로 직접적으로 물리적 또는 전기적 접촉하는 것을 나타낼 수 있다. 또한, 용어 "연결" 및/또는 "결합"은 2개 이상의 요소가 서로 직접 접촉하고 있지 않지만 여전히 서로 협력하거나 상호 작용하는 것도 의미할 수 있다.
AP(200)는 다양한 파워 도메인들로 구동되는 복수의 IP들, 예컨대, 프로세싱 회로(210), 디스플레이 제어기(220), 카메라 제어기(230) 및 저장 매체(240)를 포함할 수 있다. IP는 SoC에 집적될 수 있는 회로, 로직, 또는 이들의 조합을 말한다. AP(200)는 프로세싱 회로(210)에 의해 소프트웨어 어플리케이션들에 억세스하여 실행시키고 논리 회로들 및 다른 디바이스들을 제어할 수 있다. AP(200)는 디스플레이 제어기(220)를 관리 또는 동작시키는 사용자 인터페이스를 지원할 수 있고, 카메라 제어기(230)를 사용하여 카메라 또는 비디오 입력 디바이스의 동작을 제어할 수 있다. 디스플레이 제어기(220)는 액정 디스플레이(LCD) 패널, 터치 스크린 디스플레이, 표시기(indicator) 등과 같은 디스플레이들을 지원하는 회로들 및 소프트웨어 드라이버들을 포함할 수 있다. 저장 매체(240)는 프로세싱 회로(210) 및/또는 AP(200)에 의해 제어되는 디바이스의 컴포넌트들에 이용된 명령들 및 데이터를 유지하도록 구성된 일시적(transitory) 및/또는 비-일시적(non-transitory) 저장 디바이스들을 포함할 수 있다.
PMIC 시스템(100)은 멀티플 PMIC들로 구성될 수 있다. PMIC 시스템(100)은 메인 PMIC(110)와 하나 이상의 서브 PMIC들, 예컨대, 제1 서브 PMIC(120)와 제2 서브 PMIC(130)를 포함할 수 있다. 시스템 인터페이스(12)는 메인 PMIC(110)와 AP(200) 사이에 연결되고, 시스템 인터페이스(12)를 통하여 커맨드, 데이터 및 제어 정보가 교환(exchange)될 수 있다. 전압 레일들(14, 16, 18)은 모든 PMIC들(110, 120, 130)을 AP(200)에 연결시킨다.
PMIC들(110, 120, 130) 각각은 통신 인터페이스(112, 122, 132)을 포함한다. 통신 인터페이스(112, 122, 132)는 2개 신호(PSTATUS, PIF) 라인들을 통하여 다른 PMIC들(110, 120, 130)과 통신할 수 있다. PMIC들(110, 120, 130) 각각은 전력 변환부(114, 124, 134)를 포함한다. 전력 변환부(114, 124, 134)는 통신 인터페이스(112, 122, 132)를 통하여 통신된 정보를 이용하여, PMIC(110, 120, 130)들 각각과 연계된 전압 레일들(14, 16, 18)을 제어하여 AP(200)의 모든 또는 부분적인 파워 도메인들로 전원 전압을 공급하거나 차단한다.
2개 신호(PSTATUS, PIF) 라인들은 제1 신호 라인(11)과 제2 신호 라인(13)을 포함한다. 제1 신호 라인(11)은 단일의 양방향 시그널링 방식으로 통신하고, 제1 신호 라인(11)을 통하여 PMIC들(110, 120, 130)을 서로에 결합할 수 있다. 제1 신호 라인(11) 상에서 PMIC들(110, 120, 130) 사이에 교환되는 전력 상태 신호(PSTATUS)를 이용하여 PMIC들(110, 120, 130)의 파워 상태 정보 및 파워 시퀀스와 연관된 동작을 표명한다. 제2 신호 라인(13)은 단일의 단방향 시그널링 방식으로 통신하고, 제2 신호 라인(13)을 통하여 메인 PMIC(110)를 서브 PMIC들(120, 130)에 결합할 수 있다. 제2 신호 라인(13) 상에서 메인 PMIC(110)에서 서브 PMIC들(120, 130)로 전송되는 전력 시퀀스 제어 신호(PIF)를 이용하여 서브 PMIC들(120, 130)의 파워 시퀀스를 제어하는 동작을 표명한다. 이하, 제1 신호 라인(11)은 전력 상태 신호(PSTATUS) 라인으로 지칭되고, 제2 신호 라인(13)은 전력 시퀀스 제어 신호(PIF) 라인으로 지칭될 수 있다.
도 2는 도 1의 PMIC 시스템을 예시하는 블락 다이어그램이다. 도 2는 도 1의 PMIC 시스템(100)의 메인 PMIC(110)와 서브 PMIC들(120, 130)에 포함된 통신 인터페이스(112, 122, 132) 구조를 보다 구체적으로 설명한다.
도 2를 참조하면, PMIC 시스템(100)은 2개의 신호(PSTATUS, PIF) 라인들을 통하여 메인 PMIC(110)와 제1 및 제2 서브 PMIC들(120, 130)이 통신할 수 있다. 메인 PMIC(110)와 제1 및 제2 서브 PMIC들(120, 130)은 외부 전원(external power)에 연결되어 구동될 수 있는데, 예시적으로 배터리 전원(VBAT)에 연결되어 구동될 수 있다.
메인 PMIC(110)는 2개의 신호(PSTATUS, PIF) 라인들에 연결되는 통신 인터페이스(112)와 통신 인터페이스(112)를 제어하는 제어 로직(113)을 포함할 수 있다. 통신 인터페이스(112)는 전력 상태 신호(PSTATUS)가 송신 또는 수신되는 제1 핀(115)과 전력 시퀀스 제어 신호(PIF)가 송신되는 제2 핀(116)을 포함할 수 있다. 제1 핀(115)은 메인 PMIC(110)에서 출력되는 전력 상태 신호(PSTATUS)를 제1 및 제2 서브 PMIC들(120, 130)로 전송하고, 제1 및/또는 제2 서브 PMIC들(120, 130)에서 출력되는 전력 상태 신호(PSTATUS)를 메인 PMIC(110)로 수신할 수 있다. 전력 상태 신호(PSTATUS)는 단일의 와이어(single wire)에 대해 양방향(bi-directional) 시그널링 접근 방식으로 통신할 수 있다. 제2 핀(116)은 메인 PMIC(110)에서 출력되는 전력 시퀀스 제어 신호(PIF)를 제1 및 제2 서브 PMIC들(120, 130)로 전송할 수 있다. 전력 시퀀스 제어 신호(PIF)는 단일의 단방향(uni-directional) 시그널링 접근 방식으로 통신하고, 2-상 맨체스터 코드(Bi-phase Manchester Code) 방식으로 시그널링한다.
실시예들에 따라, 전력 상태 신호(PSTATUS)는 모든 PMIC들(110, 120, 130)의 전력 상태 확인, 전체 시스템 즉, 장치(10)의 전원 온/오프(ON/OFF) 여부, PMIC 시스템(100)의 파워 시퀀스 수행 등을 포함하는 동작을 표명(assertion)하거나 표명해제(de-assertion)하는 신호이다. 전력 시퀀스 제어 신호(PIF)는 서브 PMIC들(120, 130)로 클럭 동기화(또는 캘리브레이션) 알림, 주파수 변조 방식(Frequency Shift Keying)을 통해 파워-오프 트리거 포인트 알림, 서브 PMIC들(120, 130)의 식별(ID) 체크, 서브 PMIC들(120, 130)의 파워-온 시퀀스 알림 등을 포함하는 동작을 표명하거나 표명해제하는 신호이다.
메인 PMIC(110)의 통신 인터페이스(112)는 제1 저항(RH), 제2 저항(RL), 제1 스위치(SWH), 제2 스위치(SWL), NMOS 트랜지스터(MN1), 버퍼(BUF1) 그리고 제1 및 제2 핀들(115, 116)에 연결되는 제1 및 제2 연결 노드(118, 119) 라인들을 포함할 수 있다. 제1 저항(RH)과 제1 스위치(SWH)는 배터리 전원(VBAT) 라인과 제1 연결 노드(118) 라인 사이에 직렬 연결되고, 제1 스위치(SWH)는 제1 인에이블 신호(H_EN)에 응답하여 온/오프된다. 제2 저항(RL)과 제2 스위치(SWL)는 배터리 전원(VBAT) 라인과 제1 연결 노드(118) 라인 사이에 직렬 연결되고, 제2 스위치(SWL)는 제2 인에이블 신호(L_EN)에 응답하여 온/오프된다. 제1 저항(RH)은 제2 저항(RL) 보다 상당히 큰 저항값을 갖도록 설정될 수 있다. MN1 트랜지스터는 제1 연결 노드(118) 라인과 접지 전압(VSS) 라인 사이에 연결되고, 그 게이트에 제3 인에이블 신호(M_S_EN)가 연결된다. 버퍼(BUF1)는 제1 연결 노드(118) 라인에 연결되는 입력, 그리고 출력을 갖는다. 버퍼(BUF1) 출력은 상태 입력 신호(M_S_IN)로 출력된다. 제1 연결 노드(118) 라인은 전력 상태 신호(PSTATUS)가 송신 및 수신되는 제1 핀(115)에 연결되어, 제1 연결 노드(118) 라인은 전력 상태 신호(PSTATUS) 라인과 연결될 수 있다. 제2 연결 노드(119) 라인은 전력 시퀀스 제어 신호(PIF)가 송신되는 제2 핀(116)에 연결되어, 전력 시퀀스 제어 신호(PIF) 라인과 연결될 수 있다.
제어 로직(113)은 PMIC 시스템(100)의 동작 거동(operational behavior)에 따라 제1 내지 제3 인에이블 신호들(H_EN, L_EN, M_S_EN)과 전력 시퀀스 제어 신호(PIF)를 생성하여 통신 인터페이스(112)로 제공할 수 있다. 제어 로직(113)은 통신 인터페이스(112)의 버퍼(BUF1)에서 출력되는 상태 입력 신호(M_S_IN)를 수신하여 제1 및 제2 서브 PMIC들(120, 130)의 전력 상태를 확인할 수 있다. 제어 로직(113)은 메인 PMIC(110)로 제공되는 배터리 전원(VBAT)의 전압 레벨이 안정적으로 일정하게 유지되면 메인 PMIC(110)의 올바른 동작을 위해 메인 PMIC(110)를 리셋시키는 파워 온 리셋 신호(M_POR_RESET)를 생성할 수 있다. 제어 로직(113)은 시스템 인터페이스(12)를 통하여 AP(200)에서 제공되는 커맨드를 디코딩하여 커맨드에 포함된 구동 모드에 따라 제어 전압(VCON1, 도 5)을 기준 전압 발생부(411, 도 5)에 제공할 수 있다.
제1 서브 PMIC(120)는 2개의 신호(PSTATUS, PIF) 라인들에 연결되는 통신 인터페이스(122)와 통신 인터페이스(122)를 제어하는 제어 로직(123)을 포함할 수 있다. 통신 인터페이스(122)는 전력 상태 신호(PSTATUS)가 송신 또는 수신되는 제1 핀(125)과 전력 시퀀스 제어 신호(PIF)를 수신되는 제2 핀(126)을 포함할 수 있다. 통신 인터페이스(122)는 제1 및 제2 핀들(125, 126)에 연결되는 제1 및 제2 연결 노드(128, 129) 라인들과 제1 연결 노드(128) 라인에 연결되는 NMOS 트랜지스터(MN2) 및 버퍼(BUF2)를 포함할 수 있다. MN2 트랜지스터는 제1 연결 노드(128) 라인과 접지 전압(VSS) 라인 사이에 연결되고, 그 게이트에 상태 인에이블 신호(S1_S_EN)가 연결된다. 상태 인에이블 신호(S1_S_EN)는 PMIC 시스템(100)의 동작 거동에 따라 제어 로직(123)에서 제공된다. 버퍼(BUF2)는 제1 연결 노드(128) 라인에 그 입력이 연결되고 그 출력은 상태 입력 신호(S1_S_IN)로서 제어 로직(123)에 제공된다. 제어 로직(123)은 제1 서브 PMIC(120)로 제공되는 배터리 전원(VBAT)의 전압 레벨이 안정적으로 일정하게 유지되면 제1 서브 PMIC(120)의 올바른 동작을 위해 제1 서브 PMIC(120)를 리셋시키는 파워 온 리셋 신호(S1_POR_RESET)를 생성할 수 있다.
제2 서브 PMIC(130)도 2개의 신호(PSTATUS, PIF) 라인들에 연결되는 통신 인터페이스(132)와 통신 인터페이스(132)를 제어하는 제어 로직(133)을 포함할 수 있다. 통신 인터페이스(132)는 전력 상태 신호(PSTATUS)가 송신 및 수신되는 제1 핀(135)과 전력 시퀀스 제어 신호(PIF)를 수신되는 제2 핀(136)을 포함할 수 있다. 통신 인터페이스(132)는 제1 및 제2 핀들(135, 136)에 연결되는 제1 및 제2 연결 노드(138, 139) 라인들과 제1 연결 노드(138) 라인에 연결되는 NMOS 트랜지스터(MN3) 및 버퍼(BUF3)를 포함할 수 있다. MN3 트랜지스터는 제1 연결 노드(138) 라인과 접지 전압(VSS) 라인 사이에 연결되고, 그 게이트에 상태 인에이블 신호(S2_S_EN)가 연결된다. 상태 인에이블 신호(S2_S_EN)는 PMIC 시스템(100)의 동작 거동에 따라 제어 로직(133)에서 제공된다. 버퍼(BUF3)는 제1 연결 노드(138) 라인에 그 입력이 연결되고 그 출력은 상태 입력 신호(S2_S_IN)로서 제어 로직(133)에 제공된다. 제어 로직(133)은 제2 서브 PMIC(130)로 제공되는 배터리 전원(VBAT)의 전압 레벨이 안정적으로 일정하게 유지되면 제2 서브 PMIC(130)의 올바른 동작을 위해 제2 서브 PMIC(130)를 리셋시키는 파워 온 리셋 신호(S2_POR_RESET)를 생성할 수 있다.
도 3은 도 2의 PMIC 시스템(100)의 타이밍 거동을 설명하는 다이어그램이다. 도 3은 메인 PMIC(110)에서 서브 PMIC들(120, 130) 중 제1 서브 PMIC(120)의 파워 레디 상태를 확인하는 방식을 도시한다. 메인 PMIC(110)에서 제2 서브 PMIC(130)의 파워 레디 상태를 확인하는 방식도 동일하게 적용 가능하다. 이하, 설명의 편의를 위하여, 서브 PMIC들(120, 130) 중 제1 서브 PMIC(120)와 메인 PMIC(110) 사이의 동작 거동을 중심으로 설명한다. 본 발명에서 설명되는 타이밍 다이어그램들은 반드시 일정한 비율로 도시된 것은 아니라는 것을 밝혀둔다.
도 2와 연계하여 도 3을 참조하면, T1 시점 이전에, 메인 PMIC(110)에서 로직 하이레벨의 제3 인에이블 신호(M_S_EN)에 의해 MN1 트랜지스터가 턴온되고, 제1 서브 PMIC(120)에서 로직 하이레벨의 상태 인에이블 신호(S1_S_EN)에 의해 MN2 트랜지스터가 턴온되어, 전력 상태 신호(PSTATUS)는 로직 로우레벨이다. 전력 상태 신호(PSTATUS)는 로직 로우레벨로 표명해제된 상태이다.
T1 시점에서, 메인 PMIC(110)에서 메인 PMIC(110)로 제공된 배터리 전원(VBAT)의 전압 레벨이 안정적으로 일정하게 유지되면, 파워 온 리셋 신호(M_POR_RESET)가 로직 하이레벨로 생성될 수 있다. 이 때, 메인 PMIC(110)는 리셋 모드일 수 있다.
T2 시점에서, 메인 PMIC(110)는 로직 하이레벨의 제1 인에이블 신호(H_EN)를 생성하고, 로직 로우레벨의 제3 인에이블 신호(M_S_EN)를 생성할 수 있다. 로직 하이레벨의 제1 인에이블 신호(H_EN)에 의해 제1 스위칭(SWH)가 온되고, 로직 로우레벨의 제3 인에이블 신호(M_S_EN)에 의해 MN1 트랜지스터가 턴오프된다.
T3 시점에서, 제1 서브 PMIC(120)는 제1 서브 PMIC(120)로 제공된 배터리 전원(VBAT)의 전압 레벨이 안정적으로 일정하게 유지되면 로직 하이레벨의 파워 온 리셋 신호(S1_POR_RESET)를 생성하고, 로직 로우레벨의 상태 인에이블 신호(S1_S_EN)를 생성할 수 있다. 로직 로우레벨의 상태 인에이블 신호(S1_S_EN)에 의해 MN2 트랜지스터가 턴오프된다. 또한, 대략 T3 시점에서 제2 서브 PMIC(130)에서도 제2 서브 PMIC(130)로 제공된 배터리 전원(VBAT)의 전압 레벨이 안정적으로 일정하게 유지되면 로직 하이레벨의 파워 온 리셋 신호(S2_POR_RESET)가 생성되고, 로직 로우레벨의 상태 인에이블 신호(S2_S_EN)가 생성되어 MN3 트랜지스터가 턴오프된다. 예시적으로, 대략 T3 시점에서 모든 PMIC들(110, 120, 130)의 파워 상태가 안정된다고 가정한다.
T3 시점에서, 메인 PMIC(110)는 로직 하이레벨의 제1 인에이블 신호(H_EN)에 의해 배터리 전원(VBAT)으로부터 제1 저항(RH) 및 제1 스위치(SWH)를 통해 제1 연결 노드(118) 라인으로 전력 전송이 일어나서 제1 연결 노드(118) 라인이 로직 하이레벨로 진행(go)될 수 있다.
T4 시점에서, 메인 PMIC(110)는 제1 연결 노드(118) 라인 상에서 로직 하이레벨이 버퍼(BUF1)를 통해 상태 입력 신호(M_S_IN)로 출력되고 제어 로직(113)에 제공될 수 있다. 제어 로직(123)은 로직 하이레벨의 상태 입력 신호(M_S_IN)에 기초하여 제1 인에이블 신호(H_EN)를 로직 로우레벨으로 트리거하고, 제3 인에이블 신호(M_S_EN)를 로직 하이레벨로 트리거한다. 이에 따라, 제1 연결 노드(118) 라인에는 램핑하는 상승 에지 및 하강 에지를 갖는 펄스 신호가 생성될 수 있다. 메인 PMIC(110)와 서브 PMIC들(120, 130)에 의해 구동된 결과로서, 제1 연결 노드(118, 128) 라인들과 전력 상태 신호(PSTATUS) 라인에는 결과적인 인터페이스 레벨이 301에 도시된다. 전력 상태 신호(PSTATUS)의 인터페이스 레벨(301)은 메인 PMIC(110) 및 서브 PMIC들(120, 130)에 의해 관측되고, 메인 PMIC(110) 및 서브 PMIC들(120, 130)이 파워 레디 상태임을 표명할 수 있다. 이에 따라, 메인 PMIC(110)는 전력 상태 신호(PSTATUS)의 인터페이스 레벨(301)에 의해 PMIC 시스템(100)의 파워 레디 상태를 확인할 수 있다. 메인 PMIC(110)는 PMIC 시스템(100)의 파워 레디 상태를 시스템 인터페이스(12)를 통하여 AP(200)로 전송할 수 있다.
도 4는 도 1의 PMIC 시스템을 예시하는 블락 다이어그램이다. 도 4는 도 2의 PMIC 시스템(100)의 메인 PMIC(110)와 제1 서브 PMIC(120)에 포함된 전력 변환부(114, 124) 구조를 보다 구체적으로 설명한다.
도 4를 참조하면, 전력 변환부(114, 124)은 배터리 전원(VBAT)을 입력받아 다양한 타겟 레벨들을 갖는 다수개의 출력 전압들(VOUT1~VOUT3, VOUTa~VOUTc)을 생성하도록 구성될 수 있다. 전력 변환부(114, 124)의 출력 전압들(VOUT1~VOUT3, VOUTa~VOUTc)은 전압 레일들(14, 16)을 통하여 AP(200)에 포함되는 복수의 IP들의 파워 도메인들로 제공될 수 있다. 전력 변환부(114, 124)는 배터리 전원(VBAT)에 기초하여 배터리 전원(VBAT)의 전압 레벨 보다 낮은 출력 전압들(VOUT1~VOUT3, VOUTa~VOUTc)을 생성하는 벅 레귤레이터들(또는 변환기)로 구성될 수 있다. 전력 변환부(114, 124)는 벅 레귤레이터의 예시적인 맥락(context)에서 설명된다. 본 개시 내용의 하나 이상의 특징은 다른 유형의 전력 변환부, 예컨대 출력 전압이 배터리 전원(VBAT) 전압 보다 높은 부스트 레귤레이터(또는 변환기), 벅-부스트 레귤레이터(또는 변환기) 등에 활용(utilized) 될 수 있다.
메인 PMIC(110)의 전력 변환부(114)는 전력 시퀀스 제어부(410), 다수개의 기준 전압 발생부들(411, 413, 415) 그리고 레귤레이터들(412, 414, 416)을 포함할 수 있다. 전력 변환부(114)는 제어 로직(113)에서 제공되는 기준 전압 인에이블 신호(M_REF_EN)에 응답하여 레디 상태로 구동될 수 있다. 전력 변환부(114)는 배터리 전원(VBAT)을 스텝 다운(step down)하여 원하는 출력 전압들(VOUT1, VOUT2, VOUT3)을 생성할 수 있다. 기준 전압 발생부들(411, 413, 415)과 레귤레이터들(412, 414, 416)은 일대일 대응적으로 연결되고, 기준 전압 발생부(411, 413, 415)에서 생성된 기준 전압(VREF1, VREF2, VREF2)이 대응하는 레귤레이터(412, 414, 416)로 제공되어, 배터리 전원(VBAT)의 전압 레벨 보다 낮은 출력 전압(VOUT1, VOUT2, VOUT3)을 생성할 수 있다. 전력 변환부(114)의 출력 전압들(VOUT1, VOUT2, VOUT3)은 전압 레일(14)을 통하여 AP(200)의 다수의 파워 도메인들로 제공될 수 있다.
전력 시퀀스 제어부(410)는 전력 변환부(114)에서 생성되는 출력 전압들(VOUT1, VOUT2, VOUT3)을 AP(200)의 다수의 파워 도메인들로 제공하기 위한 파워 시퀀스를 제어할 수 있다. 파워 시퀀스는 파워-업 시퀀스(또는 파워-온 시퀀스), 파워-다운 시퀀스(또는 파워-오프 시퀀스) 등을 의미한다. 파워-업 시퀀스는 파워-다운 상태에서 파워-업 상태로 전이하는 AP(200) 내 파워 도메인들의 순서를 말하고, 파워-다운 시퀀스는 파워-업 상태에서 파워-다운 상태로 전이하는 AP(200) 내 파워 도메인들의 순서를 말한다. 실시예에 따라, 파워 시퀀스는 파워 도메인 단위로 또는 파워 도메인 그룹으로 제어될 수 있다.
제1 서브 PMIC(120)의 전력 변환부(124)도, 메인 PMIC(110)의 전력 변환부(114)와 유사하게, 전력 시퀀스 제어부(420)와 다수개의 기준 전압 발생부들(421, 423, 425) 그리고 레귤레이터들(422, 424, 426)을 포함할 수 있다. 전력 변환부(124)는 제어 로직(123)에서 제공되는 기준 전압 인에이블 신호(S1_REF_EN)에 응답하여 기준 전압 발생부들(421, 423, 425)을 레디 상태로 구동할 수 있다. 전력 변환부(124)는 기준 전압 발생부들(421, 423, 425)의 레디 상태를 나타내는 기준 전압 확인 응답 신호(S1_REF_OK)를 제어 로직(123)에 제공할 수 있다. 전력 변환부(124)는 배터리 전원(VBAT)을 스텝 다운하여 원하는 출력 전압들(VOUTa, VOUTb, VOUTc)을 생성할 수 있다. 전력 시퀀스 제어부(420)는 전력 변환부(124)에서 생성되는 출력 전압들(VOUTa, VOUTb, VOUTc)을 전압 레일(16)을 통하여 AP(200)의 다수의 파워 도메인들로 제공하고, AP(200)의 파워 도메인 단위로 또는 파워 도메인 그룹으로 제공하기 위한 파워-온 시퀀스 또는 파워-오프 시퀀스를 제어할 수 있다.
도 5는 도 4의 기준 전압 발생부를 예시적으로 설명하는 블락 다이어그램이다.
도 5를 참조하면, 기준 전압 발생부(411)는 연산 증폭기(501), PMOS 트랜지스터(502) 및 저항들(R11, R12)로 구성되는 피이드백부(504)를 포함할 수 있다. PMOS 트랜지스터(502)는 전원 전압(VDD) 라인에 연결되는 소스, 제1 저항(R11)에 연결되는 드레인 및 연산 증폭기(501) 출력이 인가되는 게이트를 포함한다. 전원 전압(VDD)은 배터리 전원(VBAT)으로부터 파생된 안정적인 구동 전압이다. 피이드백부(504)의 저항들(R11, R12)은 제2 노드(505) 라인에 서로 연결되고, 제1 저항(R11)은 제1 노드(503) 라인에 연결되고 제2 저항(R12)은 접지 전압(VSS) 라인에 연결된다. PMOS 트랜지스터(502)의 드레인이 연결되는 제1 노드(503) 라인으로 제1 기준 전압(VREF1)이 출력될 수 있고, 제1 기준 전압(VREF1)이 저항들(R11, R12)의 비에 의하여 분할된 피이드백 전압(VFB1)이 연산 증폭기(501)의 양(+)의 입력 단자에 제공되고, 제1 제어 전압(VCON1)이 연산 증폭기(501)의 음(-)의 입력 단자에 제공될 수 있다. 제1 제어 전압(VCON1)은 AP(200)의 파워 도메인에 제공될 구동 전압 레벨을 나타내는 구동 모드를 지정하는 커맨드에 응답하여 제어 로직(113)에서 제공될 수 있다. 기준 전압 발생부(411)은 전원 전압(VDD)을 기초로 하여 제1 제어 전압(VCON1)의 레벨을 따라가는 제1 기준 전압(VREF1)을 생성할 수 있다.
도 5에서는 제1 기준 전압 발생부(411)의 구성에 대하여 설명하지만, 나머지 기준 전압 발생부들(413, 415, 421, 423, 425)도 제1 기준 전압 발생부(411)의 구성과 실질적으로 동일할 수 있다. 다만, 기준 전압 발생부들(413, 415, 421, 423, 425)의 연산 증폭기(501)의 음(-)의 입력 단자에 제1 제어 전압(VCON1)과 다른 전압 레벨들의 제어 전압들이 제공될 수 있다. 기준 전압 발생부들(413, 415, 421, 423, 425) 각각은 전원 전압(VDD)을 기초로 하여 해당 제어 전압 레벨을 따라가는 기준 전압(VREF2, VREF3, VREFa, VREFb, VREFc)을 생성할 수 있다.
도 6a 및 도 6b는 도 4의 제1 레귤레이터(412)를 예시적으로 설명하는 다이어그램들이다. 도 6a는 펄스 폭 변조(Pulse Width Modulation: PWM) DC(Direct Current)-DC 변환기와 같은 레귤레이터(412)의 블락 다이어그램이고, 도 6b는 도 6a의 레귤레이터(412)의 동작을 설명하는 타이밍 다이어그램이다.
도 6a를 참조하면, 제1 레귤레이터(412)는 전압 분배기(610), 에러 증폭기(620), 비교기(630), 클럭 발생기(640), 타이밍 로직부(650), 스위치 블락(660), 인덕터(L), 그리고 출력 커패시터(C)를 포함할 수 있다. 하기에서 이해될 바와 같이, 제1 레귤레이터(412)는 배터리 전원(VBAT)에 그리고 배터리 전원(VBAT)으로부터 인덕터(L)를 교번적으로 접속 또는 분리(alternately connect and disconnect)시키기 위해 스위치 블락(660)의 스위치들(SW1, SW2)이 턴온되는 듀티 사이클이 변경되도록 구성하고, 인덕터(L)가 에너지를 저장하고 그 에너지를 방전함에 따라 배터리 전원(VBAT) 보다 작은 출력 전압(VOUT1)이 출력되도록 구성될 수 있다.
전압 분배기(610)는 출력 노드(664) 라인과 접지 전압(VSS) 라인의 사이에 직렬 연결되는 제1 저항(R1)과 제2 저항(R2)을 포함하고, 피이드백 전압(VFB)을 출력할 수 있다. 제1 및 제2 저항들(R1, R2)의 저항 값들은 동일하거나 동일하지 않을 수 있다. 피이드백 전압(VFB)은 제1 및 제2 저항들(R1, R2)이 연결되는 노드(612) 라인으로 출력되고, 에러 증폭기(620)의 반전 입력 단자(-)로 전달된다. 전압 분배기(610)는 출력 전압(VOUT1)을 하향 분배(devided down)하여 비례적으로 작은 피이드백 전압(VFB)을 제공할 수 있다.
에러 증폭기(620)는 피이드백 전압(VFB)과 제1 기준 전압(VREF1) 사이의 전압차를 증폭하여 에러 신호(ERR)를 출력할 수 있다. 제1 기준 전압(VREF1)은 제1 기준 전압 발생부(411, 도 5)에 의해 특정 전압 레벨(예, 제1 제어 전압(VCON1) 레벨)을 갖도록 생성되고, 에러 증폭기(620)의 비반전 입력 단자(+)에 제공될 수 있다. 예를 들어, 피이드백 전압(VFB)이 제1 기준 전압(VREF1) 보다 높으면(above), 에러 신호(ERR)의 전압 레벨은 전압차에 따라 감소될 수 있다. 피이드백 전압(VFB)이 기준 전압(VREF) 보다 낮으면(below), 에러 신호(ERR)의 전압 레벨은 전압차에 따라 증가될 수 있다.
비교기(630)는 비반전 입력 단자(+)에 에러 신호(ERR)를 수신하고 반전 입력 단자(-)에 램프 신호(RAMP)를 비교하여 PWM 신호를 생성할 수 있다. 램프 신호(RAMP)는 삼각 파형의 램프 신호로서 클럭 발생기(640)에서 제공될 수 있다. 에러 신호(ERR)가 램프 신호(RAMP) 보다 크면(above), 비교기(630)는 로직 하이 상태를 갖는 PWM 신호를 생성할 수 있다. 에러 신호(ERR)가 램프 신호(RAMP) 보다 작으면(below), PWM 신호는 로직 로우 상태를 가질 수 있다.
클럭 발생기(640)는 램프 신호(RAMP)와 타이밍 로직부(650)로 제공되는 클럭 신호(CLOCK)를 발생할 수 있다. 실시예에 따라, 클럭 발생기(640)는 AP(200)에서 제공되는 동적 전압 주파수 스케일링(Dynamic Voltage Frequency Scaling: DVFS) 정책에 따라 클럭 신호(CLOCK)의 주기(또는 주파수)를 랜덤하게 변화시킬 수 있다.
타이밍 로직부(650)는 PWM 신호와 클럭 신호(CLOCK)를 수신하고, 스위치 블락(660)의 시리즈 스위치(series switch: SW1)와 션트 스위치(shunt switch: SW2)가 배타적으로 동작(exclusively function)하도록 시리즈 및 션트 제어 신호들(SC1, SC2)을 제공할 수 있다. 즉, 타이밍 로직부(650)는 시리즈 스위치(SW1)가 온 일 때 션트 스위치(SW2)는 오프시키고, 시리즈 스위치(SW1)가 오프 일 때 션트 스위치(SW2)를 온시킬 수 있다. 타이밍 로직부(650)는 시리즈 및 션트 제어 신호들(SC1, SC2)을 이용하여 시리즈 및 션트 스위치들(SW1, SW2)의 상대적인 타이밍을 제어할 수 있다.
스위치 블락(660)은 드라이버 증폭기들(661, 662)과 배터리 전원(VBAT) 라인과 접지 전압(VSS) 라인 사이에 직렬 연결되는 시리즈 및 션트 스위치들(SW1, SW2)을 포함할 수 있다. 시리즈 스위치(SW1)와 션트 스위치(SW2)가 연결되는 스위치 노드(663) 라인과 출력 노드(664) 라인 사이에 인덕터(L)가 연결되고, 출력 노드(664) 라인과 접지 전압(VSS) 라인 사이에 출력 커패시터(C)가 연결될 수 있다.
시리즈 및 션트 스위치들(SW1, SW2)은 상대적으로 큰 스위칭 트랜지스터들로 구현될 수 있다. 타이밍 로직부(650)에서 제공되는 시리즈 및 션트 제어 신호들(SC1, SC2)은 시리즈 및 션트 스위치들(SW1, SW2)을 제어하는 데 사용되기 전에 증폭이 요구된다. 드라이버 증폭기들(661, 662)은 인버터들의 캐스캐이드로 구성되고, 각 인버터는 이전 스테이지 보다 크고, 마지막 스테이지의 인버터는 수 밀리미터 크기의 시리즈 및 션트 스위치들(SW1, SW2)의 커패시턴스를 구동할 정도로 충분히 크게 설계될 수 있다.
PMW 동작의 각 스위칭 사이클 동안, 시리즈 스위치(SW1)가 턴온되고 션트 스위치(SW2)가 턴오프되는 구간(period)에서 배터리 전원(VBAT)으로부터 스위치 노드(663)로 전력 전송이 일어나고, 인덕터(L) 전류가 증가할 수 있다. 시리즈 스위치(SW1)가 턴오프되고 션트 스위치(SW2)가 턴온되는 구간에서 인덕터(L) 전류가 감소할 수 있다. 이러한 동작들을 통해 인덕터(L)에 축적(build up)되는 에너지가 출력 커패시터(C)에 충전되어 출력 전압(VOUT1)을 생성할 수 있다.
도 6b를 참조하면, t1 시점에서, 클럭 신호(CLOCK)가 하이 펄스로 진행하고, 램프 신호(RAMP)가 에러 신호(ERR) 레벨 아래의 낮은 레벨로 강하(drop) 할 수 있다. 램프 신호(RAMP)의 강하 동안, 램프 신호(RAMP) 레벨은 에러 신호(ERR) 레벨과 교차하고, 비교기(630)에서 출력되는 PWM 신호는 로직 하이 상태로 천이할 수 있다.
t2 시점에서, 클럭 신호(CLOCK)가 하이에서 로우로 천이하고, 램프 신호(RAMP)가 램핑 업(ramping up)을 시작할 수 있다. 대략 t2 시점에서, 시리즈 스위치(SW1)가 턴온되고, 배터리 전원(VBAT)으로부터 스위치 노드(663)로 전력 전송이 일어나서 스위치 노드(663)의 전압(VSW)이 하이로 진행할 수 있다.
t3 시점에서, 램핑하는 램프 신호(RAMP)가 에러 신호(ERR) 레벨과 교차할 때, PWM 신호는 하이-투-로우 천이할 수 있다. 대략 t3 시점에서 t4 시점까지, 션트 스위치(SW2)가 턴온되고, 인덕터(L) 전류가 감소하여 스위치 노드(663)의 전압(VSW)이 로우로 진행할 수 있다.
여기에서, PMW 동작의 각 스위칭 사이클(TSW) 동안, 시리즈 스위치(SW1)가 턴온되는 구간(TSW1)과 션트 스위치(SW2)가 턴온되는 구간(TSW2) 사이에는 두 스위치들(SW1, SW2)이 동시에 턴온되지 않도록 하기 위하여, 데드 시간이 내재될 수 있다(interpose). 데드 시간은 배터리 전원(VBAT)에서 접지 전압(VSS)으로 바로 흐르는 전류로 인한 과도한 전력 소모(excessive power dissipation)와 이로 인해 발생할 수 있는 신뢰성 손상(possible reliability impairment)을 방지하기 위하여 설정될 수 있다.
PMW 동작의 스위칭 사이클(TSW)에 따라 시리즈 스위치(SW1)와 션트 스위치(SW2)의 턴온 및 턴오프 상태들에 따라 반복적으로 증가 및 감소하는 스위치 노드(663) 라인의 전압(VSW)이 인덕터(L)와 출력 커패시터(C)에 의해 평활(smoothing)되어, 타겟 레벨을 갖는 출력 전압(VOUT1)이 출력될 수 있다. 출력 전압(VOUT1)의 평균 전압 값(VOUT<avg>)은 배터리 전원(VBAT) 레벨 보다 낮게 출력되고 출력 전압(VOUT1)의 타겟 레벨로 출력되도록 구성될 수 있다.
도 6a 및 도 6b에서는 제1 레귤레이터(412)의 구성 및 동작에 대하여 설명하지만, 나머지 레귤레이터들(414, 416, 422, 424, 426)도 제1 레귤레이터(412)의 구성 및 동작과 실질적으로 동일할 수 있다. 다만, 레귤레이터들(414, 416, 422, 424, 426) 각각은 에러 증폭기(620)의 비반전 입력 단자(+)에 해당 기준 전압(VREF2, VREF3, VREFa, VREFb, VREFc)이 제공되고, 출력 전압(VOUT2, VOUT3, VOUTa, VOUTb, VOUTc)을 출력할 수 있다.
도 7은 도 4의 PMIC 시스템(100)의 타이밍 거동을 설명하는 다이어그램이다. 도 7은 메인 PMIC(110)의 파워-온 트리거에 응답하여 PMIC 시스템(100)의 파워-온 시퀀스를 수행하기 전에, 제1 서브 PMIC(120)의 기준 전압 발생부들(421, 423, 425)의 상태를 확인하는 방식을 도시한다.
도 4와 연계하여 도 7을 참조하면, T1 시점 이전에, 메인 PMIC(110)에서 제3 인에이블 신호(M_S_EN)는 로직 하이레벨이고 기준 전압 인에이블 신호(M_REF_EN) 및 제2 인에이블 신호(L_EN)는 로직 로우레벨이다. 로직 하이레벨의 제3 인에이블 신호(M_S_EN)에 의해 MN1 트랜지스터가 턴온되어, 전력 상태 신호(PSTATUS)는 로직 로우레벨이다. 제1 서브 PMIC(120)에서 상태 인에이블 신호(S1_S_EN), 기준 전압 인에이블 신호(S1_REF_EN) 및 기준 전압 확인 응답 신호(S1_REF_OK)는 로직 로우레벨이다. 전력 상태 신호(PSTATUS)는 로직 로우레벨로 표명해제된 상태이다.
T1 시점에서, 메인 PMIC(110)가 파워-온 트리거될 수 있다.
T2 시점에서, 메인 PMIC(110)는 로직 로우레벨의 제3 인에이블 신호(M_S_EN)를 생성하고, 로직 하이레벨의 기준 전압 인에이블 신호(M_REF_EN) 및 제2 인에이블 신호(L_EN)를 생성할 수 있다. 로직 하이레벨의 제2 인에이블 신호(L_EN)에 의해 배터리 전원(VBAT)으로부터 제2 저항(RL) 및 제2 스위치(SWL)를 통해 제1 연결 노드(118) 라인으로 전력 전송이 일어나서 제1 연결 노드(118) 라인이 로직 하이레벨로 진행될 수 있다. 제1 연결 노드(118) 라인의 로직 하이레벨은 전력 상태 신호(PSTATUS) 라인을 통하여 제1 서브 PMIC(120)의 제1 핀(125)으로 전달된다.
T3 시점에서, 제1 서브 PMIC(120)는 제1 핀(125)으로 수신된 로직 하이레벨이 버퍼(BUF2)를 통해 상태 입력 신호(S1_S_IN)로 출력되고, 제어 로직(123)에 제공될 수 있다. 제어 로직(123)은 로직 하이레벨의 상태 입력 신호(S1_S_IN)에 기초하여 로직 하이레벨의 상태 인에이블 신호(S1_S_EN)와 기준 전압 인에이블 신호(S1_REF_EN)를 생성할 수 있다. 로직 하이레벨의 상태 인에이블 신호(S1_S_EN)에 의해 MN2 트랜지스터가 턴온되어 제1 연결 노드(128) 라인이 로직 로우레벨로 진행될 수 있다. 제1 연결 노드(128)의 로직 로우레벨은 전력 상태 신호(PSTATUS) 라인으로 전송되어, 전력 상태 신호(PSTATUS)는 로직 로우레벨이 된다. 제1 서브 PMIC(120)는 기준 전압 확인 응답 신호(S1_REF_OK)를 대기(wait for)할 수 있다.
T4 시점에서, 제1 서브 PMIC(120)는 로직 하이레벨의 기준 전압 인에이블 신호(S1_REF_EN)에 응답하여 기준 전압 발생부들(421, 423, 425)이 레디 상태가 되면, 전력 변환부(124)는 로직 하이레벨의 기준 전압 확인 응답 신호(S1_REF_OK)를 생성하여 제어 로직(123)으로 제공할 수 있다. 제어 로직(123)은 로직 하이레벨의 기준 전압 확인 응답 신호(S1_REF_OK)에 기초하여 로직 로우레벨의 상태 인에이블 신호(S1_S_EN)를 생성할 수 있다. 로직 로우레벨의 상태 인에이블 신호(S1_S_EN)에 의해 MN2 트랜지스터가 턴오프된다.
T4 시점에서, 메인 PMIC(110)는 로직 로우레벨의 제3 인에이블 신호(M_S_EN)와 로직 하이레벨의 제2 인에이블 신호(L_EN)를 유지하고 있다. 이에 따라, 로직 하이레벨의 제2 인에이블 신호(L_EN)에 의해 배터리 전원(VBAT)으로부터 제2 저항(RL) 및 제2 스위치(SWL)를 통해 제1 연결 노드(118) 라인으로 전력 전송이 일어나서 제1 연결 노드(118) 라인이 로직 하이레벨로 진행될 수 있다. 제1 연결 노드(118)의 로직 하이레벨은 전력 상태 신호(PSTATUS) 라인으로 전송되어, 전력 상태 신호(PSTATUS)는 로직 하이레벨이 된다.
메인 PMIC(110)와 제1 서브 PMIC(120)에 의해 구동된 결과로서, 전력 상태 신호(PSTATUS) 라인에는 램핑하는 상승 에지 및 하강 에지를 갖는 펄스 신호에 이어서 로직 로우레벨에서 로직 하이레벨로 트리거되는 결과적인 인터페이스 레벨이 701에 도시된다. 전력 상태 신호(PSTATUS)의 인터페이스 레벨(701)은 메인 PMIC(110) 및 제1 서브 PMIC(120)에 의해 관측되고, 제1 서브 PMIC(120)의 기준 전압 발생부들(421, 423, 425)이 레디 상태임을 표명할 수 있다. 이에 따라, 메인 PMIC(110)는 전력 상태 신호(PSTATUS)의 인터페이스 레벨(701)에 의해 제1 서브 PMIC(120)의 기준 전압 발생부들(421, 423, 425)이 레디 상태임을 확인할 수 있다. 메인 PMIC(110)는 제1 서브 PMIC(120)의 기준 전압 발생부들(421, 423, 425)이 레디 상태를 확인한 후, 파워-온 시퀀스를 수행할 수 있다.
도 8은 도 4의 PMIC 시스템(100)의 타이밍 거동을 설명하는 다이어그램이다. 도 8은 메인 PMIC(110)의 파워-오프 트리거에 응답하여 PMIC 시스템(100)의 파워 시퀀스를 수행하는 방식을 도시한다.
도 4와 연계하여 도 8을 참조하면, T1 시점 이전에, PMIC 시스템(100)이 온인 동안 전력 상태 신호(PSTATUS)는 로직 하이레벨이고, 메인 PMIC(110)와 제1 서브 PMIC(120)는 모든 파워-온 시퀀스를 완료한 상태이고, 전력 시퀀스 제어 신호(PIF)는 로직 로우레벨로 표명해제된 상태이다. 메인 PMIC(110)에서 제3 인에이블 신호(M_S_EN)는 로직 로우레벨이다.
T1 시점에서, 메인 PMIC(110)가 파워-오프 트리거될 수 있다.
T2 시점에서, 메인 PMIC(110)는 로직 하이레벨의 제3 인에이블 신호(M_S_EN)를 생성하고, 로직 하이레벨의 제3 인에이블 신호(M_S_EN)에 의해 MN1 트랜지스터가 턴온되어, 제1 연결 노드(118) 라인이 로직 로우레벨로 진행될 수 있다. 제1 연결 노드(118)의 로직 로우레벨은 전력 상태 신호(PSTATUS) 라인을 통하여 제1 서브 PMIC(120)의 제1 핀(125)으로 전달된다. 그리고, 메인 PMIC(110)는 파워-오프 트리거에 응답하여 메인 PMIC(110)의 파워-오프 시퀀스를 수행할 수 있다. 예시적으로, 메인 PMIC(110)는 AP(200)의 파워 도메인 그룹(G1)으로 파워-오프 시퀀스를 제어할 수 있다.
T2 시점에서 T3 시점까지, 메인 PMIC(110)의 제어 로직(113)은 전력 시퀀스 제어 신호(PIF) 전송을 나타내는 프리앰블 신호를 생성하여 제2 연결 노드(119) 라인으로 제공할 수 있다. 프리앰블 신호는 2-상 맨체스터 코드 방식을 이용하여 비트 구간(bit duration)의 중간에 극성 변화가 있는 비트 코드 "11"로 설정될 수 있다. 제2 연결 노드(119) 라인의 전력 시퀀스 제어 신호(PIF)의 프리앰블 신호는 전력 시퀀스 제어 신호(PIF) 라인을 통하여 제1 서브 PMIC(120)의 제2 핀(126), 제2 연결 노드(129) 라인 및 제어 로직(123)으로 전달된다. 제1 서브 PMIC(120)는 파워-오프 시퀀스를 대기할 수 있다.
T3 시점에서, 메인 PMIC(110)는 소정의 시간 마다 토글되는 전력 시퀀스 제어 신호(PIF)를 생성하여 제1 서브 PMIC(120)로 제공할 수 있다. 전력 시퀀스 제어 신호(PIF)는 메인 PMIC(110)와 제1 서브 PMIC(120) 사이의 클럭 캘리브레이션을 위해 소정의 시간, 예컨대 2us 마다 토글되도록 설정될 수 있다.
T4 시점은 T2 시점부터 전력 상태 신호(PSTATUS)가 로직 로우레벨인 구간이 특정 시간(TO) 동안, 예컨대 15us 정도 동안 타임-아웃(time-out) 임을 나타내는 시점이다. 전력 시퀀스 제어 신호(PIF) 라인에는 전력 상태 신호(PSTATUS)의 타임-아웃 시간(TO) 동안 프리앰블 신호 및 소정 시간마다 토글링되는 신호로 시그널링 하는 전력 시퀀스 제어 신호(PIF)의 인터페이스 레벨이 801에 도시된다. 전력 시퀀스 제어 신호(PIF)의 인터페이스 레벨(801)은 제1 서브 PMIC(120)에 의해 관측되고, 제1 서브 PMIC(120)의 클럭 캘리브레이션을 표명할 수 있다. T4 시점에서, 제1 서브 PMIC(120)는 전력 상태 신호(PSTATUS)의 타임 아웃 시간(TO) 경과를 확인하고 AP(200)의 파워 도메인 그룹(Ga)으로 파워-오프 시퀀스를 제어할 수 있다.
도 9는 도 4의 PMIC 시스템(100)의 타이밍 거동을 설명하는 다이어그램이다. 도 9는 제1 서브 PMIC(120)의 파워-오프 트리거에 응답하여 PMIC 시스템(100)의 파워 시퀀스를 수행하는 방식을 도시한다.
도 4와 연계하여 도 9를 참조하면, T1 시점 이전에, PMIC 시스템(100)이 온인 동안 전력 상태 신호(PSTATUS)는 로직 하이레벨이고, 메인 PMIC(110)와 제1 서브 PMIC(120)는 모든 파워-온 시퀀스를 완료한 상태이고, 전력 시퀀스 제어 신호(PIF)는 로직 로우레벨로 표명해제된 상태이다. 메인 PMIC(110)에서 제3 인에이블 신호(M_S_EN)는 로직 로우레벨이고, 제1 서브 PMIC(120)의 상태 인에이블 신호(S1_S_EN)는 로직 로우레벨이다.
T1 시점에서, 제1 서브 PMIC(120)가 파워-오프 트리거될 수 있다.
T2 시점에서, 제1 서브 PMIC(120)는 로직 하이레벨의 상태 인에이블 신호(S1_S_EN)를 생성하고, 로직 하이레벨의 상태 인에이블 신호(S1_S_EN)에 의해 MN2 트랜지스터가 턴온되어, 제1 연결 노드(128) 라인이 로직 로우레벨로 진행될 수 있다. 제1 연결 노드(128)의 로직 로우레벨은 전력 상태 신호(PSTATUS) 라인을 통하여 메인 PMIC(110)의 제1 핀(115)으로 전달된다. 전력 상태 신호(PSTATUS)는 로직 로우레벨이 된다.
T3 시점은 T2 시점의 로직 로우레벨의 전력 상태 신호(PSTATUS)가 타임-아웃되기 전 시점이다. T2 시점과 T3 시점 사이는 예컨대, 15us 정도의 타임-아웃 시간(TO) 보다 적은 시간으로 설정될 수 있다.
T3 시점에서, 제1 서브 PMIC(120)는 로직 로우레벨의 상태 인에이블 신호(S1_S_EN)를 생성한다. 메인 PMIC(110)에서는 전력 상태 신호(PSTATUS)가 로직 하이레벨을 유지하는 상태에 있다. 즉, 메인 PMIC(110)는 로직 하이레벨의 제2 인에이블 신호(L_EN)에 의해 배터리 전원(VBAT)으로부터 제2 저항(RL) 및 제2 스위치(SWL)를 통해 제1 연결 노드(118) 라인으로 전력 전송이 일어나서 제1 연결 노드(118) 라인 및 전력 상태 신호(PSTATUS) 라인이 로직 하이레벨로 진행될 수 있다.
T4 시점에서, 메인 PMIC(110)는 제1 핀(115)으로 수신되는 타임-아웃 시간(TO) 보다 적은 시간 동안 하강 에지 및 램핑하는 상승 에지를 갖는 펄스 신호를 갖는 전력 상태 신호(PSTATUS)를 버퍼(BUF1)를 통해 상태 입력 신호(M_S_IN)로 출력되고, 제어 로직(113)에 제공될 수 있다. 제어 로직(113)은 상태 입력 신호(M_S_IN)에 기초하여 로직 하이레벨의 제3 인에이블 신호(M_S_EN)를 생성할 수 있다. 메인 PMIC(110)는 로직 하이레벨의 제3 인에이블 신호(M_S_EN)에 의해 MN1 트랜지스터가 턴온되어, 제1 연결 노드(118) 라인 및 전력 상태 신호(PSTATUS) 라인이 로직 로우레벨로 진행될 수 있다.
여기에서, 메인 PMIC(110)와 제1 서브 PMIC(120)에 의해 구동된 결과로서, 전력 상태 신호(PSTATUS) 라인에는 타임-아웃 시간(TO) 보다 적은 시간 동안 하강 에지 및 램핑하는 상승 에지를 갖는 펄스 신호가 생성되어 결과적인 인터페이스 레벨이 901에 도시된다. 전력 상태 신호(PSTATUS)의 인터페이스 레벨(901)은 메인 PMIC(110) 및 서브 PMIC들(120, 130)에 의해 관측되고, 메인 PMIC(110)는 전력 상태 신호(PSTATUS)의 인터페이스 레벨(901)에 의해 파워-오프 시퀀스를 수행할 수 있다. 예시적으로, 메인 PMIC(110)는 AP(200)의 파워 도메인 그룹(G1)으로 파워-오프 시퀀스를 제어할 수 있다.
T4 시점에서 T5 시점까지, 메인 PMIC(110)는 도 8에서 설명된, 전력 상태 신호(PSTATUS)의 타임-아웃 시간(TO) 동안 프리앰블 신호 및 소정 시간마다 토글링되는 신호로 시스널링하는 전력 시퀀스 제어 신호(PIF)를 생성할 수 있다. 전력 시퀀스 제어 신호(PIF)의 인터페이스 레벨(801)은 제1 서브 PMIC(120)에 의해 관측되고, 제1 서브 PMIC(120)의 클럭 캘리브레이션을 표명할 수 있다. T5 시점에서, 제1 서브 PMIC(120)는 전력 상태 신호(PSTATUS)의 타임 아웃 시간(TO) 경과를 확인하고 AP(200)의 파워 도메인 그룹(Ga)으로 파워-오프 시퀀스를 제어할 수 있다.
도 10은 도 4의 PMIC 시스템(100)의 타이밍 거동을 설명하는 다이어그램이다. 도 10은 제1 서브 PMIC(120)에서 관측된 셧다운 이벤트에 응답하여 PMIC 시스템(100)의 파워 시퀀스를 수행하는 방식을 도시한다.
도 4와 연계하여 도 10을 참조하면, T1 시점 이전에, PMIC 시스템(100)이 온인 동안 전력 상태 신호(PSTATUS)는 로직 하이레벨이고, 메인 PMIC(110)와 제1 서브 PMIC(120)는 모든 파워-온 시퀀스를 완료한 상태이다. 제1 서브 PMIC(120)에서 파워 온 리셋 신호(S1_POR_RESET)는 로직 하이레벨이다.
T1 시점에서, 제1 서브 PMIC(120)에서 셧다운 이벤트에 의해 파워 온 리셋 신호(S1_POR_RESET)가 로직 로우레벨로 트리거될 수 있다.
T2 시점에서, 제1 서브 PMIC(120)는 로직 하이레벨의 상태 인에이블 신호(S1_S_EN)를 생성하고, 로직 하이레벨의 상태 인에이블 신호(S1_S_EN)에 의해 MN2 트랜지스터가 턴온되어, 제1 연결 노드(128) 라인이 로직 로우레벨로 진행될 수 있다. 제1 연결 노드(128)의 로직 로우레벨은 전력 상태 신호(PSTATUS) 라인을 통하여 메인 PMIC(110)의 제1 핀(125)으로 전달된다. 그리고, 제1 서브 PMIC(120)는 로직 로우레벨의 파워 온 리셋 신호(S1_POR_RESET)에 응답하여 제1 서브 PMIC(120)을 파워-오프할 수 있다.
T3 시점은 T2 시점의 전력 상태 신호(PSTATUS)가 로직 로우레벨로 타임-아웃 시간(TO)을 경과하는 시점이다. T3 시점에서, 메인 PMIC(110)는 전력 상태 신호(PSTATUS)의 타임-아웃 시간(TO) 경과를 확인하고 메인 PMIC(110)를 파워-오프할 수 있다.
도 11은 도 4의 PMIC 시스템(100)의 타이밍 거동을 설명하는 다이어그램이다. 도 11은 메인 PMIC(110)에서 관측된 셧다운 이벤트에 응답하여 PMIC 시스템(100)의 파워 시퀀스를 수행하는 방식을 도시한다.
도 4와 연계하여 도 11을 참조하면, T1 시점 이전에, PMIC 시스템(100)이 온인 동안 전력 상태 신호(PSTATUS)는 로직 하이레벨이고, 메인 PMIC(110)와 제1 서브 PMIC(120)는 모든 파워-온 시퀀스를 완료한 상태이다. 메인 PMIC(110)에서 파워 온 리셋 신호(M_POR_RESET)는 로직 하이레벨이다.
T1 시점에서, 메인 PMIC(110)에서 셧다운 이벤트에 의해 파워 온 리셋 신호(M_POR_RESET)가 로직 로우레벨로 트리거될 수 있다.
T2 시점에서, 메인 PMIC(110)는 로직 하이레벨의 제3 인에이블 신호(M_S_EN)를 생성하고, 로직 하이레벨의 제3 인에이블 신호(M_S_EN)에 의해 MN1 트랜지스터가 턴온되어, 제1 연결 노드(128) 라인이 로직 로우레벨로 진행될 수 있다. 제1 연결 노드(128)의 로직 로우레벨은 전력 상태 신호(PSTATUS) 라인을 통하여 제1 서브 PMIC(120)의 제1 핀(125)으로 전달된다. 그리고, 메인 PMIC(110)는 로직 로우레벨의 파워 온 리셋 신호(M_POR_RESET)에 응답하여 메인 PMIC(110)를 파워-오프할 수 있다.
T3 시점은 T2 시점부터 전력 상태 신호(PSTATUS)가 로직 로우레벨로 타임-아웃 시간(TO)을 경과하는 시점이다. T3 시점에서, 제1 서브 PMIC(120)는 전력 상태 신호(PSTATUS)의 타임-아웃 시간(TO) 경과를 확인하고 제1 서브 PMIC(120)을 파워-오프할 수 있다.
도 12a 내지 도 12e는 본 발명의 PMIC 시스템에서 디바이스 간의 시그널링을 예시하는 다이어그램들이다. 도 12a 내지 도 12e는 도 1의 PMIC 시스템(100)의 전력 시퀀스 제어 신호(PIF)와 연관된 시그널링들을 보여준다.
도 12a를 참조하면, 전력 시퀀스 제어 신호(PIF)는 2-상 맨체스터 코드 방식으로 시그널링될 수 있다. 2-상 맨체스터 코드 방식은 비트 구간(bd)의 중간에 극성 변화가 없으면 비트 코드 "0"으로, 그리고 극성 변화가 있으면 비트 코드 "1"로 표시된다.
도 12b를 참조하면, 전력 시퀀스 제어 신호(PIF)는 PMIC 시스템(100)의 서브 PMIC들(120, 130)의 식별(ID) 체크를 표명할 수 있다. 전력 시퀀스 제어 신호(PIF)는 2 비트들의 프리앰블 비트들, 1 비트의 시작 비트, 3 비트들의 칩 식별 비트들, 1 비트의 패리티 비트 및 1 비트의 종료 비트로 구성될 수 있다. 본 실시예에서, 서브 PMIC들(120, 130) 중 하나의 특정한 칩 식별 비트들은 "000"으로 나타내고, 패리티 비트는 오드 패리티로 나타낼 수 있다.
도 12c를 참조하면, 전력 시퀀스 제어 신호(PIF)는 파워-온 시퀀스 시작을 표명할 수 있다. 전력 시퀀스 제어 신호(PIF)는 2 비트들의 프리앰블 비트들, 1 비트의 시작 비트, 3 비트들의 파워-온 시퀀스 커맨드 비트들, 1 비트의 패리티 비트 및 1 비트의 종료 비트로 구성될 수 있다. 본 실시예에서, 특정한 파워-온 시퀀스 커맨드 비트들은 "111"으로 나타내고, 패리티 비트는 오드 패리티로 나타낼 수 있다.
도 12d를 참조하면, 전력 시퀀스 제어 신호(PIF)는 PMIC 시스템(100)의 클럭 동기화(또는 캘리브레이션)을 표명할 수 있다. 전력 시퀀스 제어 신호(PIF)는 2 비트들의 프리앰블 신호와 소정 시간마다 토글링되는 신호로 시그널링될 수 있다.
도 12e를 참조하면, 전력 시퀀스 제어 신호(PIF)는 PMIC 시스템(100)의 파워-온 또는 파워-오프 시퀀스의 트리거 포인트를 표명할 수 있다. 전력 시퀀스 제어 신호(PIF)는 주파수 변조 방식(Frequency Shift Keying)을 이용하여 주파수 변이될 수 있다. 전력 시퀀스 제어 신호(PIF)의 주파수 변이 시점(1201)의 인식은 카운터의 카운팅 동작에 지배적(dominant)일 수 있다. PMIC 시스템(100)에서 파워-온 또는 파워 오프 시퀀스는 AP(200)의 파워 도메인 단위로 또는 파워 도메인 그룹으로 순서적으로 수행됨에 따라, 메인 PMIC(110) 및 제1 서브 PMIC(120)에서 출력되는 출력 전압들(VOUT1~VOUT3, VOUTa~VOUTc)이 파워-온 또는 파워-오프 시퀀스에 따라 생성된다. 이 때, 츨력 전압들(VOUT1~VOUT3, VOUTa~VOUTc)의 생성 순서는 카운팅 값에 상응하는 순서에 대응하도록 설정될 수 있다. 이에 따라, 전력 시퀀스 제어 신호(PIF)의 주파수 변이 시점(1201)은 PMIC 시스템(100)의 파워-온 또는 파워-오프 시퀀스의 트리거 포인트를 표시할 수 있다.
도 13은 본 발명의 실시예들에 따른 PMIC 시스템에서 디바이스 간의 시그널링을 통해 수행되는 파워-온 시퀀스를 예시하는 다이어그램이다.
도 13을 참조하면, Ta 시점과 Tb 시점 사이에서, PMIC 시스템(100)은 도 3에서 설명된, 메인 PMIC(110) 및 제1 서브 PMIC(120)의 파워 레디 상태를 확인하는 동작을 수행할 수 있다. Tb 시점과 Tc 시점 사이에서, 메인 PMIC(110)에서 제1 서브 PMIC(120)의 파워 레디 상태를 확인하는 동작을 한번 더 수행할 수 있다. 이에 따라, 전력 상태 신호(PSTATUS)의 인터페이스 레벨(301)은 메인 PMIC(110) 및 제1 서브 PMIC(120)에 의해 관측되고, 메인 PMIC(110)에게 제1 서브 PMIC(120)가 파워 레디 상태임을 표명할 수 있다.
Tc 시점과 Td 시점 사이에서, PMIC 시스템(100)은 도 7에서 설명된, 메인 PMIC(110)의 파워-온 트리거에 응답하여 PMIC 시스템(100)의 파워-온 시퀀스를 수행하기 전에, 제1 서브 PMIC(120)의 기준 전압 발생부들의 상태를 확인하는 동작을 수행할 수 있다. 이에 따라, 전력 상태 신호(PSTATUS)의 인터페이스 레벨(701)은 메인 PMIC(110) 및 제1 서브 PMIC(120)에 의해 관측되고, 메인 PMIC(110)에게 제1 서브 PMIC(120)의 기준 전압 발생부들이 레디 상태임을 표명할 수 있다.
Td 시점과 Te 시점 사이에서, PMIC 시스템(100)은 도 12b에서 설명된, 전력 시퀀스 제어 신호(PIF)로 메인 PMIC(110)에게 제1 서브 PMIC(120)의 식별(ID) 체크를 표명하고, 메인 PMIC(110)는 전력 상태 신호(PSTATUS)의 인터페이스 레벨(1301)로 제1 서브 PMIC(120)의 식별(ID) 체크에 응답할 수 있다.
Te 시점과 Tf 시점 사이에서, PMIC 시스템(100)은 도 12c에서 설명된, 전력 시퀀스 제어 신호(PIF)로 파워-온 시퀀스 시작을 표명할 수 있다.
Tf 시점에서, PMIC 시스템(100)은 메인 PMIC(110) 및 제1 서브 PMIC(120)의 전력 변환부(114, 124)에서 출력 전압들(VOUT1~VOUT3, VOUTa~VOUTc)을 생성하는 파워-온 시퀀스를 수행할 수 있다. PMIC 시스템(100)은 AP(200)의 파워 도메인 단위로 또는 파워 도메인 그룹으로 제공하기 위한 파워-온 시퀀스를 제어할 수 있다.
도 14는 본 발명의 실시예들에 따른 PMIC 시스템에서 디바이스 간의 시그널링을 통해 수행되는 파워-오프 시퀀스를 예시하는 다이어그램이다. 도 14는 PMIC 시스템(100)은 도 8에서 설명된, 메인 PMIC(110)의 파워-오프 트리거에 응답하여 PMIC 시스템(100)의 파워 시퀀스를 수행하는 동작을 수행할 수 있다.
도 14를 참조하면, Ta 시점에서, 메인 PMIC(110)는 파워-오프 트리거되고, 파워-오프 트리거에 응답하여 AP(200)의 제1 파워 도메인 그룹(G1)부터 순차적인 파워 도메인 그룹(G2, G3, G4, G5, G6) 순으로 전원 공급을 차단하는 파워-오프 시퀀스를 수행할 수 있다.
Ta 시점과 Tb 시점 사이에서, 메인 PMIC(110)는 전력 상태 신호(PSTATUS)의 타임-아웃 시간(TO) 동안 프리앰블 신호 및 소정 시간마다 토글링되는 신호로 시그널링되는 전력 시퀀스 제어 신호(PIF)로 제1 서브 PMIC(120)에게 클럭 동기화(또는 캘리브레이션)을 표명할 수 있다.
Tb 시점에서, 제1 서브 PMIC(120)는 전력 시퀀스 제어 신호(PIF)를 수신하고, 전력 상태 신호(PSTATUS)의 타임 아웃 시간(TO) 경과를 확인하여 AP(200)의 제1 파워 도메인 그룹(Ga)의 전원 공급을 차단할 수 있다.
Tc 시점에서, PMIC 시스템(100)은 도 12e에서 설명된, 전력 시퀀스 제어 신호(PIF)의 주파수 변이 시점(1201)을 이용하여 제1 서브 PMIC(120)의 파워-오프 시퀀스 트리거 포인트를 표명할 수 있다. 제1 서브 PMIC(120)는 전력 시퀀스 제어 신호(PIF)의 파워-오프 시퀀스 트리거 포인트에 응답하여 AP(200)의 제2 파워 도메인 그룹(Gb)의 전원 공급을 차단할 수 있다. 이와 동일한 방법으로, Td, Te, Tf 시점에서, 제1 서브 PMIC(120)는 전력 시퀀스 제어 신호(PIF)의 파워-오프 시퀀스 트리거 포인트에 응답하여 AP(200)의 파워 도메인 그룹(Gc, Gd, Ge) 순으로 전원 공급을 차단하는 파워-오프 시퀀스를 수행할 수 있다.
본 개시는 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 전력 관리 집적 회로 시스템에 있어서,
    메인 전력 관리 집적 회로; 및
    제1 신호 라인 및 제2 신호 라인을 통하여 상기 메인 전력 관리 집적 회로와 통신하는 적어도 하나의 서브 전력 관리 집적 회로를 포함하고,
    상기 제1 신호 라인은 단일의 양방향 시그널링 방식으로 통신하고, 상기 제1 신호 라인 상에서 상기 메인 전력 관리 집적 회로 및 상기 적어도 하나의 서브 전력 관리 집적 회로 사이에 교환되는 전력 상태 신호를 이용하여 상기 메인 전력 관리 집적 회로 및 상기 적어도 하나의 서브 전력 관리 집적 회로의 파워 상태 정보 및 파워 시퀀스와 연관된 동작을 표명하고,
    상기 제2 신호 라인은 단일의 단방향 시그널링 방식으로 통신하고, 상기 제2 신호 라인 상에서 상기 메인 전력 관리 집적 회로에서 상기 적어도 하나의 서브 전력 관리 집적 회로로 전송되는 전력 시퀀스 제어 신호를 이용하여 상기 적어도 하나의 서브 전력 관리 집적 회로의 상기 파워 시퀀스를 제어하는 동작을 표명하는 전력 관리 집적 회로 시스템.
  2. 제1항에 있어서, 상기 메인 전력 관리 집적 회로는,
    상기 제1 신호 라인에 연결되는 제1 핀 및 상기 제2 신호 라인에 연결되는 제2 핀을 포함하는 통신 인터페이스;
    상기 통신 인터페이스를 제어하는 제어 로직; 및
    상기 통신 인터페이스를 통하여 통신되는 상기 전력 상태 신호 및 상기 전력 시퀀스 제어 신호에 기초하여 다수개의 출력 전압들을 생성하는 전력 변환부를 포함하는 것을 특징으로 하는 전력 관리 집적 회로 시스템.
  3. 제2항에 있어서, 상기 통신 인터페이스는
    배터리 전원 라인과 상기 제1 핀에 연결되는 제1 연결 노드 라인 사이에 직렬 연결되는 제1 저항과 제1 스위치;
    상기 배터리 전원 라인과 상기 제1 연결 노드 라인 사이에 직렬 연결되는 제2 저항과 제2 스위치;
    상기 제1 연결 노드 라인과 접지 전압 라인 사이에 연결되는 엔모스 트랜지스터; 및
    상기 제1 연결 노드 라인에 연결되는 입력과 상태 입력 신호를 출력하는 출력을 갖는 버퍼를 포함하고,
    상기 제1 스위치는 제1 인에이블 신호에 의해 제어되고, 상기 제2 스위치는 제2 인에이블 신호에 의해 제어되고, 상기 엔모스 트랜지스터의 게이트에 제3 인에이블 신호가 연결되는 것을 특징으로 하는 전력 관리 집적 회로 시스템.
  4. 제3항에 있어서,
    상기 상태 입력 신호는 상기 제어 로직으로 제공되고, 상기 제어 로직은 상기 상태 입력 신호에 기초하여 상기 제1 내지 제3 인에이블 신호들을 생성하는 것을 특징으로 하는 전력 관리 집적 회로 시스템.
  5. 제2항에 있어서, 상기 전력 변환부는,
    상기 제어 로직에서 제공되는 다수개의 제어 전압에 응답하여 다수개의 기준 전압들을 생성하는 기준 전압 발생부들; 및
    외부 전원 전압을 입력받아 상기 다수개의 기준 전압들에 기초한 타겟 레벨들을 갖는 상기 다수개의 출력 전압을 생성하는 레귤레이터들을 포함하는 것을 특징으로 하는 전력 관리 집적 회로 시스템.
  6. 제1항에 있어서, 상기 적어도 하나의 서브 전력 관리 집적 회로는,
    상기 제1 신호 라인에 연결되는 제1 핀 및 상기 제2 신호 라인에 연결되는 제2 핀을 포함하는 통신 인터페이스;
    상기 통신 인터페이스를 제어하는 제어 로직; 및
    상기 통신 인터페이스를 통하여 통신되는 상기 전력 상태 신호 및 상기 전력 시퀀스 제어 신호에 기초하여 다수개의 출력 전압들을 생성하는 전력 변환부를 포함하는 것을 특징으로 하는 전력 관리 집적 회로 시스템.
  7. 제6항에 있어서, 상기 통신 인터페이스는
    상기 제1 핀에 연결되는 제1 연결 노드 라인과 접지 전압 라인 사이에 연결되는 엔모스 트랜지스터; 및
    상기 제1 연결 노드 라인에 연결되는 입력과 상태 입력 신호를 출력하는 출력을 갖는 버퍼를 포함하고,
    상기 엔모스 트랜지스터의 게이트에 상태 인에이블 신호가 연결되는 것을 특징으로 하는 전력 관리 집적 회로 시스템.
  8. 제7항에 있어서,
    상기 상태 입력 신호는 상기 제어 로직으로 제공되고, 상기 제어 로직은 상기 상태 입력 신호에 기초하여 상기 상태 인에이블 신호를 생성하는 것을 특징으로 하는 전력 관리 집적 회로 시스템.
  9. 제6항에 있어서, 상기 전력 변환부는,
    상기 제어 로직에서 제공되는 다수개의 제어 전압에 응답하여 다수개의 기준 전압들을 생성하는 기준 전압 발생부들; 및
    외부 전원 전압을 입력받아 상기 다수개의 기준 전압들에 기초한 타겟 레벨들을 갖는 상기 다수개의 출력 전압을 생성하는 레귤레이터들을 포함하는 것을 특징으로 하는 전력 관리 집적 회로 시스템.
  10. 제1항에 있어서,
    상기 전력 상태 신호는 상기 메인 전력 관리 집적 회로와 상기 적어도 하나의 서브 전력 관리 집적 회로 중 어느 하나에서 관측되는 파워-온 리셋, 파워-온 트리거, 파워 오프 트리거 또는 셧다운 이벤트에 따라 상기 메인 전력 관리 집적 회로와 상기 적어도 하나의 서브 전력 관리 집적 회로에 의해 구동된 결과로서 나타나는 인터페이스 레벨을 시그널링하고
    상기 전력 시퀀스 제어 신호는 상기 전력 상태 신호의 인터페이스 레벨과 상관하여 2-상 맨체스터 코드 방식으로 시그널링하는 것을 특징으로 하는 전력 관리 집적 회로 시스템.
  11. 멀티플 전력 관리 집적 회로들 간의 시그널링을 위한 방법에 있어서,
    단일의 양방향 라인을 통하여 메인 전력 관리 집적 회로와 적어도 하나의 서브 전력 관리 집적 회로를 서로에 결합하는 단계;
    단일의 단방향 라인을 통하여 메인 전력 관리 집적 회로를 적어도 하나의 서브 전력 관리 집적 회로에 결합하는 단계;
    상기 메인 전력 관리 집적 회로 및 상기 적어도 하나의 서브 전력 관리 집적 회로로부터 상기 단일의 양방향 라인 상에서 전력 상태 신호를 이용하여 상기 메인 전력 관리 집적 회로 및 상기 적어도 하나의 서브 전력 관리 집적 회로의 파워 시퀀스와 연관된 동작을 표명하는 단계; 및
    상기 메인 전력 관리 집적 회로로부터 상기 적어도 하나의 서브 전력 관리 집적 회로로 상기 단일의 단방향 라인 상에서 전력 시퀀스 제어 신호를 이용하여 상기 적어도 하나의 서브 전력 관리 집적 회로의 상기 파워 시퀀스를 제어하는 동작을 표명하는 단계를 포함하는 방법.
  12. 제11항에 있어서,
    상기 메인 전력 관리 집적 회로에서, 상기 메인 전력 관리 집적 회로로 제공된 외부 전원의 전압 레벨이 안정적으로 일정하게 유지될 때 파워 온 리셋 신호가 트리거되는 단계;
    상기 메인 전력 관리 집적 회로 및 상기 적어도 하나의 서브 전력 관리 집적 회로에 의해 상기 파워 온 리셋 신호에 응답하여 구동된 결과로서, 상기 전력 상태 신호가 램핑하는 상승 에지 및 하강 에지를 갖는 펄스 신호로 생성되는 단계; 및
    상기 메인 전력 관리 집적 회로에서, 상기 전력 상태 신호에 의해 상기 멀티플 전력 관리 집적 회로들의 파워 레디 상태를 확인하는 단계를 더 포함하는 방법.
  13. 제11항에 있어서,
    상기 메인 전력 관리 집적 회로에서, 파워-온 트리거되는 단계;
    상기 메인 전력 관리 집적 회로 및 상기 적어도 하나의 서브 전력 관리 집적 회로에 의해 상기 파워-온 트리거에 응답하여 구동된 결과로서, 상기 전력 상태 신호가 램핑하는 상승 에지 및 하강 에지를 갖는 펄스 신호에 이어서 로직 로우레벨에서 로직 하이레벨로 트리거되는 신호로 생성되는 단계; 및
    상기 메인 전력 관리 집적 회로에서, 상기 전력 상태 신호에 의해 상기 적어도 하나의 서브 전력 관리 집적 회로의 기준 전압 발생부들이 레디 상태임을 확인하는 단계를 더 포함하는 방법.
  14. 제11항에 있어서,
    상기 메인 전력 관리 집적 회로에서, 파워-오프 트리거되는 단계;
    상기 메인 전력 관리 집적 회로에서, 상기 파워-오프 트리거에 응답하여 상기 메인 전력 관리 집적 회로의 파워-오프 시퀀스를 수행하고, 상기 전력 상태 신호를 로직 로우레벨로 생성하고, 상기 전력 상태 신호의 상기 로직 로우레벨 구간의 타임-아웃 시간 동안 상기 전력 시퀀스 제어 신호를 프리앰블 신호 및 소정 시간마다 토글링되는 신호로 생성하는 단계; 및
    상기 적어도 하나의 서브 전력 관리 집적 회로에서, 상기 전력 시퀀스 제어 신호에 의해 상기 적어도 하나의 서브 전력 관리 집적 회로의 클럭 동기화를 수행하고, 상기 전력 상태 신호의 상기 타임-아웃 시간 경과를 확인하고, 상기 적어도 하나의 서브 전력 관리 집적 회로의 파워-오프 시퀀스를 수행하는 단계를 더 포함하는 방법.
  15. 제11항에 있어서,
    상기 적어도 하나의 서브 전력 관리 집적 회로에서, 파워-오프 트리거되는 단계;
    상기 메인 전력 관리 집적 회로 및 상기 적어도 하나의 서브 전력 관리 집적 회로에 의해 상기 파워-온 트리거에 응답하여 구동된 결과로서, 상기 전력 상태 신호가 타임-아웃 시간 보다 적은 시간 동안 하강 에지 및 램핑하는 상승 에지를 갖는 펄스 신호로 생성되는 단계;
    상기 메인 전력 관리 집적 회로에서, 상기 메인 전력 관리 집적 회로의 파워-오프 시퀀스를 수행하고, 상기 타임-아웃 시간 보다 적은 시간 동안 하강 에지 및 램핑하는 상승 에지를 갖는 펄스 신호를 갖는 상기 전력 상태 신호를 로직 로우레벨로 생성하고, 상기 전력 상태 신호의 상기 로직 로우레벨 구간의 상기 타임-아웃 시간 동안 상기 전력 시퀀스 제어 신호를 프리앰블 신호 및 소정 시간마다 토글링되는 신호로 생성하는 단계; 및
    상기 적어도 하나의 서브 전력 관리 집적 회로에서, 상기 전력 시퀀스 제어 신호에 의해 상기 적어도 하나의 서브 전력 관리 집적 회로의 클럭 동기화를 수행하고, 상기 전력 상태 신호의 상기 타임-아웃 시간 경과를 확인하고, 상기 적어도 하나의 서브 전력 관리 집적 회로의 파워-오프 시퀀스를 수행하는 단계를 더 포함하는 방법.
  16. 제11항에 있어서,
    상기 적어도 하나의 서브 전력 관리 집적 회로에서, 셧다운 이벤트가 관측되는 단계;
    상기 적어도 하나의 서브 전력 관리 집적 회로에서, 상기 셧다운 이벤트에 응답하여 상기 적어도 하나의 서브 전력 관리 집적 회로를 파워-오프하고, 상기 전력 상태 신호를 로직 로우레벨로 생성하는 단계; 및
    상기 메인 전력 관리 집적 회로에서, 상기 전력 상태 신호의 상기 로직 로우레벨 구간의 타임-아웃 시간 경과를 확인하고 상기 메인 전력 관리 집적 회로를 파워-오프하는 단계를 더 포함하는 방법.
  17. 제11항에 있어서,
    상기 메인 전력 관리 집적 회로에서, 셧다운 이벤트가 관측되는 단계;
    상기 메인 전력 관리 집적 회로에서, 상기 셧다운 이벤트에 응답하여 상기 메인 전력 관리 집적 회로 회로를 파워-오프하고, 상기 전력 상태 신호를 로직 로우레벨로 생성하는 단계; 및
    상기 적어도 하나의 서브 전력 관리 집적 회로에서, 상기 전력 상태 신호의상기 로직 로우레벨 구간의 타임-아웃 시간 경과를 확인하고 상기 적어도 하나의 서브 전력 관리 집적 회로를 파워-오프하는 단계를 더 포함하는 방법.
  18. 멀티플 전력 관리 집적 회로들 간의 시그널링을 위한 장치에 있어서,
    복수의 파워 도메인들을 갖는 어플리케이션 프로세서; 및
    상기 복수의 파워 도메인들의 파워 시퀀스와 상관하여 복수의 출력 전압들을 생성하고, 전압 레일들을 통하여 상기 복수의 출력 전압들을 상기 복수의 파워 도메인들로 제공하는 상기 멀티플 전력 관리 집적 회로들을 포함하고,
    상기 멀티플 전력 관리 집적 회로들은
    시스템 인터페이스를 통하여 상기 어플리케이션 프로세서와 통신하는 메인 전력 관리 집적 회로; 및
    제1 신호 라인 및 제2 신호 라인에 연결되는 통신 인터페이스를 통하여 상기 메인 전력 관리 집적 회로와 통신하는 적어도 하나의 서브 전력 관리 집적 회로를 포함하고,
    상기 제1 신호 라인은 단일의 양방향 시그널링 방식으로 통신하고, 상기 제1 신호 라인 상에서 상기 메인 전력 관리 집적 회로 및 상기 적어도 하나의 서브 전력 관리 집적 회로 사이에 교환되는 전력 상태 신호를 이용하여 상기 메인 전력 관리 집적 회로 및 상기 적어도 하나의 서브 전력 관리 집적 회로의 파워 상태 정보 및 상기 파워 시퀀스와 연관된 동작을 표명하고,
    상기 제2 신호 라인은 단일의 단방향 시그널링 방식으로 통신하고, 상기 제2 신호 라인 상에서 상기 메인 전력 관리 집적 회로에서 상기 적어도 하나의 서브 전력 관리 집적 회로로 전송되는 전력 시퀀스 제어 신호를 이용하여 상기 적어도 하나의 서브 전력 관리 집적 회로의 상기 파워 시퀀스를 제어하는 동작을 표명하는 장치.
  19. 제18항에 있어서, 상기 메인 전력 관리 집적 회로는,
    상기 제1 신호 라인에 연결되는 제1 핀 및 상기 제2 신호 라인에 연결되는 제2 핀을 포함하는 통신 인터페이스;
    상기 통신 인터페이스를 제어하는 제어 로직; 및
    상기 통신 인터페이스를 통하여 통신되는 상기 전력 상태 신호 및 상기 전력 시퀀스 제어 신호에 기초하여 다수개의 출력 전압들을 생성하는 전력 변환부를 포함하는 것을 특징으로 하는 장치.
  20. 제18항에 있어서, 상기 적어도 하나의 서브 전력 관리 집적 회로는,
    상기 제1 신호 라인에 연결되는 제1 핀 및 상기 제2 신호 라인에 연결되는 제2 핀을 포함하는 통신 인터페이스;
    상기 통신 인터페이스를 제어하는 제어 로직; 및
    상기 통신 인터페이스를 통하여 통신되는 상기 전력 상태 신호 및 상기 전력 시퀀스 제어 신호에 기초하여 다수개의 출력 전압들을 생성하는 전력 변환부를 포함하는 것을 특징으로 하는 장치.
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