CN113342154A - 具有双引脚接口的多个功率管理集成电路和装置 - Google Patents

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Abstract

多个功率管理集成电路(PMIC)可以通过使用双引脚接口连接到两个信号线的通信接口在多个PMIC之间执行通信和功率序列操作协调。所述多个PMIC包括：主PMIC以及至少一个子PMIC，主PMIC被配置为通过系统接口与至少一个应用处理器进行通信，并且至少一个子PMIC被配置为通过所述通信接口与主PMIC进行通信。第一信号线使用单个双向信号通知方案，并且通过所述第一信号线在所述主PMIC与所述至少一个子PMIC之间交换功率状态信号PSTATUS。第二信号线使用单个单向信号通知方案，并且通过所述第二信号线将功率序列控制信号PIF从所述主PMIC发送到所述至少一个子PMIC。

Description

具有双引脚接口的多个功率管理集成电路和装置
相关申请的交叉引用
本申请要求于2020年3月2日在韩国知识产权局递交的韩国专利申请No.10-2020-0026129的优先权，其公开内容通过引用整体并入本文中。
技术领域
本发明构思的各种示例实施例涉及功率控制，更具体地，涉及用于通过使用由双引脚实现的接口来进行设备间信号通知的功率管理集成电路(PMIC)系统、方法和装置。
背景技术
片上系统(SoC)指示将各种功能块(例如，中央处理单元(CPU)、存储器、数字信号处理电路和/或模拟信号处理电路)集成到一个半导体集成电路的技术或根据该技术集成的一个集成电路。SoC被开发为更复杂的系统，该系统包括处理器、多媒体、图形、安全性等。响应于对移动设备的各种功能所需的功率以及有效的功率管理的需求的增加，嵌入在诸如智能手机和平板电脑等移动设备中的SoC包括PMIC。PMIC执行功率转换功能和功率序列功能，以将各种输出电压输出到电压轨。
当PMIC中的电路太大时，由于诸如电路布局挑战、外部组件放置拥塞、热密度挑战和/或PMIC设计的复杂性增加等原因，物理占用尺寸增大可能会导致较高的操作成本。当达到PMIC物理尺寸极限时，SoC可以采用多个PMIC。多个PMIC可以分散热负荷，并且允许外部组件被容易地放置。
然而，可能需要用于多个PMIC之间的通信和操作协调的多个板级连接部件(或者引脚)。多个板级连接部件可能会导致SoC板级布线拥塞。因此，需要减少引脚数以改善和/或优化PMIC和/或SoC的物理面积、操作成本和布线。
发明内容
本发明构思的各种示例实施例提供了用于通过使用由双引脚实现的通信接口进行设备间信号通知的功率管理集成电路(PMIC)系统、方法和/或装置。
根据本发明构思的至少一个示例实施例，提供了一种功率管理集成电路(PMIC)系统，包括：主PMIC；以及至少一个子PMIC，被配置为通过第一信号线和第二信号线与主PMIC进行通信，第一信号线使用单个双向信号通知方案，并且第二信号线使用单个单向信号通知方案，主PMIC被配置为在第一信号线上将功率状态信号发送到至少一个子PMIC，至少一个子PMIC还被配置为基于功率状态信号来执行与功率状态信息和功率序列相关联的操作，并且主PMIC还被配置为使用在第二信号线上发送到至少一个子PMIC的功率序列控制信号来控制至少一个子PMIC的功率序列。
根据本发明构思的至少一个示例实施例，提供了一种在多个功率管理集成电路(PMIC)之间进行信号通知的方法，该方法包括：通过第一双向线将主PMIC和至少一个子PMIC彼此耦接；通过第二单向线将主PMIC与至少一个子PMIC彼此耦接；基于单个双向线上的来自主PMIC和至少一个子PMIC的功率状态信号来声明(assert)与主PMIC和至少一个子PMIC的功率序列相关联的操作；以及通过使用单个单向线上的从主PMIC到至少一个子PMIC的功率序列控制信号来声明控制至少一个子PMIC的功率序列的操作。
根据本发明构思的至少一个示例实施例，提供了一种用于在多个功率管理集成电路(PMIC)之间进行信号通知的装置，该装置包括：至少一个应用处理器，包括多个功率域；以及多个PMIC，被配置为与多个功率域的功率序列相关联地产生多个输出电压，并且通过电压轨将多个输出电压提供给多个功率域，多个PMIC包括主PMIC和至少一个子PMIC，主PMIC被配置为通过系统接口与至少一个应用处理器进行通信，至少一个子PMIC被配置为通过连接到第一信号线和第二信号线的通信接口与主PMIC进行通信，第一信号线使用单个双向信号通知方案，并且第二信号线使用单个单向信号通知方案，主PMIC还被配置为在第一信号线上与至少一个子PMIC交换功率状态信息和功率状态信号，至少一个子PMIC还被配置为基于功率状态信息执行与功率状态信息和功率序列相关联的操作，并且主PMIC还被配置为基于在第二信号线上发送到至少一个子PMIC的功率序列控制信号来控制至少一个子PMIC的功率序列。
附图说明
根据结合附图的以下具体实施方式，将更清楚地理解本发明构思的各种示例实施例，在附图中：
图1是根据本发明构思的至少一个示例实施例的使用通信接口的装置的框图，在该通信接口中，设备间信号通知是由通过其提供两个信号的双引脚实现的；
图2是根据至少一个示例实施例的图1的功率管理集成电路(PMIC)系统的框图；
图3是根据至少一个示例实施例的图2的PMIC系统的时序行为的示图；
图4是根据至少一个示例实施例的图1的PMIC系统的框图；
图5是根据至少一个示例实施例的图4的参考电压产生器的电路图；
图6A和图6B分别是根据至少一个示例实施例的图4的第一调节器的框图和时序图；
图7是根据至少一个示例实施例的图4的PMIC系统的时序行为的示图；
图8是根据至少一个示例实施例的图4的PMIC系统的时序行为的时序图；
图9是根据至少一个示例实施例的图4的PMIC系统的时序行为的示图；
图10是根据至少一个示例实施例的图4的PMIC系统的时序行为的示图；
图11是根据至少一个示例实施例的图4的PMIC系统的时序行为的示图；
图12示出了根据本发明构思的一些示例实施例的PMIC系统中的设备间信号通知的示图；
图13是根据本发明构思的至少一个示例实施例的PMIC系统所执行的上电序列的时序图；以及
图14是根据本发明构思的至少一个示例实施例的PMIC系统所执行的断电序列的时序图。
具体实施方式
图1是根据本发明构思的至少一个示例实施例的使用通信接口的装置10的框图，在该通信接口中，设备间信号通知是由通过其提供两个信号的双引脚实现的。
参考图1，装置10可以由包括功率管理集成电路(PMIC)系统100和/或被配置为控制装置10等的操作的至少一个应用处理器(在下文中，被称为“AP”)200的片上系统(SoC)实现，但是示例实施例不限于此，并且SoC可以包括更多或更少数量的组成组件，例如，附加的PMIC、附加的处理器、至少一个总线等。装置10可以是电子设备，例如，无线移动设备、移动电话、移动计算系统、膝上型计算机、平板计算设备、媒体播放器、游戏设备、智能设备、物联网设备、虚拟现实和/或增强现实设备、电视、家用电器、车辆等。装置10可以包括无线通信设备，该无线通信设备被配置为通过射频(RF)收发机、红外(IR)接收机等与无线电接入网、核心接入网、互联网和/或其他网络进行通信。AP 200可以通过系统接口12和/或电压轨14、16和18连接到PMIC系统100并与PMIC系统100进行通信，但是不限于此。
可以通过使用表述“连接”和/或“耦接”及其派生词来描述一些示例。这些术语不一定意在作为彼此的同义词。例如，使用术语“连接”和/或“耦接”的描述可以指示两个或更多个元件彼此物理或电接触。另外，术语“连接”和/或“耦接”还可以指示两个或更多个元件彼此不直接接触但仍然彼此协作或交互。
AP 200可以包括使用各种功率域驱动的一个或多个集成处理器(IP)，例如，处理电路210、显示器控制器220、相机控制器230和/或存储介质240等。IP可以是可以集成在SoC中的电路、逻辑器件和/或其组合。附加地，在至少一个示例实施例中，处理电路210、显示器控制器220、相机控制器230、存储介质240等可以被组合为AP 200的一个或多个组件和/或模块。AP 200可以使用处理电路210、控制逻辑电路(未示出)、时序逻辑电路(未示出)和/或其他设备来访问和执行软件应用。AP 200可以支持被配置为管理或操作显示器控制器220并通过使用相机控制器230等来控制相机或视频输入设备的操作的用户接口。显示器控制器220可以包括支持诸如液晶显示器(LCD)面板、触摸屏显示器和/或指示器等显示器的电路和软件驱动器。根据一些示例实施例，AP 200可以是能够执行处理电路210、显示器控制器220和/或相机控制器230等中的一个或多个的功能的任何处理电路。处理电路可以包括：硬件(例如，处理器、处理器核、逻辑电路等)、硬件/软件组合(例如，执行软件和/或执行任何指令集的至少一个处理器核等)、或者其组合。例如，处理电路更具体地可以包括但不限于现场可编程门阵列(FPGA)、可编程逻辑单元、专用集成电路(ASIC)等。存储介质240可以包括被配置为保持命令和数据的瞬时性和/或非瞬时性存储设备，该命令和数据将用于由处理电路210和/或AP 200等控制的设备的组件。
PMIC系统100可以包括多个PMIC。PMIC系统100可以包括主PMIC 110和一个或多个子PMIC，例如第一子PMIC 120和第二子PMIC 130等，但是不限于此。系统接口12可以连接在主PMIC 110与AP 200等之间，并且可以通过系统接口12交换命令、数据和/或控制信息。多个电压轨14、16和18可以将全部的PMIC(即，主PMIC 110、第一子PMIC 120和第二子PMIC130等)连接到AP 200，但是不限于此。
一个或多个PMIC(即，主PMIC 110、第一子PMIC 120和第二子PMIC 130等)可以分别包括多个通信接口112、122和132，但是不限于此，例如可以使用不同数量的通信接口(例如，单个通信接口、两个通信接口、四个通信接口等)。多个通信接口112、122和132可以通过两个信号(例如，PSTATUS、PIF)线与其他PMIC(即，主PMIC 110、第一子PMIC 120和第二子PMIC 130)进行通信。PMIC(即，主PMIC 110、第一子PMIC 120和第二子PMIC 130)可以分别包括多个功率转换器114、124和134。功率转换器114、124和134可以通过使用通过通信接口112、122和132提供的信息来控制分别连接到PMIC(即，主PMIC 110、第一子PMIC 120和第二子PMIC 130)的电压轨14、16和18，使得向或阻止向AP 200的全部或部分数量的功率域(例如，AP 200的集成处理器、存储介质240等)提供(例如，启用或禁用)电源电压。
两个信号(例如，PSTATUS、PIF)线可以包括第一信号线11和第二信号线13。根据至少一个示例实施例，第一信号线11可以使用单个双向信号通知方案来执行通信，并且多个PMIC(例如，主PMIC 110、第一子PMIC 120和第二子PMIC 130等)可以通过第一信号线11彼此耦接，但是示例实施例不限于此。可以通过使用在多个PMIC(例如，主PMIC 110、第一子PMIC 120和/或第二子PMIC 130等)之间交换的功率状态信号PSTATUS来声明与PMIC(即，主PMIC 110、第一子PMIC 120和第二子PMIC 130)的功率状态信息和功率序列相关联的操作。根据至少一个示例实施例，第二信号线13可以使用单个单向信号通知方案来执行通信，并且例如主PMIC 110可以通过第二信号线13耦接到第一子PMIC 120和第二子PMIC 130，但是示例实施例不限于此。可以通过使用从主PMIC 110发送到第一子PMIC 120和第二子PMIC130等的功率序列控制信号PIF来声明控制第一子PMIC 120和第二子PMIC 130的功率序列的操作。在下文中，第一信号线11可以被称为功率状态信号(例如，PSTATUS)线，并且第二信号线13可以被称为功率序列控制信号(例如，PIF)线。
图2是根据至少一个示例实施例的图1的PMIC系统100的框图。将参考图2的更详细地描述分别包括在PMIC系统100的主PMIC 110以及第一子PMIC 120和第二子PMIC 130中的多个通信接口(例如，通信接口112、122和132等)的结构，但是示例实施例不限于此。
参考图2，在PMIC系统100中，主PMIC 110可以通过至少两个信号(PSTATUS、PIF)线与一个或多个子PMIC(例如，第一子PMIC 120和第二子PMIC 130)进行通信，但是不限于此。例如，主PMIC 110以及第一子PMIC 120和第二子PMIC 130可以通过连接到外部电源来进行操作，例如通过连接到电池电源VBAT来进行操作，但是不限于此。
主PMIC 110可以包括连接到至少两个信号(PSTATUS、PIF)线的通信接口112、以及被配置为控制通信接口112的控制逻辑器件113(例如，控制逻辑电路等)。根据一些示例实施例，控制逻辑器件113可以是能够控制通信接口112的任何处理电路(例如，硬件、逻辑电路、处理器、处理器核等)、硬件/软件组合(例如，执行软件和/或执行任何指令集的至少一个处理器核等)、或者其组合。例如，处理电路更具体地可以包括但不限于现场可编程门阵列(FPGA)、可编程逻辑单元、专用集成电路(ASIC)等。通信接口112可以至少包括通过其发送和/或接收功率状态信号PSTATUS的第一引脚115、以及通过其发送功率序列控制信号PIF的第二引脚116，但是示例实施例不限于此。例如，通过第一引脚115，从主PMIC 110输出的功率状态信号PSTATUS可以被发送到第一子PMIC 120和第二子PMIC 130，并且从第一子PMIC 120和第二子PMIC 130输出的功率状态信号PSTATUS可以由主PMIC 110等接收。可以使用利用单个线的双向信号通知访问方案来提供功率状态信号PSTATUS，或者换言之，PSTATUS信号线可以是双向信号线。通过第二引脚116，从主PMIC 110输出的功率序列控制信号PIF可以被发送到第一子PMIC120和第二子PMIC 130等。可以使用单个单向信号通知访问方案来提供功率序列控制信号PIF，或者换言之，PIF信号线可以是单向信号线，并且例如通过双相曼彻斯特代码方案来发信号通知功率序列控制信号PIF，但是不限于此。
根据本发明构思的一些示例实施例，功率状态信号PSTATUS是用于声明和/或解除声明包括以下各项的操作的信号：全部的多个PMIC(例如，主PMIC 110、子PMIC 120和第二子PMIC 130等)的功率状态确认、以及整个系统(即，装置10)的电源打开/关闭、PMIC系统100的功率序列执行等。功率序列控制信号PIF是用于声明和/或解除声明例如包括以下各项的操作的信号：向第一子PMIC 120和第二子PMIC 130的时钟同步(和/或校准)通知、通过频移键控的断电触发点通知、第一子PMIC 120和第二子PMIC 130的标识(ID)检查、第一子PMIC 120和第二子PMIC 130的上电序列通知等。
主PMIC 110的通信接口112可以包括例如第一电阻器RH、第二电阻器RL、第一开关SWH、第二开关SWL、n沟道金属氧化物半导体(NMOS)晶体管MN1、缓冲器BUF1和/或分别连接到至少第一引脚115和第二引脚116的至少第一连接节点118和第二连接节点119，但是示例实施例不限于此，并且更多或更少数量的组成组件可以包括在通信接口112中。根据至少一个示例实施例，第一电阻器RH和第一开关SWH串联连接在电池电源(VBAT)线与第一连接节点(118)线之间，并且第一开关SWH响应于第一启用信号H_EN而导通/关断，但是示例实施例不限于此。第二电阻器RL和第二开关SWL串联连接在电池电源(VBAT)线与第一连接节点(118)线之间，并且第二开关SWL响应于第二启用信号L_EN导通/关断，但是示例实施例不限于此。第一电阻器RH可以被配置为具有比第二电阻器RL更大(和/或明显更大)的电阻值，但是不限于此。NMOS晶体管MN1连接在第一连接节点(118)线与地电压(VSS)线之间，并且第三启用信号M_S_EN被施加到NMOS晶体管MN1的栅极，但是示例实施例不限于此。缓冲器BUF1具有连接到第一连接节点(118)线的输入端、以及输出端，但是不限于此。缓冲器BUF1的输出作为状态输入信号M_S_IN被输出。第一连接节点(118)线可以连接到第一引脚115，通过第一引脚115发送和接收功率状态信号PSTATUS，并且第一引脚115可以连接到功率状态信号(PSTATUS)线。第二连接节点(119)线可以连接到第二引脚116，通过第二引脚116发送功率序列控制信号PIF，并且第二引脚116连接到功率序列控制信号(PIF)线。
根据PMIC系统100的操作行为，控制逻辑电路113可以产生第一启用信号至第三启用信号H_EN、L_EN和M_S_EN以及功率序列控制信号PIF并将第一启用信号至第三启用信号H_EN、L_EN和M_S_EN以及功率序列控制信号PIF提供给通信接口112，但是示例实施例不限于此。控制逻辑电路113可以接收从通信接口112的缓冲器BUF1输出的状态输入信号M_S_IN，并且检查一个或多个子PMIC(例如，第一子PMIC 120和第二子PMIC 130等)的功率状态。当提供给主PMIC 110的电池电源VBAT的电压电平被稳定和/或恒定地保持等时，控制逻辑电路113可以产生上电复位信号M_POR_RESET以对主PMIC 110进行复位从而进行主PMIC110的正常操作。控制逻辑电路113可以对要通过系统接口12从AP 200提供的命令进行解码并根据包括在该命令中的操作模式将控制电压(图5的VCONI)提供给至少一个参考电压产生器(例如，图5的411)，但是示例实施例不限于此。
第一子PMIC 120可以包括连接到至少两个信号(例如，PSTATUS、PIF)线的通信接口122、以及被配置为控制通信接口122的控制逻辑电路123。通信接口122可以包括通过其发送和/或接收功率状态信号PSTATUS的第一引脚125、以及通过其接收功率序列控制信号PIF的第二引脚126等。通信接口122可以包括分别连接到第一引脚125和第二引脚126的第一连接节点(128)线和第二连接节点(129)线以及连接到第一连接节点128的NMOS晶体管MN2和缓冲器BUF2，但是示例实施例是不限于此。NMOS晶体管MN2连接在第一连接节点(128)线与地电压(VSS)线之间，并且状态启用信号S1_S_EN被施加到NMOS晶体管MN2的栅极，但是不限于此。根据PMIC系统100的操作行为，从控制逻辑电路123提供状态启用信号S1_S_EN，但是示例实施例不限于此。缓冲器BUF2的输入端连接到第一连接节点(128)线，并且缓冲器BUF2的输出作为状态输入信号S1_S_IN被提供给控制逻辑电路123。当提供给第一子PMIC120的电池电源VBAT的电压电平被稳定和/或恒定地保持等时，控制逻辑电路123可以产生上电复位信号S1_POR_RESET以对第一子PMIC 120进行复位从而进行第一子PMIC 120的正常操作。
第二子PMIC 130还可以包括连接到至少两个信号(例如，PSTATUS、PIF)线的通信接口132、以及被配置为控制通信接口132的控制逻辑电路133，但是示例实施例不限于此。通信接口132可以包括通过其发送和接收功率状态信号PSTATUS的第一引脚135、以及通过其接收功率序列控制信号PIF的第二引脚136，但是不限于此。通信接口132可以包括分别连接到第一引脚125和第二引脚126的第一连接节点(138)线和第二连接节点(139)线以及连接到第一连接节点138的NMOS晶体管MN3和缓冲器BUF3，但是示例实施例是不限于此。NMOS晶体管MN3连接在第一连接节点(138)线与地电压(VSS)线之间，并且状态启用信号S2_S_EN被施加到NMOS晶体管MN3的栅极，但是不限于此。根据PMIC系统100的操作行为，从控制逻辑电路133提供状态启用信号S2_S_EN。缓冲器BUF3的输入端连接到第一连接节点(138)线，并且缓冲器BUF3的输出作为状态输入信号S2_S_IN被提供给控制逻辑电路133，但是示例实施例不限于此。当提供给第二子PMIC 130的电池电源VBAT的电压电平被稳定和/或恒定地保持等时，控制逻辑电路133可以产生上电复位信号S2_POR_RESET以对第二子PMIC 130进行复位从而进行第二子PMIC 130的正常操作。
图3是根据至少一个示例实施例的图2的PMIC系统100的时序行为的示图。图3示出了这样的方案，通过该方案，主PMIC 110例如检查第一子PMIC 120和第二子PMIC 130中的第一子PMIC 120的功率就绪状态，但是示例实施例不限于此。与参考图3所描述相同的方案也可以应用于这样的方案，通过该方案，主PMIC 110检查第二子PMIC 130的功率就绪状态等。在下文中，为了便于描述，将主要描述第一子PMIC 120和第二子PMIC 130中的第一子PMIC 120与主PMIC 110之间的操作行为，但是示例实施例不限于此。将理解的是，本发明构思的示例实施例中所描述的时序图不必以恒定的比例示出和/或限于恒定的比例。
参考图2和图3，在时间点T1之前，通过主PMIC 110中的逻辑高电平的第三启用信号M_S_EN来导通NMOS晶体管MN1，并且通过第一子PMIC 120中的逻辑高电平的状态启用信号S1_S_EN来导通NMOS晶体管MN2，因此功率状态信号PSTATUS具有逻辑低电平，但是示例实施例不限于此。功率状态信号PSTATUS被解除声明为逻辑低电平，但是不限于此。
在时间点T1，当提供给主PMIC 110的电池电源VBAT的电压电平被稳定和/或恒定地保持(例如，主PMIC 110接收到的电压电平在期望的阈值电压范围内处于恒定或接近恒定的电压电平，例如+/-10％等)时，主PMIC 110可以产生逻辑高电平的上电复位信号M_POR_RESET。在这种情况下，主PMIC 110可以处于复位模式。
在时间点T2，主PMIC 110可以产生逻辑高电平的第一启用信号H_EN和逻辑低电平的第三启用信号M_S_EN。第一开关SWH通过逻辑高电平的第一启用信号H_EN被导通，并且NMOS晶体管MN1通过逻辑低电平的第三启用信号M_S_EN被关断。
在时间点T3，当提供给第一子PMIC 120的电池电源VBAT的电压电平被稳定和/或恒定地保持时，第一子PMIC 120可以产生逻辑高电平的上电复位信号S1_POR_RESET和逻辑低电平的状态启用信号S1_S_EN，但是示例实施例不限于此。NMOS晶体管MN2通过逻辑低电平的状态启用信号S1_S_EN被关断，但是不限于此。另外，大约在时间点T3，当提供给第二子PMIC 130的电池电源VBAT的电压电平被稳定和/或恒定地保持时，第二子PMIC 130可以产生逻辑高电平的上电复位信号S2_POR_RESET和逻辑低电平的状态启用信号S2_S_EN，从而将NMOS晶体管MN3关断。作为示例，假设全部PMIC(即，主PMIC 110、第一子PMIC 120和第二子PMIC 130)的功率状态大约在时间点T3是稳定的，但是示例实施例不限于此。
在时间点T3，在主PMIC 110中，通过逻辑高电平的第一启用信号H_EN，可以通过第一电阻器RH和第一开关SWH将电力从电池电源VBAT发送到第一连接节点(118)线，使得第一连接节点(118)线变为逻辑高电平。
在时间点T4，在主PMIC 110中，可以通过缓冲器BUF1将第一连接节点(118)线上的逻辑高电平作为状态输入信号M_S_IN输出，并且将该逻辑高电平提供给控制逻辑电路113，但是示例实施例不限于此。控制逻辑电路113可以基于逻辑高电平的状态输入信号M_S_IN等将第一启用信号H_EN触发为逻辑低电平并将第三启用信号M_S_EN触发为逻辑高电平。因此，在第一连接节点(118)线上，可以产生具有斜坡前沿和后沿的脉冲信号，但是示例实施例不限于此。作为主PMIC 110以及第一子PMIC 120和第二子PMIC 130的操作结果，在第一连接节点(例如118、128)线和功率状态信号(例如，PSTATUS)线上示出了接口电平301。功率状态信号PSTATUS的接口电平301由主PMIC 110以及至少第一子PMIC 120和第二子PMIC130等进行观察(和/或进行检测、接收等)，并且可以声明主PMIC 110以及至少第一子PMIC120和第二子PMIC 130处于功率就绪状态。因此，主PMIC 110可以通过功率状态信号PSTATUS的接口电平301来检查PMIC系统100的功率就绪状态。主PMIC 110可以通过系统接口12将PMIC系统100的功率就绪状态发送到AP 200，但是示例实施例不限于此。
图4是根据至少一个示例实施例的图1的PMIC系统100的框图。图4更详细地示出了分别包括在PMIC系统100的主PMIC 110和第一子PMIC 120中的功率转换器114和124的结构，但是示例实施例不限于此。
参考图4，功率转换器114和124可以被配置为接收电池电源VBAT的电压电平并分别产生具有各种目标电平的多个输出电压VOUT1至VOUT3以及VOUTa至VOUTc，但是示例实施例不限于此。多个功率转换器114和124的多个输出电压VOUT1至VOUT3以及VOUTa至VOUTc可以通过电压轨14和16被提供给包括在AP 200中的多个IP的功率域，但是示例实施例不限于此。功率转换器114和124可以包括例如降压调节器(或者转换器)，该降压调节器(或者转换器)被配置为基于电池电源VBAT的电压电平来产生比电池电源VBAT的电压电平低的输出电压VOUT1至VOUT3以及VOUTa至VOUTc，但是实施例不限于此，并且可以使用其他类型的功率调节器或转换器。通过降压调节器的示例上下文描述了功率转换器114和124。本公开的一个或多个特征可以用于其他类型的功率转换器，例如其输出电压高于电池电源VBAT的电压的升压调节器(或者转换器)、降压-升压调节器(或者转换器)等。
主PMIC 110的功率转换器114可以包括功率序列控制器410、多个参考电压产生器411、413和415以及多个调节器412、414和416等。功率转换器114可以响应于从控制逻辑电路113提供的参考电压启用信号M_REF_EN而在就绪状态下进行操作。功率转换器114可以通过逐步降低电池电源VBAT的电压电平来产生多个期望的输出电压VOUT1、VOUT2和VOUT3。参考电压产生器411、413和415可以一对一地连接到调节器412、414和416，并且参考电压产生器411、413和415所产生的第一参考电压至第三参考电压VREF1、VREF2和VREF3可以被分别提供给调节器412、414和416，使得可以产生比电池电源VBAT的电压电平低的输出电压VOUT1、VOUT2和VOUT3，但是示例实施例不限于此。功率转换器114的输出电压VOUT1、VOUT2和VOUT3可以被提供给AP 200的多个功率域。
功率序列控制器410可以控制用于将功率转换器114所产生的多个输出电压VOUT1、VOUT2和VOUT3提供给多个功率域的功率序列。功率序列指示通电序列(或者上电序列)、掉电序列(或者断电序列)等。通电序列指示AP 200中的从掉电状态转变为通电状态的功率域的序列，并且掉电序列指示AP 200中的从通电状态转变为掉电状态的功率域的序列。根据本发明构思的至少一个示例实施例，可以以功率域为单位或以功率域组为单位控制功率序列，但是不限于此。
像主PMIC 110的功率转换器114一样，第一子PMIC 120的功率转换器124也可以包括功率序列控制器420、多个参考电压产生器421、423和425、以及多个调节器422、424和426，但是示例实施例不限于此。功率转换器124可以响应于由控制逻辑电路123提供的参考电压启用信号S1_REF_EN而在就绪状态下操作参考电压产生器421、423和425。功率转换器124可以将指示参考电压产生器421、423和425的就绪状态的参考电压确认信号S1_REF_OK提供给控制逻辑电路123。功率转换器124可以通过逐步降低电池电源VBAT来产生多个期望的输出电压VOUTa、VOUTb和VOUTc，但是不限于此。功率序列控制器420可以控制上电序列或断电序列，从而以功率域为单位或以功率域组为单位通过电压轨16将功率转换器124所产生的输出电压VOUTa、VOUTb和VOUTc提供给AP 200中的多个功率域，但是不限于此。
图5是根据至少一个示例实施例的图4的参考电压产生器411的电路图。
参考图5，参考电压产生器411可以包括运算放大器501、p沟道金属氧化物半导体(PMOS)晶体管502和/或包括第一电阻器R11和第二电阻器R12的反馈器504等，但是示例实施例不限于此。PMOS晶体管502可以包括连接到电源电压(VDD)线的源极、连接到第一电阻器R11的漏极和/或向其施加运算放大器501的输出的栅极等，但是示例实施例不限于此。电源电压VDD是从电池电源VBAT得到的稳定驱动电压。反馈器504的第一电阻器R11和第二电阻器R12连接到第二节点(505)线，第一电阻器RI1连接到第一节点(503)线，并且第二电阻器R2连接到地电压(VSS)线等。第一参考电压VREF1可以输出到与PMOS晶体管502的漏极连接的第一节点(503)线，以第一电阻器R11与第二电阻器R12的比率从第一参考电压VREF1分压出的反馈电压VFB1可以被提供给运算放大器501的正(+)输入端子，并且第一控制电压VCON1可以被提供给运算放大器501的负(-)输入端子，但是不限于此。可以响应于用于指定对要提供给AP 200的功率域的驱动电压电平加以指示的驱动模式的命令而由控制逻辑电路113提供第一控制电压VCON1。参考电压产生器411可以基于电源电压VDD来产生跟随第一控制电压VCON1的电压电平的第一参考电压VREF1，但是不限于此。
尽管已参考图5描述了参考电压产生器411的结构，但是其他参考电压产生器413、415、421、423和425可以具有与参考电压产生器411基本相同的结构，或者可以具有与参考电压产生器411不同的结构。然而，与第一控制电压VCON1的电压电平不同的电压电平的控制电压可以被提供给参考电压产生器413、415、421、423和425中的运算放大器501的负(-)输入端子。多个参考电压产生器413、415、421、423和425可以基于电源电压VDD分别产生跟随对应的控制电压电平的多个参考电压VREF2、VREF3、VREFa、VREFb和VREFc，但是不限于此。
图6A和图6B分别是根据一些示例实施例的图4的调节器412的框图和时序图。图6A是调节器412(例如，脉冲宽度调制(PWM)直流(DC)-DC转换器等)的框图，并且图6B是图6A的调节器412的操作的时序图，但是示例实施例不限于此。
参考图6A，调节器412可以包括分压器610、误差放大器620、比较器630、时钟产生器640、时序逻辑器件650(例如，时序逻辑电路等)、开关块660、电感器L和/或输出电容器C等，但是示例实施例不限于此。根据一些示例实施例，时序逻辑器件650可以是能够控制开关的任何处理电路(例如，硬件、逻辑电路、处理器等)、硬件/软件组合(例如，执行软件和/或执行任何指令集的至少一个处理器核等)、或者其组合。例如，处理电路更具体地可以包括但不限于现场可编程门阵列(FPGA)、可编程逻辑单元、专用集成电路(ASIC)等。如下所述，调节器412可以被配置为改变用于导通开关块660的开关SW1和SW2的占空比，从而将电感器L与电池电源VBAT交替连接和断开，并且被配置为根据存储能量并释放能量的电感器L来输出比电池电源VBAT低的输出电压VOUT1，但是示例实施例不限于此。
分压器610可以包括例如第一电阻器R1和第二电阻器R2，该第一电阻器R1和第二电阻器R2串联连接在输出节点(664)线与地电压(VSS)线之间并输出反馈电压VFB，但是不限于此。第一电阻器R1和第二电阻器R2的电阻值可以相同或可以不相同。反馈电压VFB被输出到与第一电阻器R1和第二电阻器R2连接的节点(612)线，并且被发送到误差放大器620的反相输入端子(-)，但是示例实施例不限于此。分压器610可以通过将输出电压VOUT1进行分压等来提供成比例地低的反馈电压VFB。
误差放大器620可以通过放大反馈电压VFB与第一参考电压VREF1之间的电压差来输出误差信号ERR。第一参考电压VREF1可以由(图5的)参考电压产生器411产生，从而具有特定和/或期望的电压电平(例如，第一控制电压VCON1的电平)，并且被提供给误差放大器620的非反相输入端子(+)，但是示例实施例不限于此。例如，当反馈电压VFB高于第一参考电压VREF1时，误差信号ERR的电压电平可以根据反馈电压VFB与第一参考电压VREF1之间的电压差而降低。当反馈电压VFB低于第一参考电压VREF1时，误差信号ERR的电压电平可以根据反馈电压VFB与第一参考电压VREF1之间的电压差而升高。
比较器630可以通过其非反相输入端子(+)接收误差信号ERR，并且通过其反相输入端子(-)将误差信号ERR与斜坡信号RAMP进行比较，从而产生PWM信号。斜坡信号RAMP具有三角波形，并且可以从时钟产生器640提供，但是示例实施例不限于此。当误差信号ERR高于斜坡信号RAMP时，比较器630可以产生具有逻辑高状态的PWM信号。当误差信号ERR低于斜坡信号RAMP时，PWM信号可以具有逻辑低状态。然而，示例实施例不限于此。
时钟产生器640可以产生要提供给时序逻辑电路650等的斜坡信号RAMP和时钟信号CLOCK。根据本发明构思的至少一个示例实施例，时钟产生器640可以根据从AP 200提供的动态电压频率缩放(DVFS)策略来随机地改变时钟信号CLOCK的周期(或者频率)，但是不限于此。
时序逻辑电路650可以接收PWM信号和时钟信号CLOCK，并且提供串联控制信号SC1和并联控制信号SC2，使得开关块660的串联开关SW1和并联开关SW2排他地起作用。也就是说，时序逻辑电路650可以在串联开关SW1导通时关断并联开关SW2，并且在串联开关SW1关断时导通并联开关SW2。时序逻辑电路650可以通过使用串联控制信号SC1和并联控制信号SC2来控制串联开关SW1和并联开关SW2的相对时序。
开关块660可以包括多个驱动器放大器661和662以及多个串联开关SW1和并联开关SW2，所述串联开关SW1和并联开关SW2串联连接在电池电源(VBAT)线与地电压(VSS)线之间，但是不限于此。电感器L可以连接在与串联开关SW1和并联开关SW2连接的开关节点(663)线与输出节点(664)线之间，并且输出电容器C可以连接在输出节点(664)线与地电压(VSS)线之间，但是示例实施例不限于此。
串联开关SW1和并联开关SW2可以由较大(和/或物理上相对较大)的开关晶体管实现，但是示例实施例不限于此。从时序逻辑电路650提供的串联控制信号SC1和并联控制信号SC2可以在用于控制串联开关SW1和并联开关SW2之前被放大。根据至少一个示例实施例，驱动器放大器661和662可以包括级联的反相器，每个反相器可以大于前一级的反相器，并且最后一级的反相器可以被设计为足够大，从而以驱动尺寸为几毫米的串联开关SW1和并联开关SW2的电容，但是示例实施例不限于此。
在PWM操作的每个开关周期操作期间，在串联开关SW1导通且并联开关SW2关断的时段中，可以将电力从电池电源VBAT发送到开关节点663，并且电感器L的电流可能会增加等。在串联开关SW1关断且并联开关SW2导通的时段中，电感器L的电流可能会减小等。通过PWM操作，在电感器L中累积的能量可以被充电到输出电容器C以产生输出电压VOUT1，但是示例实施例不限于此。
参考图6B，根据至少一个示例实施例，在时间点t1，时钟信号CLOCK变为高脉冲，并且斜坡信号RAMP可以下降到比误差信号ERR的电平(例如，期望的电平和/或阈值电平)低的低电平。在斜坡信号RAMP下降期间，斜坡信号RAMP的电平可以与误差信号ERR的电平相交，并且从比较器630输出的PWM信号可以转变为逻辑高状态。
在时间点t2，根据至少一个示例实施例，时钟信号CLOCK从高转变为低，并且斜坡信号RAMP可以开始斜升。大约在时间点t2，串联开关SW1可以导通，并且可以将电力从电池电源VBAT发送到开关节点663，使得开关节点663的电压VSW变高等。
在时间点t3，斜坡信号RAMP的电平与误差信号ERR的电平(例如，期望的电平和/或阈值电平)相交，并且PWM信号可以从高转变为低。大约从时间点t3到时间点4，并联开关SW2可以导通，并且电感器L的电流可以减小，使得开关节点663的电压VSW变低等。
在本文中，根据至少一个示例实施例，在PWM操作的每个开关周期TSW期间，死区时间可以介于串联开关SW1导通的时段TSW1与并联开关SW2导通的时段TSW2之间，从而不会同时将串联开关SW1和并联开关SW2导通。死区时间可以被设置为减少和/或防止由于电流直接从电池电源VBAT流向地电压VSS而导致的过高功耗，并且减少和/或防止由于过高功耗而可能会发生的可能的可靠性损降。
根据PWM操作的开关周期TSW，可以通过电感器L和输出电容器C来平滑开关节点(663)线的电压VSW以输出具有目标电平的输出电压VOUT1，开关节点(663)线的电压VSW根据串联开关SW1和并联开关SW2的导通状态和关断状态而反复地增大和减小。可以配置将输出电压VOUT1的平均电压值VOUT<avg>输出为低于电池电源VBAT的电压电平并将输出电压VOUT1的平均电压值VOUT<avg>输出为输出电压VOUT1的目标电平，但是示例实施例不限于此。
尽管已参考图6A和图6B描述了调节器412的结构和操作，但是其他调节器414、416、422、424和426也可以具有与调节器412相同的结构和操作，或者可以具有不同的结构。然而，根据至少一个示例实施例，在调节器414、416、422、424和426中，可以将对应的参考电压VREF2、VREF3、VREFa、VREFb和VREFc提供给误差放大器620的非反相输入端子(+)，并且可以分别将输出电压VOUT2、VOUT3、VOUTa、VOUTb和VOUTc输出，但是示例实施例不限于此。
图7是根据至少一个示例实施例的图4的PMIC系统100的时序行为的示图。图7示出了在响应于主PMIC 110的上电触发而执行PMIC系统100的上电序列之前检查第一子PMIC120的参考电压产生器421、423和425的状态的方案，但是示例实施例不限于此。
参考图4和图7，在时间点T1之前，在主PMIC 110中，第三启用信号M_S_EN具有逻辑高电平，并且参考电压启用信号M_REF_EN和第二启用信号L_EN具有逻辑低电平，但是不限于此。NMOS晶体管MN1通过逻辑高电平的第三启用信号M_S_EN而导通，因此功率状态信号PSTATUS具有逻辑低电平。在第一子PMIC 120中，状态启用信号S1_S_EN、参考电压启用信号S1_REF_EN和参考电压确认信号S1_REF_OK具有逻辑低电平。功率状态信号PSTATUS被解除声明为逻辑低电平。
在时间点T1，主PMIC 110可以被触发为导通。
在时间点T2，主PMIC 110可以产生具有逻辑低电平的第三启用信号M_S_EN，并且产生具有逻辑高电平的参考电压启用信号M_REF_EN和第二启用信号L_EN，但是示例实施例不限于此。通过逻辑高电平的第二启用信号L_EN，可以通过第二电阻器RL和第二开关SWL将电力从电池电源VBAT发送到第一连接节点(118)线，使得第一连接节点(118)线变为逻辑高电平。第一连接节点(118)线的逻辑高电平通过功率状态信号(PSTATUS)线等被发送到第一子PMIC 120的第一引脚125。
在时间点T3，在第一子PMIC 120中，可以通过缓冲器BUF2将第一引脚125接收到的逻辑高电平作为状态输入信号S1_S_IN输出，并且将该逻辑高电平提供给控制逻辑电路123等。控制逻辑电路123可以基于具有逻辑高电平的状态输入信号S1_S_IN来产生处于逻辑高电平的状态启用信号S1_S_EN和参考电压启用信号S1_REF_EN。NMOS晶体管MN2可以通过具有逻辑高电平的状态启用信号S1_S_EN而导通，使得第一连接节点(128)线变为逻辑低电平。第一连接节点(128)线的逻辑低电平被发送到功率状态信号(PSTATUS)线，使得功率状态信号(PSTATUS)线具有逻辑低电平。第一子PMIC120可以等待参考电压确认信号S1_REF_OK，但是不限于此。
在时间点T4，在第一子PMIC 120中，当多个参考电压产生器421、423和425响应于具有逻辑高电平的参考电压启用信号S1_REF_EN而处于就绪状态时，功率转换器124可以产生具有逻辑高电平的参考电压确认信号S1_REF_OK并将所产生的参考电压确认信号S1_REF_OK提供给控制逻辑电路123。控制逻辑电路123可以基于具有逻辑高电平的参考电压确认信号S1_REF_OK来产生具有逻辑低电平的状态启用信号S1_S_EN。可以基于具有逻辑低电平的状态启用信号S1_S_EN来关断NMOS晶体管MN2。
在时间点T4，主PMIC 110保持逻辑低电平的第三启用信号M_S_EN和逻辑高电平的第二启用信号L_EN，但是示例实施例不限于此。因此，基于具有逻辑高电平的第二启用信号L_EN，可以通过第二电阻器RL和第二开关SWL将电力从电池电源VBAT发送到第一连接节点(118)线，使得第一连接节点(118)线变为逻辑高电平。第一连接节点(118)线的逻辑高电平被发送到功率状态信号(PSTATUS)线，并且功率状态信号PSTATUS具有逻辑高电平，但是示例实施例不限于此。
作为主PMIC 110和第一子PMIC 120的操作结果，在功率状态信号(PSTATUS)线上示出了接口电平701，该接口电平701具有脉冲信号、然后从逻辑低电平被触发为逻辑高电平，其中该脉冲信号具有斜坡前沿和后沿，但是示例实施例不限于此。功率状态信号PSTATUS的接口电平701由主PMIC 110和第一子PMIC 120进行观察(和/或检测、接收等)，并且可以声明第一子PMIC 120的多个参考电压产生器421、423和425处于就绪状态。因此，主PMIC 110可以通过功率状态信号PSTATUS的接口电平701来确认第一子PMIC 120的多个参考电压产生器421、423和425处于就绪状态。在确认第一子PMIC 120的多个参考电压产生器421、423和425处于就绪状态之后，主PMIC 110可以执行上电序列。然而，示例实施例不限于此。
图8是根据至少一个示例实施例的图4的PMIC系统100的时序行为的时序图。图8示出了响应于主PMIC 110的断电触发而执行PMIC系统100的功率序列的方案，但是示例实施例不限于此。
参考图4和图8，在时间点T1之前，PMIC系统100导通，功率状态信号PSTATUS具有逻辑高电平，主PMIC 110和第一子PMIC 120已完全完成上电序列，并且功率序列控制信号PIF被解除声明为逻辑低电平，但是示例实施例不限于此。在主PMIC 110中，第三启用信号M_S_EN具有逻辑低电平。
在时间点T1，主PMIC 110可以被触发为断电。
在时间点T2，主PMIC 110可以产生具有逻辑高电平的第三启用信号M_S_EN，并且可以基于具有逻辑高电平的第三启用信号M_S_EN来导通NMOS晶体管MN1，使得第一连接节点(118)线变为逻辑低电平。第一连接节点(118)线的逻辑低电平通过功率状态信号(PSTATUS)线等被发送到第一子PMIC 120的第一引脚125。主PMIC 110可以响应于断电触发来执行主PMIC 110的断电序列，但是示例实施例不限于此。例如，主PMIC 110可以控制到AP200的功率域组G1的断电序列等。
从时间点T2到时间点T3，主PMIC 110的控制逻辑电路113可以产生指示发送功率序列控制信号PIF的前导码信号，并且将所产生的前导码信号提供给第二连接节点(119)线。可以通过使用双相曼彻斯特代码方案将前导码信号设置为例如在比特持续时间的中间具有极性改变的比特码，例如“11”，但是示例实施例不限于此。第二连接节点(119)线上的功率序列控制信号PIF的前导码信号通过功率序列控制信号(PIF)线等被发送到第一子PMIC 120的第二引脚126、第二连接节点(129)线和控制逻辑电路123。第一子PMIC 120可以等待断电序列。
在时间点T3，主PMIC 110可以产生每隔期望和/或特定的时间触发的功率序列控制信号PIF，并且将所产生的功率序列控制信号PIF提供给第一子PMIC 120。功率序列控制信号PIF可以被设置为每隔特定时间(例如，2μs等)被触发，以在主PMIC 110与第一子PMIC120之间进行时钟校准，但是示例实施例不限于此。
时间点T4指示从时间点T2起功率状态信号PSTATUS具有逻辑低电平的时段在特定时间TO(例如，15μs)超时，但是不限于此。在功率序列控制信号(PIF)线上示出了功率序列控制信号PIF的接口电平801，功率序列控制信号PIF是作为前导码信号以及在功率状态信号PSTATUS的超时时间TO期间每隔期望和/或特定的时间触发的信号而发信号通知的。功率序列控制信号PIF的接口电平801由第一子PMIC 120进行观察(和/或检测、接收等)，并且可以声明第一子PMIC 120的时钟校准。在时间点T4，第一子PMIC 120可以确认功率状态信号PSTATUS的超时时间段TO已经过(和/或期满)，并且控制到AP 200的功率域组Ga的断电序列，但是示例实施例不限于此。
图9是根据至少一个示例实施例的图4的PMIC系统100的时序行为的示图。图9示出了响应于第一子PMIC 120的断电触发而执行PMIC系统100的功率序列的方案，但是示例实施例不限于此。
参考图4和图9，在时间点T1之前，PMIC系统100导通，功率状态信号PSTATUS具有逻辑高电平，主PMIC 110和第一子PMIC 120已完全完成上电序列，并且功率序列控制信号PIF被解除声明为逻辑低电平，但是示例实施例不限于此。主PMIC 110的第三启用信号M_S_EN具有逻辑低电平，并且第一子PMIC 120的状态启用信号S1_S_EN具有逻辑低电平。
在时间点T1，主PMIC 110可以被触发为断电。
在时间点T2，第一子PMIC 120可以产生具有逻辑高电平的状态启用信号S1_S_EN，并且可以基于具有逻辑高电平的状态启用信号S1_S_EN来导通NMOS晶体管MN2，使得第一连接节点(128)线变为逻辑低电平，但是不限于此。第一连接节点(128)线的逻辑低电平通过功率状态信号(PSTATUS)线被发送到主PMIC 110的第一引脚115。功率状态信号PSTATUS具有逻辑低电平。
时间点T3早于从时间点T2起具有逻辑低电平的功率状态信号PSTATUS超时的时间。换言之，时间点T2与时间点T3之间的间隔可以被设置为比超时时间段TO(例如，15μs等)小的时间。
在时间点T3，第一子PMIC 120可以产生逻辑低电平的状态启用信号S1_S_EN。主PMIC 110保持逻辑高电平的功率状态信号PSTATUS。也就是说，在主PMIC 110中，通过逻辑高电平的第二启用信号L_EN，可以通过第二电阻器RL和第二开关SWL将电力从电池电源VBAT发送到第一连接节点(118)线，使得第一连接节点(118)线和功率状态信号(PSTATUS)线变为逻辑高电平，但是示例实施例不限于此。
在时间点T4，在主PMIC 110中，通过缓冲器BUF1将通过第一引脚115接收的功率状态信号PSTATUS作为状态输入信号M_S_IN输出，该功率状态信号PSTATUS在小于超时时间TO的时间期间具有脉冲信号，该脉冲信号具有后沿和斜坡前沿，并且可以将状态输入信号M_S_IN提供给控制逻辑电路113，但是示例实施例不限于此。控制逻辑电路113可以基于状态输入信号M_S_IN来产生具有逻辑高电平的第三启用信号M_S_EN。在主PMIC 110中，可以通过逻辑高电平的第三启用信号M_S_EN来导通NMOS晶体管MN1，使得第一连接节点(118)线和功率状态信号(PSTATUS)线变为逻辑低电平，但是示例实施例不限于此。
在本文中，作为主PMIC 110和第一子PMIC 120的操作结果，在功率状态信号(PSTATUS)线上示出了在比超时时间段TO小的时间期间具有脉冲信号的接口电平901，该脉冲信号具有后沿和斜坡前沿，但不限于此。功率状态信号PSTATUS的接口电平901由主PMIC110以及第一子PMIC 120和第二子PMIC 130进行观察(和/或检测、接收等)，并且主PMIC110可以基于功率状态信号PSTATUS的接口电平901来执行断电序列。例如，主PMIC 110可以控制到AP 200的功率域组G1的断电序列，但是不限于此。
从时间点T4到时间点T5，如参考图8所描述的，主PMIC 110可以产生功率序列控制信号PIF作为前导码信号以及在功率状态信号PSTATUS的超时时间TO期间每隔期望和/或特定的时间触发的信号。功率序列控制信号PIF的接口电平901由第一子PMIC 120进行观察(和/或检测、接收等)，并且可以声明第一子PMIC 120的时钟校准。在时间点T5，第一子PMIC120可以确认功率状态信号PSTATUS的超时时间段TO已经过(和/或期满)，并且控制到AP200的功率域组Ga的断电序列，但是示例实施例不限于此。
图10是根据至少一个示例实施例的图4的PMIC系统100的时序行为的示图。图10示出了响应于第一子PMIC 120观察到(和/或检测到、接收到等)的关闭事件来执行PMIC系统100的功率序列的方案，但是示例实施例是不限于此。
参考图4和图10，在时间点T1之前，PMIC系统100导通，功率状态信号PSTATUS具有逻辑高电平，并且主PMIC 110和第一子PMIC120已完全完成上电序列，但是不限于此。在第一子PMIC120中，上电复位信号S1_POR_RESET具有逻辑高电平。
在时间点T1，在第一子PMIC 120中，上电复位信号S1_POR_RESET可以通过关闭事件而被触发为逻辑低电平，但是不限于此。
在时间点T2，第一子PMIC 120可以产生具有逻辑高电平的状态启用信号S1_S_EN，并且可以通过具有逻辑高电平的状态启用信号S1_S_EN来导通NMOS晶体管MN2，使得第一连接节点(128)线变为逻辑低电平。第一连接节点128的逻辑低电平通过功率状态信号(PSTATUS)线被发送到主PMIC 110的第一引脚115。另外，第一子PMIC 120可以响应于逻辑低电平的上电复位信号S1_POR_RESET而关断，但是不限于此。
时间点T3指示时间点T2的逻辑低电平的功率状态信号PSTATUS经过了超时时间段TO(和/或期满)。在时间点T3，主PMIC 110可以确认功率状态信号PSTATUS的超时时间段TO已经过(和/或期满)，并且可以关断主PMIC 110。
图11是根据至少一个示例实施例的图4的PMIC系统100的时序行为的示图。图11示出了响应于主PMIC 110观察到(和/或检测到、接收到等)的关闭事件来执行PMIC系统100的功率序列的方案。
参考图4和图11，在时间点T1之前，PMIC系统100导通，功率状态信号PSTATUS具有逻辑高电平，并且主PMIC 110和第一子PMIC 120已完全完成上电序列，但是示例实施例不限于此。在主PMIC 110中，上电复位信号M_POR_RESET具有逻辑高电平。
在时间点T1，在主PMIC 110中，上电复位信号M_POR_RESET可以通过关闭事件而被触发为逻辑低电平。
在时间点T2，主PMIC 110可以产生逻辑高电平的第三启用信号M_S_EN，并且可以基于具有逻辑高电平的第三启用信号M_S_EN来导通NMOS晶体管MN1，使得第一连接节点(118)线变为逻辑低电平。第一连接节点118的逻辑低电平通过功率状态信号(PSTATUS)线发送到第一子PMIC 120的第一引脚125。另外，主PMIC 110可以响应于具有逻辑低电平的上电复位信号M_POR_RESET而关断，但是不限于此。
时间点T3指示时间点T2的逻辑低电平的功率状态信号PSTATUS经过了超时时间段TO。在时间点T3，第一子PMIC 120可以确认功率状态信号PSTATUS的超时时间段TO已经过(和/或到期)，并且可以关断第一子PMIC 120。
图12示出了根据本发明构思的一些示例实施例的PMIC系统中的设备间信号通知的示图。图12中的(a)至(e)示出了与图1的PMIC系统100的功率序列控制信号PIF相关联的信号通知，但是示例实施例不限于此。
参考图12中的(a)，可以通过双相曼彻斯特代码方案对功率序列控制信号PIF进行信号通知，但是不限于此。根据双相曼彻斯特代码方案，当在比特持续时间bd的中间没有极性变化时，将比特码指示为例如“0”等，并且当存在极性变化时，将比特码指示为例如“1”，但是示例实施例不限于此。
参考图12中的(b)，功率序列控制信号PIF可以声明PMIC系统100中的第一子PMIC120和第二子PMIC 130的ID检查。功率序列控制信号PIF可以包括至少两个前导码比特、一个开始比特、三个芯片ID比特、一个校验比特和一个停止比特。在至少一个示例实施例中，第一子PMIC 120和第二子PMIC 130之一的特定芯片ID比特可以是例如“000”，并且校验比特可以是基数校验等。
参考图12中的(c)，功率序列控制信号PIF可以声明上电序列的开始。功率序列控制信号PIF可以包括两个前导码比特、一个开始比特、三个上电序列命令比特、一个校验比特和一个停止比特等，但是不限于此。在至少一个示例实施例中，特定的上电序列命令比特可以是例如“111”，并且校验比特可以是奇数校验等。
参考图12中的(d)，功率序列控制信号PIF可以声明PMIC系统100的时钟同步(或者校准)。可以将功率序列控制信号PIF作为两比特前导码信号和每隔期望和/或特定的时间触发的信号而发信号通知，但是示例实施例不限于此。
参考图12中的(e)，功率序列控制信号PIF可以声明PMIC系统100的上电序列和/或断电序列的触发点。可以通过使用频移键控来对功率序列控制信号PIF进行频移，但是示例实施例不限于此，并且可以使用其他键控方案。功率序列控制信号PIF的频移时间点1201的识别对于计数器的计数操作可以是主导的(和/或引起计数器的计数操作)。通过在PMIC系统100中以AP 200的功率域为单位或以功率域组为单位顺序地执行上电或断电序列，根据上电或断电序列来产生从主PMIC 110和第一子PMIC 120输出的多个输出电压VOUT1、VOUT2、VOUT3、VOUTa、VOUTb和VOUTc等。在这种情况下，可以与对应于计数值的顺序相对应地(和/或基于对应于计数值的顺序)设置多个输出电压VOUT1、VOUT2、VOUT3、VOUTa、VOUTb和VOUTc等的产生顺序。因此，功率序列控制信号PIF的频移时间点1201可以指示上电或断电序列的触发点。
图13是根据本发明构思的至少一个示例实施例的由PMIC系统100通过设备间信号通知执行的上电序列的时序图。
参考图13，在时间点Ta与时间点Tb之间，PMIC系统100可以执行检查主PMIC 110和第一子PMIC 120的功率就绪状态的操作，这已参考图3进行了描述，但是示例实施例不限于此。在时间点Tb与时间点Tc之间，主PMIC 110可以再次执行检查第一子PMIC 120的功率就绪状态的操作，但是示例实施例不限于此。因此，功率状态信号PSTATUS的接口电平301由主PMIC 110和第一子PMIC 120进行观察(和/或检测、接收等)，并且可以向主PMIC 110声明第一子PMIC 120处于功率就绪状态。
在时间点Tc与时间点Td之间，PMIC系统100可以执行以下操作：在响应于主PMIC110的上电触发而执行PMIC系统的上电序列之前，检查第一子PMIC 120的多个参考电压产生器421、423和425的状态，这已参考图7进行了描述。因此，功率状态信号PSTATUS的接口电平701由主PMIC 110和第一子PMIC 120进行观察(和/或检测、接收等)，并且可以向主PMIC110声明第一子PMIC 120的多个参考电压产生器421、423和425处于就绪状态。
在时间点Td与时间点Te之间，PMIC系统100可以向主PMIC 110声明第一子PMIC120的ID检查(这已参考图12中的(b)进行了描述)，并且主PMIC 110可以通过使用电源状态信号PSTATUS的接口电平1301来对第一子PMIC 120的ID检查进行响应。
在时间点Te与时间点Tf之间，PMIC系统100可以通过使用功率序列控制信号PIF来声明上电序列的开始，这已参考图12中的(c)进行了描述。
在时间点Tf，PMIC系统100可以执行上电序列，在该上电序列中，主PMIC 110和第一子PMIC 120的功率转换器114和124产生多个输出电压VOUT1、VOUT2、VOUT3、VOUTa、VOUTb和VOUTc等。PMIC系统100可以以AP 200的功率域为单位或以AP 200的功率域组为单位控制上电序列，但是不限于此。
图14是根据本发明构思的至少一个示例实施例的由PMIC系统100通过设备间信号通知执行的断电序列的时序图。图14中的PMIC系统100可以执行以下操作：响应于主PMIC110的断电触发，执行PMIC系统100的功率序列，这已参考图8进行了描述，但是示例实施例不限于此。
参考图14，在时间点Ta，主PMIC 110响应于断电触发而被触发为断电，并且可以通过从AP 200的功率域组G1开始以功率域组G2、G3、G4、G5和G6的顺序执行阻止供电的断电序列，但是示例实施例不限于此，并且例如可以使用执行断电序列的其他顺序和/或可以同时、随机地等使功率域组断电。
在时间点Ta与时间点Tb之间，主PMIC 110可以通过使用功率序列控制信号PIF来向第一子PMIC 120声明时钟同步(或校准)，其中功率序列控制信号PIF是作为前导码信号以及在功率状态信号PSTATUS的超时时间TO期间每隔期望和/或特定的时间触发的信号而发信号通知的。
在时间点Tb，第一子PMIC 120可以接收功率序列控制信号PIF，并且确认功率状态信号PSTATUS的超时时间段TO已经过(和/或期满)，从而阻止向AP200的功率域组Ga供电。
在时间点Tc，PMIC系统100可以通过使用功率序列控制信号PIF的频移时间点1201来声明第一子PMIC 120的断电序列触发点，这已参考图12中的(e)进行了描述，但是示例实施例不限于此。第一子PMIC 120可以响应于功率序列控制信号PIF的断电序列触发点而阻止向AP 200的功率域组Gb供电。以与上述方式相同的方式，在时间点Td、Te和Tf，第一子PMIC 120可以响应于功率序列控制信号PIF的断电序列触发点而以AP 200的功率域组Gc、Gd和Ge的顺序阻止供电。
尽管已参考本发明构思的示例实施例具体示出和描述了本发明构思的各种示例实施例，但是将理解的是，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (19)

1.一种功率管理集成电路PMIC系统，包括：
主PMIC；以及
至少一个子PMIC，被配置为通过第一信号线和第二信号线与所述主PMIC通信，
所述第一信号线使用单个双向信号通知方案，并且所述第二信号线使用单个单向信号通知方案，
所述主PMIC被配置为在所述第一信号线上将功率状态信号发送到所述至少一个子PMIC，
所述至少一个子PMIC还被配置为基于所述功率状态信号来执行与功率状态信息和功率序列相关联的操作，并且
所述主PMIC还被配置为使用在所述第二信号线上发送到所述至少一个子PMIC的功率序列控制信号来控制所述至少一个子PMIC的所述功率序列。
2.根据权利要求1所述的PMIC系统，其中，所述主PMIC包括：
第一通信接口，包括连接到所述第一信号线的第一引脚和连接到所述第二信号线的第二引脚；
第一处理电路，被配置为控制所述第一通信接口；以及
第一功率转换器，被配置为基于通过所述第一通信接口提供的所述功率状态信号和所述功率序列控制信号来产生多个第一输出电压。
3.根据权利要求2所述的PMIC系统，其中，所述第一通信接口包括：
第一电阻器和第一开关，串联连接在电池电源线与连接到所述第一引脚的第一连接节点线之间；
第二电阻器和第二开关，串联连接在所述电池电源线与所述第一连接节点线之间；
第一n沟道金属氧化物半导体NMOS晶体管，连接在所述第一连接节点线与地电压线之间；以及
第一缓冲器，连接到所述一连接节点线，所述第一缓冲器被配置为输出状态输入信号。
4.根据权利要求3所述的PMIC系统，其中，所述第一处理电路还被配置为：
从所述第一缓冲器接收所述状态输入信号；以及
基于所述状态输入信号来产生第一启用信号至第三启用信号，
其中，所述第一开关被配置为由所述第一启用信号控制，
所述第二开关被配置为由所述第二启用信号控制，并且
所述第三启用信号被施加到所述第一NMOS晶体管的栅极。
5.根据权利要求2所述的PMIC系统，其中，所述第一功率转换器包括：
多个参考电压产生器，被配置为响应于从所述第一处理电路接收的多个控制电压而产生多个参考电压；以及
多个调节器，被配置为接收外部电源电压，并且基于所述多个参考电压来产生所述多个第一输出电压，所述第一输出电压中的每一个具有相关联的目标电平。
6.根据权利要求1所述的PMIC系统，其中，所述至少一个子PMIC包括：
第二通信接口，包括第一引脚和第二引脚，所述第一引脚连接到所述第一信号线，所述第二引脚连接到所述第二信号线；
第二处理电路，被配置为控制所述第二通信接口；以及
第二功率转换器，被配置为基于通过所述第二通信接口提供的所述功率状态信号和所述功率序列控制信号来产生多个第二输出电压。
7.根据权利要求6所述的PMIC系统，其中，所述第二通信接口包括：
第二n沟道金属氧化物半导体NMOS晶体管，连接在与所述第一引脚连接的第一连接节点线与地电压线之间，所述第二NMOS晶体管被配置为接收状态启用信号；以及
第二缓冲器，被配置为从所述第一连接节点线接收输入，并且输出状态输入信号。
8.根据权利要求7所述的PMIC系统，其中，所述第二处理电路还被配置为：
接收所述状态输入信号；以及
基于所述状态输入信号来产生所述状态启用信号。
9.根据权利要求6所述的PMIC系统，其中，所述第二功率转换器包括：
多个参考电压产生器，被配置为响应于由所述第二处理电路提供的多个控制电压而产生多个参考电压；以及
多个调节器，被配置为接收外部电源电压，并且基于所述多个参考电压来产生具有目标电平的所述多个第二输出电压。
10.根据权利要求1所述的PMIC系统，其中，所述主PMIC还被配置为：
响应于所述主PMIC和所述至少一个子PMIC中的任何一个检测到的上电复位、上电触发、断电触发或关闭事件，基于所述主PMIC和所述至少一个子PMIC的操作结果来产生与多个接口电平之一相对应的所述功率状态信号；以及
基于与所述功率状态信号的所述接口电平相关联的双相曼彻斯特代码方案来产生所述功率序列控制信号。
11.一种用于在多个功率管理集成电路PMIC之间进行信号通知的装置，所述装置包括：
至少一个应用处理器，包括多个功率域；以及
所述多个PMIC，被配置为与所述多个功率域的功率序列相关联地产生多个输出电压，并且通过电压轨将所述多个输出电压提供给所述多个功率域，
所述多个PMIC包括：主PMIC以及至少一个子PMIC，所述主PMIC被配置为通过系统接口与所述至少一个应用处理器进行通信；并且
所述至少一个子PMIC被配置为通过连接到第一信号线和第二信号线的通信接口与所述主PMIC进行通信，所述第一信号线使用单个双向信号通知方案，并且所述第二信号线使用单个单向信号通知方案，
所述主PMIC还被配置为在所述第一信号线上与所述至少一个子PMIC交换功率状态信息和功率状态信号，
所述至少一个子PMIC还被配置为基于所述功率状态信息来执行与所述功率状态信息和功率序列相关联的操作，并且
所述主PMIC还被配置为基于在所述第二信号线上发送到所述至少一个子PMIC的功率序列控制信号来控制所述至少一个子PMIC的功率序列。
12.根据权利要求11所述的装置，其中，所述主PMIC包括：
第一通信接口，包括连接到所述第一信号线的第一引脚和连接到所述第二信号线的第二引脚；
第一处理电路，被配置为控制所述第一通信接口；以及
第一功率转换器，被配置为基于通过所述第一通信接口提供的所述功率状态信号和所述功率序列控制信号来产生多个第一输出电压。
13.根据权利要求12所述的装置，其中，所述第一通信接口包括：
第一电阻器和第一开关，串联连接在电池电源线与连接到所述第一引脚的第一连接节点线之间；
第二电阻器和第二开关，串联连接在所述电池电源线与所述第一连接节点线之间；
第一n沟道金属氧化物半导体NMOS晶体管，连接在所述第一连接节点线与地电压线之间；以及
第一缓冲器，连接到所述一连接节点线，所述第一缓冲器被配置为输出状态输入信号；
其中，所述第一处理电路还被配置为接收所述状态输入信号，并且基于所述状态输入信号来产生第一启用信号至第三启用信号，并且
其中，所述第一开关由所述第一启用信号控制，所述第二开关由所述第二启用信号控制，并且所述第三启用信号被施加到所述第一NMOS晶体管的栅极。
14.根据权利要求12所述的装置，其中，所述第一功率转换器包括：
多个参考电压产生器，被配置为响应于从所述第一处理电路接收的多个控制电压而产生多个参考电压；以及
多个调节器，被配置为接收外部电源电压，并且基于所述多个参考电压来产生所述多个第一输出电压，所述第一输出电压中的每一个具有相关联的目标电平。
15.根据权利要求11所述的装置，其中，所述至少一个子PMIC包括：
第二通信接口，包括连接到所述第一信号线的第一引脚和连接到所述第二信号线的第二引脚；
第二处理电路，被配置为控制所述第二通信接口；以及
第二功率转换器，被配置为基于通过所述第二通信接口提供的所述功率状态信号和所述功率序列控制信号来产生多个第二输出电压。
16.根据权利要求15所述的装置，其中，所述第二通信接口包括：
第二n沟道金属氧化物半导体NMOS晶体管，连接在与所述第一引脚相连的第一连接节点线与地电压线之间，所述第二NMOS晶体管被配置为接收状态启用信号；以及
第二缓冲器，具有连接到所述第一连接节点线的输入端、以及通过其输出状态输入信号的输出端，并且
所述第二处理电路还被配置为接收所述状态输入信号，并基于所述状态输入信号来产生所述状态启用信号。
17.根据权利要求15所述的装置，其中，所述第二功率转换器包括：
多个参考电压产生器，被配置为响应于从所述第二处理电路接收的多个控制电压而产生多个参考电压；以及
多个调节器，被配置为接收外部电源电压，并且基于所述多个参考电压来产生具有目标电平的所述多个第二输出电压。
18.根据权利要求11所述的装置，其中，所述主PMIC还被配置为：
响应于所述主PMIC和所述至少一个子PMIC中的任何一个检测到的上电复位、上电触发、断电触发或关闭事件，基于所述主PMIC和所述至少一个子PMIC的操作结果来产生与多个接口电平之一相对应的所述功率状态信号。
19.根据权利要求18所述的装置，其中，所述主PMIC还被配置为：使用与所述功率状态信号的所述接口电平相对应的双相曼彻斯特代码方案，将所述功率序列控制信号发送到所述至少一个子PMIC。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114967903A (zh) * 2022-07-26 2022-08-30 南京芯驰半导体科技有限公司 电源管理方法、系统、电子设备及储存介质

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DK180754B1 (en) 2018-05-25 2022-02-24 Kk Wind Solutions As Wind turbine converter with integrated battery storage
KR20210111073A (ko) * 2020-03-02 2021-09-10 삼성전자주식회사 듀얼 핀 인터페이스를 갖는 멀티플 전력 관리 집적 회로들 및 장치
US11374486B2 (en) * 2020-09-29 2022-06-28 Monolithic Power Systems, Inc. Power supply with flexible control and the method thereof
US11481280B2 (en) * 2021-02-11 2022-10-25 Nxp Usa, Inc. MCU-independent primary-secondary PMIC sequencing and centralized fault management
JP2022144020A (ja) * 2021-03-18 2022-10-03 ローム株式会社 電源システム
KR20230013732A (ko) * 2021-07-19 2023-01-27 삼성전자주식회사 복수의 전력 관리 집적 회로들을 포함하는 전자 장치 및 그것의 동작 방법
CN114237378B (zh) * 2022-02-24 2022-07-12 荣耀终端有限公司 电子设备
WO2024050330A1 (en) * 2022-08-31 2024-03-07 Qualcomm Incorporated Power management integrated circuit (pmic) power supply monitoring without external monitoring circuitry

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7793005B1 (en) * 2003-04-11 2010-09-07 Zilker Labs, Inc. Power management system using a multi-master multi-slave bus and multi-function point-of-load regulators
US8286014B2 (en) 2008-03-25 2012-10-09 Intel Corporation Power management for a system on a chip (SoC)
US8448001B1 (en) 2009-03-02 2013-05-21 Marvell International Ltd. System having a first device and second device in which the main power management module is configured to selectively supply a power and clock signal to change the power state of each device independently of the other device
US8219843B2 (en) 2010-02-17 2012-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Power management mechanism
EP2423782A1 (en) 2010-08-23 2012-02-29 Dialog Semiconductor GmbH Script engine for control of power management controllers
KR101861743B1 (ko) 2011-09-19 2018-05-30 삼성전자주식회사 이종의 전력 제어와 동종의 전력 제어를 선택적으로 수행할 수 있는 시스템-온 칩과 이의 동작 방법
JP2016024561A (ja) 2014-07-17 2016-02-08 ローム株式会社 パワーマネージメント回路、それを用いた電子機器
US10819238B1 (en) * 2017-07-13 2020-10-27 Cirrus Logic International Semiconductor, Ltd. Power system having multiple power conversion units with handoff of power regulation control
US11054878B2 (en) 2017-08-29 2021-07-06 Texas Instruments Incorporated Synchronous power state control scheme for multi-chip integrated power management solution in embedded systems
US10877541B1 (en) * 2019-12-30 2020-12-29 Micron Technology, Inc. Power delivery timing for memory
KR20210111073A (ko) * 2020-03-02 2021-09-10 삼성전자주식회사 듀얼 핀 인터페이스를 갖는 멀티플 전력 관리 집적 회로들 및 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114967903A (zh) * 2022-07-26 2022-08-30 南京芯驰半导体科技有限公司 电源管理方法、系统、电子设备及储存介质
CN114967903B (zh) * 2022-07-26 2022-11-04 南京芯驰半导体科技有限公司 电源管理方法、系统、电子设备及储存介质

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