KR101861743B1 - 이종의 전력 제어와 동종의 전력 제어를 선택적으로 수행할 수 있는 시스템-온 칩과 이의 동작 방법 - Google Patents

Abstract

시스템-온 칩이 개시된다. 상기 시스템-온 칩은 각각이 다수의 전력 영역들 각각의 동작을 독립적으로 제어하기 위한 다수의 이종의 전력 관리 유닛들과, 상기 다수의 이종의 전력 관리 유닛들 각각으로부터 출력된 전이 조건 신호를 논리 조합하여 제1피드백 신호를 출력하는 로직 회로를 포함하며, 상기 다수의 이종의 전력 관리 유닛들 각각은 상기 제1피드백 신호에 응답하여 동종의 전력 제어 방법으로 서로 동기되어 동작한다.

Description

이종의 전력 제어와 동종의 전력 제어를 선택적으로 수행할 수 있는 시스템-온 칩과 이의 동작 방법{SYSTEM-ON CHIP FOR SELECTIVELY PERFORMING HETEROGENEOUS POWER CONTROL AND HOMEGENEOUS POWER CONTROL, AND METHOD THEREOF}

본 발명의 개념에 따른 실시 예는 시스템-온 칩(system-on chip)의 전력 제어에 관한 것으로, 특히 이종의 전력 제어와 동종의 전력 제어 중에서 어느 하나를 선택적으로 수행할 수 있는 시스템-온 칩, 이의 동작 방법, 및 상기 시스템-온 칩을 포함하는 장치에 관한 것이다.

시스템-온 칩(system-on chip(SoC))은 컴퓨터 시스템 또는 다른 전자 시스템을 구현하기 위해 CPU(central processing unit), 메모리, 인터페이스(interface), 디지털 신호 처리 회로, 및 아날로그 신호 처리 회로 등 다양한 기능 블록들을 하나의 반도체 집적 회로에 집적하는 기술 또는 상기 기술에 따라 집적된 하나의 집적 회로(integrated circuit(IC))를 의미한다.

SoC는 프로세서, 멀티미디어(multimedia), 그래픽(graphic), 인터페이스, 및 보안 등 다양한 기능들을 포함하는 더욱 복잡한 시스템으로 발전하고 있다.

또한, SoC는 배터리를 사용하는 휴대용 장치(portable device)에 많이 사용되므로, 상기 SoC는 상기 SoC에서 소모되는 전력을 적절하게 관리하기 위한 회로, 즉 전력 관리 유닛(power management unit(PMU))을 포함한다.

상기 SoC 내에 집적된 다양한 기능 블록들 모두는 매순간 마다 사용되는 것이 아니므로, 상기 전력 관리 유닛은 상기 기능 블록들 각각에서 소모되는 전력을 적절히 관리해야 한다.

본 발명이 이루고자 하는 기술적인 과제는 다수의 전력 관리 유닛들 각각에 대한 효과적인 전력 제어를 위하여 이종의 전력 제어와 동종의 전력 제어 중에서 어느 하나를 선택적으로 수행할 수 있는 시스템-온 칩, 이의 동작 방법, 및 상기 시스템-온 칩을 포함하는 장치를 제공하는 것이다.

본 발명의 실시 예에 따른 시스템-온 칩은 각각이 다수의 전력 영역들 각각의 동작을 독립적으로 제어하기 위해 독립적으로 동작하는 다수의 이종의 전력 관리 유닛들과, 상기 다수의 이종의 전력 관리 유닛들 각각으로부터 출력된 전이 조건 신호를 논리 조합하여 제1피드백 신호를 출력하는 로직 회로를 포함하며, 상기 다수의 이종의 전력 관리 유닛들 각각은 상기 제1피드백 신호에 응답하여 동종의 전력 제어 방법(homogeneous power control method)으로 서로 동기되어 동작한다.

상기 다수의 이종의 전력 관리 유닛들 각각이 동일한 상태들의 세트(same set of states)를 갖는 스테이트 머신(state machine)을 포함하고 상기 동종의 전력 제어 방법으로 서로 동기되어 동작할 때, 상기 다수의 이종의 전력 관리 유닛들 각각의 상기 상태들 각각은 락스텝(lockstep) 방법으로 서로 동기되어 동작한다.

상기 다수의 이종의 전력 관리 유닛들과 상기 로직 회로는 항상 전력이 공급되는 전력 블록에 함께 구현되고, 상기 다수의 전력 영역들 각각의 상기 동작은 전력 공급 여부 또는 클락 신호의 공급 여부에 따라 결정된다.

상기 로직 회로가 상기 다수의 이종의 전력 관리 유닛들 각각으로부터 출력된 상기 전이 조건 신호를 제2피드백 신호로서 바이패스 할 때, 상기 다수의 이종의 전력 관리 유닛들 각각은 상기 제2피드백 신호에 응답하여 이종의 전력 제어 방식으로 서로 독립적으로 동작한다.

상기 로직 회로는 상기 다수의 이종의 전력 관리 유닛들 각각으로부터 출력된 상기 전이 조건 신호를 논리곱하는 논리곱 게이트와, 선택 신호에 응답하여, 각각이 상기 논리곱 게이트의 출력 신호를 상기 제1피드백 신호로서 출력하거나 또는 상기 다수의 이종의 전력 관리 유닛들 각각으로부터 출력된 상기 전이 조건 신호를 상기 제2피드백 신호로서 출력하는 다수의 선택 회로들을 포함한다.

실시 예에 따라 상기 로직 회로는 상기 다수의 이종의 전력 관리 유닛들 각각으로부터 출력된 상기 전이 조건 신호를 논리곱 연산하는 논리곱 게이트를 이용하여 상기 제1피드백 신호를 출력한다.

다른 실시 예에 따라 상기 다수의 이종의 전력 관리 유닛들 각각이 서로 다른 주파수를 갖는 클락 신호에 따라 동작할 때, 상기 로직 회로는 상기 다수의 이종의 전력 관리 유닛들 중에서 어느 하나에서 사용되는 클락 신호에 응답하여 동작하는 동기 회로를 이용하여 상기 제1피드백 신호를 출력한다.

본 발명의 실시 예에 따른 시스템-온 칩의 전력 제어 방법은 다수의 전력 영역들 각각의 동작을 제어하기 위한 다수의 전력 관리 유닛들 각각으로부터 출력된 전이 조건 신호에 응답하여 제1피드백 신호와 제2피드백 신호 중에서 어느 하나를 출력하는 단계와, 상기 다수의 전력 관리 유닛들 각각은, 상기 제1피드백 신호에 응답하여 동종의 전력 제어 방법(homogeneous power control method)으로 서로 동기되어 동작하고 상기 제2피드백 신호에 응답하여 이종의 전력 제어 방법 (heterogeneous power control method)으로 서로 독립적으로 동작하는 단계를 포함한다.

실시 예에 따라 상기 제1피드백 신호는 상기 다수의 전력 관리 유닛들 각각으로부터 출력된 상기 전이 조건 신호의 논리곱 결과에 따라 생성된 신호이고, 상기 제2피드백 신호는 상기 전력 관리 유닛별로 출력된 상기 전이 조건 신호이다.

상기 동종의 전력 제어 방법으로 동작하는 상기 다수의 전력 관리 유닛들 각각의 상태는 상기 제1피드백 신호에 응답하여 락스텝(lockstep) 방법으로 서로 동기된다.

다른 실시 예에 따라, 상기 다수의 이종의 전력 관리 유닛들 각각이 서로 다른 주파수를 갖는 클락 신호에 따라 동작할 때, 상기 제1피드백 신호는 상기 다수의 이종의 전력 관리 유닛들 중에서 어느 하나에서 사용되는 클락 신호에 응답하여 동작하는 동기 회로를 이용하여 생성된 신호이고, 상기 제2피드백 신호는 상기 전력 관리 유닛별로 출력된 상기 전이 조건 신호이다.

본 발명의 실시 예에 따른 휴대용 장치는 시스템-온 칩과, 상기 시스템-온 칩에 의하여 제어되는 디스플레이를 포함한다.

상기 시스템-온 칩은 각각이 다수의 전력 영역들 각각의 동작을 독립적으로 제어하기 위해 독립적으로 동작하는 다수의 이종의 전력 관리 유닛들과, 상기 다수의 이종의 전력 관리 유닛들 각각으로부터 출력된 전이 조건 신호를 논리 조합하여 제1피드백 신호를 출력하는 로직 회로를 포함하며, 상기 다수의 이종의 전력 관리 유닛들 각각은 상기 제1피드백 신호에 응답하여 동종의 전력 제어 방법으로 서로 동기되어 동작한다.

상기 휴대용 장치는 상기 시스템-온 칩과 데이터 통신하는 모뎀 칩을 더 포함한다.

본 발명의 실시 예에 따른 다수의 전력 제어 유닛들을 포함하는 시스템-온 칩은 이종의 전력 제어와 동종의 전력 제어 중에서 어느 하나를 선택적으로 수행할 수 있으므로, 상기 시스템-온 칩에서 소모되는 전력을 효율적으로 관리할 수 있다.

따라서, 상기 시스템-온 칩에 전력을 공급하는 배터리를 포함하는 전자 시스템의 사용 시간을 연장할 수 있는 효과가 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 시스템-온 칩을 포함하는 전자 시스템의 블록도를 나타낸다.
도 2는 도 1에 도시된 시스템-온 칩의 일 실시 예에 따른 블록도를 나타낸다.
도 3은 도 2에 도시된 제1전력 관리 유닛의 블록도를 나타낸다.
도 4는 도 3에 도시된 제1스테이트 머신의 블록도를 나타낸다.
도 5는 도 2에 도시된 로직 회로를 포함하는 시스템-온 칩의 동작을 설명하기 위한 블록도의 일 실시 예이다.
도 6은 도 2에 도시된 로직 회로를 포함하는 시스템-온 칩의 동작을 설명하기 위한 블록도의 다른 실시 예이다.
도 7은 도 6에 도시된 시스템-온 칩의 동작 타이밍도를 나타낸다.
도 8은 도 1에 도시된 시스템-온 칩의 다른 실시 예에 따른 블록도를 나타낸다.
도 9는 도 8에 도시된 로직 회로를 이용하여 다수의 이종의 전력 관리 유닛들을 서로 동기화하는 과정을 설명하기 위한 개념도이다.
도 10은 도 8에 도시된 로직 회로를 포함하는 시스템-온 칩의 동작을 설명하기 위한 블록도이다.
도 11은 도 1 또는 도 8에 도시된 시스템-온 칩의 동작을 설명하기 위한 플로우차트이다.

본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.

본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.

제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.

어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.

도 1은 본 발명의 실시예에 따른 시스템-온 칩을 포함하는 전자 시스템의 블록도를 나타낸다.

도 1을 참조하면, 전자 시스템(10)은 SoC(100), 및 SoC(100)에 의하여 제어되는 장치들, 예컨대, 외부 메모리(20), 오디오/비디오 플레이어(30), 디스플레이 (40), 및 카메라 모듈(50)을 포함한다. 전자 시스템(10)은 SoC(100)와 데이터 통신을 위한 칩, 예컨대 모뎀 칩(modem chip; 60)을 더 포함할 수 있다.

전자 시스템(10)에 포함된(또는 집적된) 각 구성 요소(20, 30, 40, 50, 60, 및 100)는 시스템 보드(system board), 예컨대 시스템 PCB(printed circuit board)에 집적(또는 구현)될 수 있다.

전자 시스템(10)은 PC(personal computer), 휴대용 장치(portable device), 또는 IT 장치(information technology(IT) device)로 구현될 수 있다.

상기 휴대용 장치는 랩탑(laptop) 컴퓨터, 이동 전화기, 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant), PMP(portable multimedia player), PM3 플레이어(player), 또는 MP4 플레이어 등을 포함할 수 있다.

SoC(100)는 CPU(central processing unit)와 주변 IP들(100-1), 외부 메모리 (20)를 제어하기 위한 메모리 컨트롤러(100-2), 오디오/비디오 플레이어(30)를 제어하기 위한 오디오/비디오 컨트롤러(100-3), 디스플레이(40)를 제어하기 위한 디스플레이 컨트롤러(100-4), 및 카메라 모듈(50)을 제어하기 위한 카메라 컨트롤러 (100-5)를 포함할 수 있다. 또한, SoC(100)는 칩(60)과 통신을 위한 인터페이스 (100-6), 예컨대 칩-투-칩 인터페이스(chip-to-chip interface)를 더 포함할 수 있다.

본 명세서에서 사용되는 IP(intellectual property)는 SoC(100)에서 사용되는 기능 블록(function block)으로서, CPU, 프로세서, 멀티-코어 프로세서(multi-core processor)의 각 코어(core), 메모리, USB(universal serial bus), PCI (peripheral component interconnect), 디지털 신호 프로세서(digital signal processor(DSP)), 와이어드 인터페이스(wired interface), 무선 인터페이스 (wireless interface), 컨트롤러(controller), 임베디드 소프트웨어(embedded software), 코덱(codec), 비디오 모듈(예컨대, 카메라 인터페이스(camera interface), JPEG(Joint Photographic Experts Group) 프로세서, 비디오 프로세서 (video processor), 또는 믹서(mixer), 등), 3D 그래픽 코어(3-dimentional graphic core), 오디오 시스템(audio system), 또는 드라이버(driver) 등을 의미할 수 있다.

설명의 편의를 위하여 CPU와 주변 IP들(100-1) 외부에 도시된 각 구성 요소 (100-2~100-6)도 IP일 수 있다.

외부 메모리(20)는 휘발성 메모리 또는 불휘발성 메모리일 수 있다.

상기 휘발성 메모리는 DRAM(dynamic random access memory), SRAM(static random access memory), T-RAM(thyristor RAM), Z-RAM(zero capacitor RAM), 또는 TTRAM(Twin Transistor RAM)일 수 있다.

상기 불휘발성 메모리는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시(flash) 메모리, MRAM(Magnetic RAM), PRAM(Phase change RAM), 저항 메모리일 수 있다.

디스플레이(40)는 LCD(liquid crystal display), LED(light emitting diode) 디스플레이, OLED(organic light emitting diode) 디스플레이, 또는 AMOLED (active-matrix organic light-emitting diode) 디스플레이일 수 있다.

예컨대, 모뎀-칩(60)이 인터페이스(100-6), CPU와 주변 IP들(100-1), 및 메모리 컨트롤러(100-2)를 통하여 메모리(20)를 액세스할 때, 나머지 구성 요소들 (30, 40, 50, 100-3, 100-4, 및 100-5) 각각은 디스에이블 또는 파워-오프 상태를 유지할 수 있다.

또한, 카메라 모듈(50)이 카메라 컨트롤러(100-5), CPU와 주변 IP들(100-1), 및 디스플레이 컨트롤러(100-4)를 통하여 디스플레이(40)와 통신할 때, 나머지 구성 요소들(20, 30, 60, 100-2, 100-3, 및 100-6) 각각은 디스에이블 또는 파워-오프 상태를 유지할 수 있다.

도 2는 도 1에 도시된 시스템-온 칩의 일 실시 예에 따른 블록도를 나타낸다. 도 1과 도 2를 참조하면, SoC(100)는 다수의 전력 블록들(111, 110, 및 210)을 포함한다.

실시 예에 따라, 다수의 전력 블록들(111, 110, 및 210) 각각으로 공급되는 전력(또는 전압)은 서로 동일하거나 또는 서로 다를 수 있다. 또한, 다수의 전력 블록들 (111, 110, 및 210) 각각으로 공급되는 클락 신호의 주파수, 즉 클락 영역 (clock domain)는 서로 동일하거나 또는 서로 다를 수 있다.

다수의 전력 블록들(110과 210) 각각은 전력 블록(111)에 구현된 로직 회로 (101)로부터 출력된 제1피드백 신호(FB1)에 따라 동종의 전력 제어 방법 (homogeneous power control method)으로 서로 동기되어 동작할 수 있을 뿐만 아니라 로직 회로(101)로부터 출력된 제2피드백 신호(FB2 또는 FB2')에 따라 이종의 전력 제어 방법(heterogeneous power control method)으로 서로 독립적으로 동작할 수 있다.

상기 동종의 전력 제어 방법은 다수의 전력 블록들(110과 210) 각각이 서로 동기되어 마치 하나처럼 동작하는 것을 의미한다. 상기 동종의 전력 제어 방법은 각 상태(state) 또는 각 단계(step)가 스텝-바이-스텝(step-by-step)으로 서로 동기화되어 동작하는 방법을 의미한다. 이에 대해서는 도 5, 도 6, 도 9, 및 도 10을 참조하여 상세히 설명될 것이다.

예컨대, 각 전력 블록(110과 210)이 동종의 전력 제어 방법으로 동작 될 때 또는 제어될 때, 각 구성 요소(100-2, 및 100-3)를 포함하는 제1전력 블록(110)이 저전력 모드(power save mode) 이면, 각 구성 요소(100-4~100-6)를 포함하는 제2전력 블록(210)도 상기 저전력 모드이어야 한다.

상기 이종의 전력 제어 방법은 다수의 전력 블록들(110과 210) 각각이 서로 독립적으로 동작하는 것을 의미한다. 예컨대, 각 구성 요소(100-2, 및 100-3)를 포함하는 제1전력 블록(110)이 저전력 모드일 때, 각 구성 요소(100-4~100-6)를 포함하는 제2전력 블록(210)은 정상 동작 모드(normal operation mode)일 수 있다.

제3전력 블록(111)은 제1전력 관리 유닛(120), 제2전력 관리 유닛(220), 및 로직 회로(101)를 포함한다. 예컨대, 제3전력 블록(111)은 항상 전력이 공급되는 블록일 수 있다. 따라서 각 구성 요소(101, 120, 및 220)는 항상 동작할 수 있다.

제1전력 블록(110)은 버스(121) 및 다수의 전력 영역들(140-1~140-m; m은 자연수)을 포함한다.

제1전력 관리 유닛(120)은 CPU로부터의 요청 신호에 응답하여 다수의 전력 영역들(140-1~140-m) 각각의 동작, 예컨대 동작 여부 및/또는 전력 공급 여부를 독립적으로 제어할 수 있다.

다수의 전력 영역들(140-1~140-m) 각각은 다수의 IP들을 포함할 수 있다. 따라서 상기 CPU는 다수의 전력 영역들(140-1~140-m) 중에서 어느 하나의 전력 영역에 포함된 IP일 수 있다.

각 전력 영역(140-1~140-m)에 구현된 각 IP는 SoC(100)의 외부에 구현된 전력 공급원으로부터 전력을 공급받을 수 있다.

제2전력 블록(210)은 버스(221)와 다수의 전력 영역들(240-1~240-m'; m'은 자연수)을 포함한다. 이때 m=m' 이거나 m≠m'일 수 있다.

제2전력 관리 유닛(220)은 CPU로부터의 요청 신호에 응답하여 다수의 전력 영역들(240-1~240-m') 각각의 동작, 예컨대 동작 여부 및/또는 전력 공급 여부를 독립적으로 제어할 수 있다.

다수의 전력 영역들(240-1~240-m') 각각은 다수의 IP들을 포함할 수 있다.

실시 예에 따라, 제1전력 관리 유닛(120)과 제2전력 관리 유닛(220) 각각을 제어하는 CPU는 동일한 CPU일 수 있고 또는 서로 다른 CPU일 수도 있다.

각 전력 영역(240-1~240-m')에 구현된 각 IP는 SoC(100)의 외부에 구현된 전력 공급원으로부터 전력을 공급받을 수 있다.

제1전력 블록(110)과 제2전력 블록(210)은 버스(103)를 통하여 서로 접속될 수 있다. 따라서, 다수의 전력 영역들(140-1~140-m) 각각에 구현된 IP는 다수의 전력 영역들(240-1~240-m') 각각에 구현된 IP와 버스(103)를 통하여 서로 통신할 수 있다.

로직 회로(101)는 각 전력 관리 유닛(120과 220)으로부터 출력된 각 전이 조건 신호(TCS1과 TCS2)를 처리하고 선택 신호(SELi, i는 자연수, 예컨대 1 또는 2)에 따라 제1피드백 신호(FB1) 또는 제2피드백 신호(FB2 또는 FB2')를 각 전력 관리 유닛(120과 220)으로 피드백할 수 있다. 각 전이 조건 신호(TCS1과 TCS2)는 하나 또는 둘 이상의 신호들을 의미할 수 있다.

도 3은 도 2에 도시된 제1전력 관리 유닛의 블록도를 나타낸다.

각 전력 관리 유닛(120과 220)의 구조와 동작은 실질적으로 유사 또는 동일하므로, 설명의 편의를 위하여 제1전력 관리 유닛(120)의 구조와 동작이 상세히 설명된다.

도 1부터 도 3을 참조하면, 제1전력 관리 유닛(120)은 센트럴 시퀀서 (central sequencer; 120-1), 리셋 시퀀서(reset sequencer; 120-2), 및 다수의 유한 스테이트 머신들(finite state machine; 150-1~150-n)을 포함한다.

센트럴 시퀀서(120-1)는 다수의 유한 스테이트 머신들(150-1~150-n)의 활성화 순서 또는 활성화 여부를 결정할 수 있다.

센트럴 시퀀서(120-1)는 제1피드백 신호(FB1)에 따라 동종의 전력 제어 방식으로 동작하기 위해 다수의 유한 스테이트 머신들(150-1~150-n)의 활성화 순서 또는 활성화 여부를 제어할 수 있다.

또한, 센트럴 시퀀서(120-1)는 제2피드백 신호(FB2)에 따라 이종의 전력 제어 방식으로 동작하기 위해 다수의 유한 스테이트 머신들(150-1~150-n)의 활성화 순서 또는 활성화 여부를 제어할 수 있다.

예컨대, 센트럴 시퀀서(120-1)는 중앙 환경설정 레지스터 값(central configuration register value)에 따라 다수의 유한 스테이트 머신들(150-1~150-n)의 활성화 순서 또는 활성화 여부를 결정할 수 있다. 이때, 상기 중앙 환경설정 레지스터 값은 센트럴 시퀀서(120-1)의 환경 설정 레지스터(REG)에 저장될 수 있다.

상기 중앙 환경설정 레지스터 값은 다수의 전력 영역들(140-1~140-m) 중에서 어느 하나에 포함된 CPU에 의해 설정될 수 있다.

본 명세서에서 구체적인 실시 예 없이 활성화(activation)라고 기재될 때, 상기 활성화는 특정한 동작(예컨대, 전력 공급 여부, 클락 신호 공급 여부, 데이터 유지(data retention) 여부, 전력 영역들 사이의 분리(isolation) 여부, 또는 리셋 (reset) 여부)을 수행하기 위해 특정한 대상(object), 예컨대 상태(state) 또는 유한 스테이트 머신이 특정한 행위(action)나 특정한 일(work)을 수행하는 것 또는 수행할 수 있는 상태를 의미한다.

센트럴 시퀀서(120-1)는 다수의 상태들을 포함하는 유한 스테이트 머신 (finite state machine)으로 구현될 수 있다. 예컨대, 상태(state)는 회로 (circuitry), 로직(logic), 코드(code), 또는 이들의 조합으로 구현될 수 있다.

센트럴 시퀀서(120-1)는 다수의 유한 스테이트 머신들(150-1~150-n) 각각의 활성화 순서 또는 활성화 여부만을 결정할 뿐 다수의 유한 상태 머신들(150-1~150-n) 각각의 동작 여부 또는 동작 결과는 결정하지 않는다. 따라서, 활성화된 유한 스테이트 머신이라도 특정한 행위 또는 특정한 일을 수행하지 않을 수 있다.

센트럴 시퀀서(120-1)는 다수의 유한 스테이트 머신들(150-1~150-n) 각각과 핸드세이킹(handshaking)을 통하여 서로 통신할 수 있다.

제1전력 관리 유닛(120)의 센트럴 시퀀서(120-1)는 제1전력 블록(110)의 전력 제어, 예컨대 동작 여부 및/또는 전력 공급 여부를 담당하므로, 센트럴 시퀀서 (120-1)에 저장된 중앙 환경설정 레지스터 값에 따라 활성화된 다수의 유한 스테이트 머신들(150-1~150-n) 각각에 의하여 독립적으로 제어되는 다수의 전력 영역들 (140-1~140-m) 각각의 최종 상태(final state)는 서로 동일할 수 있다.

또한, 제2전력 관리 유닛(220)의 센트럴 시퀀서는 제2전력 블록(210)의 전력 제어, 예컨대 동작 여부 및/또는 전력 공급 여부를 담당한다.

상기 최종 상태가 유한 스테이트 머신의 최종 상태를 의미하는 경우, 상기 최종 상태에 대응하는 서브-유한 스테이트 머신은 특정한 행위 또는 특정한 일을 수행할 수도 있고 수행하지 않을 수도 있다.

예시적으로, 상기 최종 상태는 정상 동작 모드 또는 저전력 모드일 수 있다.

상기 저전력 모드는 슬립 모드(sleep mode) 또는 깊은-정지 상태(deep-stop mode)일 수 있다. 상기 정상 동작 모드에서는 다수의 전력 영역들(140-1~140-m) 모두는 파워-업 상태로 된다. 상기 슬립 모드에서는 제1전력 관리 유닛(120)과 로직 회로(101)를 제외한 다수의 전력 영역들(140-1~140-m) 모두는 파워-다운 상태로 된다. 상기 깊은-정지 모드에서는 다수의 전력 영역들(140-1~140-m) 각각에 구현된 다수의 IP들 각각으로 공급되는 클락 신호가 차단되고 CPU로 공급되는 전력도 파워-다운 상태로 된다. 상술한 모드는 설명을 위한 예시일 뿐이다.

리셋 시퀀서(120-2)는 리셋 이벤트(예컨대, 하드웨어 리셋(hardware reset), 소프트웨어(software) 리셋, 웜 리셋(warm reset), 또는 웨이크업(wakeup) 리셋)에 따라 다수의 유한 스테이트 머신들(140-1~140-m) 중에서 리셋 기능을 수행할 수 있는 다수의 유한 스테이트 머신들(예컨대, 150-1과 150-2) 각각의 리셋 동작을 제어할 수 있다. 또한, 실시 예에 따라 리셋 시퀀서(120-2)는 센트럴 시퀀서(120-1)를 리셋시킬 수도 있다.

예컨대, 리셋 이벤트는 CPU로부터 제공될 수 있다.

다수의 유한 스테이트 머신들(150-1~150-n) 각각은 다수의 전력 영역들(140-1~140-m) 각각의 동작 여부 및/또는 전력 공급 여부를 독립적으로 제어할 수 있다.

예컨대, 다수의 유한 스테이트 머신들(150-1~150-n) 각각은 그 안에 (therein) 포함된 환경설정 레지스터(configuration register)에 저장된 환경설정 레지스터 값에 따라 다수의 전력 영역들(140-1~140-m) 각각에 대한 동작 여부 및/또는 전력 공급 여부를 독립적으로 제어할 수 있다.

여기서, 전력 공급 여부(또는 전력 상태)라 함은 파워-업(power-up) 상태(또는 파워-온(power-on) 상태), 파워-다운(power-down) 상태(또는 파워-오프(power-off) 상태), 파워-업 시퀀스(power-up sequence; 또는 파워-온 시퀀스), 또는 파워-다운 시퀀스(또는 파워-오프 시퀀스)를 의미한다.

상기 파워-업 상태는 제어될 전력 영역(예컨대, 타겟(target) 전력 영역)의 전력(또는 전압)이 완전히 파워-업(fully powered up)된 상태를 의미한다. 상기 파워-다운 상태는 타겟 전력 영역의 전력이 오프된 상태 또는 저전력 모드로 진입한 상태를 의미한다.

상기 파워-업 시퀀스(power-up sequence)는 타겟 전력 영역이 상기 파워-다운 상태로부터 직접 또는 적어도 하나의 상태(state)를 통하여 상기 파워-업 상태로 전이(transition)하는 것을 의미한다. 상기 파워-다운 시퀀스(power-down sequence)는 타겟 전력 영역이 직접 또는 적어도 하나의 상태를 통하여 상기 파워-업 상태로부터 상기 파워-다운 상태로 전이하는 것을 의미한다.

예컨대, 제1전력 영역(140-1)이 제1유한 스테이트 머신(150-1)의 제어에 따라 파워-업 상태일 때, 제2전력 영역(140-2)은 제2유한 스테이트 머신(150-2)의 제어에 따라 파워-다운 시퀀스를 수행할 수 있고, 제m전력 영역(140-m)은 제n유한 스테이트 머신(150-n)의 제어에 따라 파워-업 시퀀스를 수행할 수 있다.

상기 동작 여부(또는 동작 상태)는 각 IP로의 클락 신호의 공급 여부, 각 IP에 임베디드된(embedded) 데이터 저장 장치, 예컨대 래치(latch)에 저장된 데이터의 유지 여부, 각 IP의 버스 사용 여부, 각 IP에 구현된 패드(pad)의 분리 또는 접속 여부, 또는 각 IP에 구현된 인터페이스(interface)의 활성화 여부 등에 따라 결정될 수 있다.

실시 예에 따라, 상기 동작 여부와 상기 전력 공급 여부는 전력 영역 단위 또는 IP 단위로 제어될 수 있으나, 본 명세서에서는 설명의 편의를 위하여 전력 영역 단위로 상기 전력 공급 여부가 제어되고, IP 단위로 상기 동작 여부가 제어되는 것을 설명한다.

그러나, 하나의 전력 영역에 포함된 CPU(또는 프로세서)가 복수의 코어들 (cores)을 포함하는 멀티-코어 프로세서일 때, 상기 복수의 코어들 각각의 전력 공급 여부와 동작 여부(예컨대, 리셋(reset) 여부) 각각은 코어 단위로 독립적으로 제어될 수도 있다.

예컨대, CPU는 다수의 전력 영역들(140-1~140-m) 각각에 포함된 다수의 IP들 각각의 동작(예컨대, 각 IP가 얼마나 전력을 소모하고 있는지의 여부, 각 IP가 특정한 행위 또는 특정한 일을 수행하고 있는지의 여부, 또는 각 IP의 사용량(예컨대, 유휴 시간(idle time) 또는 동작 주파수))을 모니터하고(moniter), 모니터 결과에 따라 다수의 전력 영역들(140-1~140-m) 중에서 타겟 전력 영역을 지시하는 환경설정 레지스터 값을 생성하고 생성된 환경설정 레지스터 값을 버스(121)를 통하여 제1전력 관리 유닛(120)으로 출력할 수 있다.

상기 타겟 전력 영역의 전력 공급 여부를 결정할 수 있는 유한 스테이트 머신은 상기 환경설정 레지스터 값을 해석하고 해석 결과에 따라 전력 영역 단위로 상기 타겟 전력 영역의 전력 공급 여부를 결정할 수 있다.

또한, 상기 유한 스테이트 머신은 상기 환경설정 레지스터 값에 따라 상기 타겟 전력 영역에 포함된 다수의 IP들 각각의 동작 여부를 독립적으로 제어할 수 있다.

도 4는 도 3에 도시된 제1스테이트 머신의 블록도를 나타낸다.

도 1부터 도 4를 참조하면, 제1유한 스테이트 머신(150-1)은 다수의 서브-유한 스테이트 머신들(161-1~161-k; k는 자연수)의 활성화 순서 또는 활성화 여부를 결정하기 위한 메인 유한 스테이트 머신(160)을 포함한다.

다수의 서브-유한 스테이트 머신들(161-1~161-k)의 활성화 순서 또는 활성화 여부는 메인 유한 스테이트 머신(160)의 환경설정 레지스터(REG1)에 설정된 환경설정 레지스터 값에 따라 결정될 수 있다. 예컨대, 환경설정 레지스터(REG1)에 저장될 환경설정 레지스터 값은 CPU에 의하여 설정될 수 있다.

메인 유한 스테이트 머신(160)과 다수의 서브-유한 스테이트 머신들(161-1~161-k) 각각은 핸드세이킹을 통하여 서로 통신한다.

예컨대, 제1서브-스테이트 머신(161-1)은 제1전력 블록(110)의 제1전력 영역 (140-1)으로의 전력 공급 여부를 제어하기 위한 제어 신호들(CTRP)을 제공하는 스테이트 머신이고, 제2서브-스테이트 머신(161-2)은 제1전력 블록(110)의 제1전력 영역(140-1)으로의 클락 신호의 공급 여부를 제어하기 위한 제어 신호들(CTRC)을 제공하는 스테이트 머신이고, 제k서브-스테이트 머신(161-k)은 제1전력 블록(110)의 제1전력 영역(140-1)의 데이터 유지 여부를 제어하기 위한 제어 신호들(CTRR)을 제공하는 스테이트 머신일 수 있다.

도 5는 도 2에 도시된 로직 회로를 포함하는 시스템-온 칩의 동작을 설명하기 위한 블록도의 일 실시 예이다.

도면 번호 300은 제1전력 관리 유닛(120)의 동작을 설명하기 위한 블록이고, 도면 번호 400은 제2전력 관리 유닛(220)의 동작을 설명하기 위한 블록이다.

제1전력 관리 유닛(120)의 센트럴 시퀀서(120-1)의 상태들(S1~St; t는 자연수)의 세트(set)와 제2전력 관리 유닛(220)의 센트럴 시퀀서의 상태들(S1~St)의 세트는 서로 동일하다고 가정한다.

또한, 제1전력 관리 유닛(120)의 센트럴 시퀀서(120-1)의 상태들 각각에 대응되는 서브-스테이트(또는 서브-스테이트 머신)의 개수와 제2전력 관리 유닛(220)의 센트럴 시퀀서의 상태들 각각에 대응되는 서브-스테이트(또는 서브-스테이트 머신)의 개수는 서로 동일할 수도 있고 서로 다를 수도 있다고 가정한다.

여기서, 각 서브-스테이트 머신(SUBa, SUBb, SUBc, SUB1, SUB2, 및 SUB3)은 도 3에 도시된 각 스테이트 머신들(150-1~150-n)에 대응될 수도 있고, 도 4에 도시된 각 서브-스테이트 머신(161-1~161-k)에 대응될 수 있다.

회로(circuitry), 로직(logic), 코드(code), 또는 이들의 조합으로 구현될 수 있는 각 상태(S1~St)는 각 상태(S1~St)에 대응하는 서브-스테이트(또는 서브-스테이트 머신)의 동작을 제어할 수 있다. 또한, 각 상태(S1~St)는 각 상태(S1~St)에 대응하는 서브-스테이트(또는 서브-스테이트 머신)와 핸드세이킹을 통하여 요구 신호(request signal)와 응답 신호(acknowledge signal)를 주고받을 수 있다. 또한, 각 상태(S1~St)는 유한 스테이트 머신을 의미할 수 있다.

우선, 도 2부터 도 5까지를 참조하여, 각 전력 관리 유닛(120과 220)의 각 센트럴 시퀀서의 상태가 제1상태(S1)로부터 제2상태(S2)로 전이(transition)하는 과정을 상세히 설명한다.

제1상태(S1)를 수행하기 위한 제1전력 관리 유닛(120=300)의 센트럴 시퀀서 (120-1)는 각 서브-스테이트 머신(SUBa와 SUBb)으로 각 요구 신호(Reqa와 Reqb)를 전송한다. 각 서브-스테이트 머신(SUBa와 SUBb)은 각 요구 신호(Reqa와 Reqb)에 응답하여 주어진 행위(action) 또는 주어진 일(work)을 수행하고 수행 결과를 나타내는 각 응답 신호(Acka와 Ackb)를 제1AND 게이트(301)로 전송한다.

실시 예에 따라 제1AND 게이트(301)는 로직 회로(101)의 내부에 구현될 수도 있고 도 5에 도시된 바와 같이 제1전력 관리 유닛(120)의 내부에 구현될 수 있다.

또한, 제1상태(S1)를 수행하기 위한 제2전력 관리 유닛(220=400)의 센트럴 시퀀서는 각 서브-스테이트 머신(SUBa, SUBb, 및 SUBc)으로 각 요구 신호(Reqa, Reqb, 및 Reqc)를 전송한다. 각 서브-스테이트 머신(SUBa, SUBb, 및 SUBc)은 각 요구 신호(Reqa, Reqb, 및 Reqc)에 응답하여 주어진 행위 또는 주어진 일을 수행하고 수행 결과를 나타내는 각 응답 신호(Acka, Ackb, 및 Ackc)를 제2AND 게이트(401)로 전송한다.

실시 예에 따라 제2AND 게이트(401)는 로직 회로(101)의 내부에 구현될 수도 있고 도 5에 도시된 바와 같이 제2전력 관리 유닛(220)의 내부에 구현될 수 있다.

이때, 각 응답 신호(Acka, Ackb, 및 Ackc)가 하이 레벨일 때 주어진 행위 또는 주어진 일은 완료됨을 나타내고, 각 응답 신호(Acka, Ackb, 및 Ackc)가 로우 레벨일 때 주어진 행위 또는 주어진 일은 수행중임을 나타낸다고 가정한다.

각 AND 게이트(301과 401)의 출력 신호(FB2와 FB2')는 제3AND 게이트(503)로 전송된다.

제1선택 신호(SEL1)에 응답하여, 제1MUX(504)는 제3AND 게이트(503)의 출력 신호(FB1)를 제1피드백 신호(FB1)로서 제1전력 관리 유닛(120)의 센트럴 시퀀서 (120-1)의 제1상태(S1)로 출력하거나 또는 제1AND 게이트(301)의 출력 신호(FB2)를 제2피드백 신호(FB2)로서 제1전력 관리 유닛(120)의 센트럴 시퀀서(120-1)의 제1상태(S1)로 출력한다.

예컨대, 제1선택 신호(SEL1)가 로우 레벨일 때, 제1MUX(504)는 제3AND 게이트(503)의 출력 신호(FB1)를 제1피드백 신호(FB1)로서 제1전력 관리 유닛(120)의 센트럴 시퀀서(120-1)의 제1상태(S1)로 출력한다. 그러나, 제1선택 신호(SEL1)가 하이 레벨일 때, 제1MUX(504)는 제1AND 게이트(301)의 출력 신호(FB2)를 제2피드백 신호(FB2)로서 제1전력 관리 유닛(120)의 센트럴 시퀀서(120-1)의 제1상태(S1)로 출력한다.

또한, 제1선택 신호(SEL1)에 응답하여, 제2MUX(505)는 제3AND 게이트(503)의 출력 신호(FB1)를 제1피드백 신호(FB1)로서 제2전력 관리 유닛(220)의 센트럴 시퀀서의 제1상태(S1)로 출력하거나 또는 제2AND 게이트(401)의 출력 신호(FB2')를 제2피드백 신호(FB2')로서 제2전력 관리 유닛(220)의 센트럴 시퀀서의 제1상태(S1)로 출력한다.

예컨대, 제1선택 신호(SEL1)가 로우 레벨일 때, 제2MUX(505)는 제3AND 게이트(503)의 출력 신호(FB1)를 제1피드백 신호(FB1)로서 제2전력 관리 유닛(220)의 센트럴 시퀀서의 제1상태(S1)로 출력한다. 그러나, 제1선택 신호(SEL1)가 하이 레벨일 때, 제2MUX(505)는 제2AND 게이트(401)의 출력 신호(FB2')를 제2피드백 신호 (FB2')로서 제2전력 관리 유닛(220)의 센트럴 시퀀서의 제1상태(S1)로 출력한다.

즉, 제1선택 신호(SEL1)가 로우 레벨일 때, 제3AND 게이트(503)의 출력 신호 (FB1)는 제1피드백 신호(FB1)로서 제1전력 관리 유닛(120)의 센트럴 시퀀서(120-1)의 제1상태(S1)로 전송됨과 동시에 제2전력 관리 유닛(220)의 센트럴 시퀀서의 제1상태(S1)로 전송된다.

따라서 제1전력 관리 유닛(120)의 센트럴 시퀀서(120-1)의 제1상태(S1)가 제1피드백 신호(FB1)에 응답하여 제2상태(S2)로 전이하는 동시에 제2전력 관리 유닛 (220)의 센트럴 시퀀서의 제1상태(S1)는 제1피드백 신호(FB1)에 응답하여 제2상태 (S2)로 전이한다. 즉, 제1전력 관리 유닛(120)의 각 상태(S1과 S2)와 제2전력 관리 유닛(220)의 각 상태(S1과 S2)는 서로 동기된다(synchronize).

즉, 제1전력 관리 유닛(120)의 센트럴 시퀀서(120-1)의 제1상태(S1)는 제2전력 관리 유닛(220)의 센트럴 시퀀서의 제1상태(S1)가 완료될 때까지 자신의 제2상태(S2)로 전이하지 못함과 동시에 제2전력 관리 유닛(220)의 센트럴 시퀀서의 제1상태(S1)는 제1전력 관리 유닛(120)의 센트럴 시퀀서(120-1)의 제1상태(S1)가 완료될 때까지 자신의 제2상태(S2)로 전이하지 못한다.

상술한 바와 같이, 제1전력 관리 유닛(120)의 센트럴 시퀀서(120-1)의 제1상태(S1)와 제2전력 관리 유닛(220)의 센트럴 시퀀서의 제1상태(S1)는 서로 동기되고, 제1전력 관리 유닛(120)의 센트럴 시퀀서(120-1)의 제2상태(S2)와 제2전력 관리 유닛(220)의 센트럴 시퀀서의 제2상태(S3)는 서로 동기된다.

계속하여, 도 2부터 도 5를 참조하여 각 전력 관리 유닛(120과 220)의 각 센트럴 시퀀서의 상태가 제2상태(S2)로부터 제3상태(S3)로 전이하는 과정을 상세히 설명한다.

제2상태(S2)를 수행하기 위한 제1전력 관리 유닛(120)의 센트럴 시퀀서(120-1)는 각 서브-스테이트 머신(SUB1, SUB2, 및 SUB3)으로 각 요구 신호를 전송한다. 각 서브-스테이트 머신(SUB1, SUB2, 및 SUB3)은 상기 각 요구 신호에 응답하여 주어진 행위 또는 주어진 일을 수행하고 수행 결과를 나타내는 각 응답 신호를 제4AND 게이트(511)로 전송한다.

실시 예에 따라 제4AND 게이트(511)는 로직 회로(101)의 내부에 구현될 수도 있고 도 5에 도시된 바와 같이 제1전력 관리 유닛(120)의 내부에 구현될 수 있다.

또한, 제2상태(S2)를 수행하기 위한 제2전력 관리 유닛(220)의 센트럴 시퀀서는 각 서브-스테이트 머신(SUB1, 및 SUB2)으로 각 요구 신호를 전송한다. 각 서브-스테이트 머신(SUB1, 및 SUB2)은 상기 각 요구 신호에 응답하여 주어진 행위 또는 주어진 일을 수행하고 수행 결과를 나타내는 각 응답 신호를 제5AND 게이트 (512)로 전송한다.

실시 예에 따라 제5AND 게이트(512)는 로직 회로(101)의 내부에 구현될 수도 있고 도 5에 도시된 바와 같이 제2전력 관리 유닛(220)의 내부에 구현될 수 있다.

상술한 바와 같이, 각 응답 신호가 하이 레벨일 때 주어진 행위 또는 주어진 일은 완료됨을 나타내고, 상기 각 응답 신호가 로우 레벨일 때 상기 주어진 행위 또는 상기 주어진 일은 수행중임을 나타낸다고 가정한다.

각 AND 게이트(511과 512)의 출력 신호는 제6AND 게이트(513)로 전송된다.

제2선택 신호(SEL2)에 응답하여 제3MUX(514)는 제6AND 게이트(513)의 출력 신호를 제1피드백 신호로서 제1전력 관리 유닛(120)의 센트럴 시퀀서(120-1)의 제2상태(S2)로 출력하거나 또는 제4AND 게이트(511)의 출력 신호를 제2피드백 신호로서 제1전력 관리 유닛(120)의 센트럴 시퀀서(120-1)의 제2상태(S2)로 출력한다.

또한, 제2선택 신호(SEL2)에 응답하여 제4MUX(515)는 제6AND 게이트(513)의 출력 신호를 제1피드백 신호로서 제2전력 관리 유닛(220)의 센트럴 시퀀서의 제2상태(S2)로 출력하거나 또는 제5AND 게이트(512)의 출력 신호를 제2피드백 신호로서 제2전력 관리 유닛(220)의 센트럴 시퀀서의 제2상태(S2)로 출력한다.

즉, 제2선택 신호(SEL2)가 로우 레벨일 때, 제6AND 게이트(513)의 출력 신호는 제1피드백 신호로서 제1전력 관리 유닛(120)의 센트럴 시퀀서(120-1)의 제2상태 (S2)로 전송됨과 동시에 제2전력 관리 유닛(220)의 센트럴 시퀀서의 제2상태(S2)로 전송된다.

따라서 제1전력 관리 유닛(120)의 센트럴 시퀀서(120-1)의 제2상태(S2)가 상기 제1피드백 신호에 응답하여 제3상태(S3)로 전이하는 동시에 제2전력 관리 유닛 (220)의 센트럴 시퀀서의 제2상태(S2)는 상기 제1피드백 신호(FB1)에 응답하여 제3상태(S3)로 전이한다.

즉, 제1전력 관리 유닛(120)의 센트럴 시퀀서(120-1)의 제2상태(S2)는 제2전력 관리 유닛(220)의 센트럴 시퀀서의 제2상태(S2)가 완료될 때까지 자신의 제3상태(S3)로 전이하지 못함과 동시에 제2전력 관리 유닛(220)의 센트럴 시퀀서의 제2상태(S2)는 제1전력 관리 유닛(120)의 센트럴 시퀀서(120-1)의 제2상태(S2)가 완료될 때까지 자신의 제3상태(S3)로 전이하지 못한다.

제1전력 관리 유닛(120)의 센트럴 시퀀서(120-1)의 제2상태(S2)와 제2전력 관리 유닛(220)의 센트럴 시퀀서의 제2상태(S2)는 서로 동기되고, 제1전력 관리 유닛(120)의 센트럴 시퀀서(120-1)의 제3상태(S3)와 제2전력 관리 유닛(220)의 센트럴 시퀀서의 제3상태(S3)는 서로 동기된다.

상술한 바와 같이, 각 선택 신호(SEL1과 SEL2)가 로우 레벨일 때, 다수의 이종의 전력 관리 유닛들(120과 220)은 동종의 전력 제어 방법으로 서로 동기되어 동작한다. 그러나, 각 선택 신호(SEL1과 SEL2)가 하이 레벨일 때, 다수의 이종의 전력 관리 유닛들(120과 220) 각각은 이종의 전력 제어 방법으로 서로 독립적으로 동작한다.

즉, 다수의 이종의 전력 관리 유닛들(120과 220)이 제1피드백 신호에 따라 동종의 전력 제어 방법으로 서로 동기되어 동작할 때, 각 전력 관리 유닛(120과 220)의 센트럴 시퀀서의 각 상태(S1~St)는 락스텝(lockstep) 방식으로 스텝-바이-스텝(step-by-step)으로 서로 동기되어 동작한다.

각 AND 게이트(301, 401, 511, 및 512)의 출력 신호는 전이 조건 신호 (transition condition signal)로서의 기능을 수행한다.

도 5에서는 각 AND 게이트(301과 511)가 제1전력 관리 유닛(120)에 포함되고 각 AND 게이트(401과 512)가 제2전력 관리 유닛(220)에 포함되는 것으로 도시되었으나 실시 예에 각 AND 게이트(301과 511, 및 401과 512)는 로직 회로(101)에 구현될 수도 있다.

각 AND 게이트(301과 511)가 전력 관리 유닛(120)에 포함될 때, 전이 조건 신호(TCS1)는 각 AND 게이트(301 및 511)의 출력 신호를 포함한다. 또한, 각 AND 게이트(401과 512)가 전력 관리 유닛(220)에 포함될 때, 전이 조건 신호(TCS2)는 각 AND 게이트(401 및 512)의 출력 신호를 포함한다.

도 5에서는 각 전력 관리 유닛(120과 220)에서 사용되는 클락 신호의 주파수가 서로 동일한 경우를 가정한 것이다.

도 6은 도 2에 도시된 로직 회로를 포함하는 시스템-온 칩의 동작을 설명하기 위한 블록도의 다른 실시 예이고, 도 7은 도 6에 도시된 시스템-온 칩의 동작 타이밍도를 나타낸다.

도 6에서는 각 전력 관리 유닛(120과 220)과 로직 회로(101')에서 사용되는 각 클락 신호(CLK1, CLK2, 및 CLK3)의 주파수가 서로 다르다고 가정한다. 도 2부터 도 6까지를 참조하여, 각 전력 관리 유닛(120과 220)의 각 센트럴 시퀀서의 상태가 제1상태(S1)로부터 제2상태 (S2)로 전이하는 과정을 상세히 설명한다.

각 전력 관리 유닛(120과 220)의 각 센트럴 시퀀서의 상태가 제1상태(S1)로부터 제2상태(S2)로 전이하기 위해, 제1전력 관리 유닛(120)은 제1제어 회로(302), 제1동기 회로(303), 및 제1선택 회로(304)를 포함하고, 제2전력 관리 유닛(220)은 제2제어 회로(402), 제2동기 회로(403), 및 제2선택 회로(404)를 포함하고, 도 2에 도시된 로직 회로(101)의 다른 실시 예에 따른 로직 회로(101')는 제3동기 회로 (111), 제4동기 회로(112), AND 게이트(113), 제3제어 회로(114), 및 제5동기 회로 (115)를 포함한다.

전이 조건 신호로서 사용되는 제1AND 게이트(301)의 출력 신호는 제1전력 관리 유닛(120)의 제2피드백 신호로서의 기능을 수행한다. 전이 조건 신호로서 사용되는 제2AND 게이트(401)의 출력 신호는 제2전력 관리 유닛(220)의 제2피드백 신호로서의 기능을 수행한다.

제1제어 회로(302)는 제1동기 신호(CTG1)에 응답하여 제1AND 게이트(301)의 출력 신호의 활성화 구간을 제어하고, 제2제어 회로(402)는 제2동기 신호(CTG2)에 응답하여 제2AND 게이트(401)의 출력 신호의 활성화 구간을 제어한다.

즉, 제1제어 회로(302)는 제5동기 신호(CTG), 즉 제1피드백 신호(FB1)가 로우 레벨로부터 하이 레벨로 천이할 때까지 제1AND 게이트(301)의 출력 신호의 레벨을 하이 레벨로 유지한다. 부연하면, 제1제어 회로(302)는 제1동기 신호(CTG1)가 로우 레벨로부터 하이 레벨로 천이할 때까지 제1AND 게이트(301)의 출력 신호의 레벨을 하이 레벨로 유지한다.

제2제어 회로(302)는 제5동기 신호(CTG), 즉 제1피드백 신호(FB1)가 로우 레벨로부터 하이 레벨로 천이할 때까지 제2AND 게이트(401)의 출력 신호의 레벨을 하이 레벨로 유지한다. 부연하면, 제2제어 회로(402)는 제2동기 신호(CTG2)가 로우 레벨로부터 하이 레벨로 천이할 때까지 제2AND 게이트(401)의 출력 신호의 레벨을 하이 레벨로 유지한다.

제1클락 신호(CLK1)에 따라 동작하는 제1동기 회로(303)는 제5동기 신호 (CTG)를 래치하여 제1동기 신호(CTG1)를 출력한다. 제2클락 신호(CLK2)에 따라 동작하는 제2동기 회로(403)는 제5동기 신호(CTG)를 래치하여 제2동기 신호(CTG2)를 출력한다. 각 동기 회로(303과 403)는 래치, 예컨대 플립-플롭으로 구현될 수 있다.

제1선택 회로(304)는 선택 신호(SEL1)에 응답하여 제1AND 게이트(301)의 출력 신호, 즉 전이 조건 신호를 제2피드백 신호(FB2)로서 출력하거나 제1동기 회로 (303)의 출력 신호(CTG1)를 제1피드백 신호(FB1)로서 제1전력 관리 유닛(120)의 제1상태(S1)로 출력한다.

제2선택 회로(404)는 선택 신호(SEL1)에 응답하여 제2AND 게이트(401)의 출력 신호, 즉 전이 조건 신호를 제2피드백 신호(FB2)로서 출력하거나 제2동기 회로 (403)의 출력 신호(CTG2)를 제1피드백 신호(FB1)로서 제2전력 관리 유닛(220)의 제1상태(S1)로 출력한다. 예컨대, 각 선택 회로(304과 404)는 멀티플렉서로 구현될 수 있다.

실시 예에 따라 각 선택 회로(304과 404)로 공급되는 선택 신호는 서로 다를 수도 있다.

제3동기 회로(111)는 제1제어 회로(302)의 출력 신호(RD1)를 제3클락 신호 (CLK3)에 따라 래치하고 래치된 출력 신호(SRD1)를 출력한다. 제4동기 회로(112)는 제2제어 회로(402)의 출력 신호(RD2)를 제3클락 신호(CLK3)에 따라 래치하고 래치된 출력 신호(SRD2)를 출력한다.

AND 게이트(113)는 제3동기 회로(111)의 출력 신호(SRD1)와 제4동기 회로 (112)의 출력 신호(SRD2)를 논리곱 연산한다.

AND 게이트(113)의 출력 신호(CAR)에 따라 동작하는 제3제어 회로(114)의 출력 신호는 제3동기 회로(111)의 출력 신호(SRD1)와 제4동기 회로(112)의 출력 신호 (SRD2) 중에서 늦게 로우 레벨로부터 하이 레벨로 전이하는 신호, 예컨대 제4동기 회로(112)의 출력 신호(SRD2)에 응답하여 로우 레벨로부터 하이 레벨로 전이한다.

그 후에 제3제어 회로(114)의 출력 신호는 제3동기 회로(111)의 출력 신호 (SRD1)와 제4동기 회로(112)의 출력 신호(SRD2) 중에서 늦게 하이 레벨로부터 로우 레벨로 전이하는 신호, 예컨대 제3동기 회로(111)의 출력 신호(SRD1)에 응답하여 하이 레벨로부터 로우 레벨로 전이한다.

제5동기 회로(115)는 제3클락 신호(CLK3)에 응답하여 제3제어 회로(114)의 출력 신호를 래치하고 래치된 신호, 즉 제5동기 신호(CTG)를 각 동기 회로(303과 403)로 전송한다.

각 동기 회로(111, 112, 및 115)는 래치, 예컨대 플립-플롭으로 구현될 수 있다.

도 7에 도시된 화살표들은 요구 신호로서 사용되는 각 신호(RD1과 RD2)와 응답 신호로서 사용되는 신호(CTG)와의 관계만을 표시한다. 따라서, 각 중간 구성 요소(111, 112, 113, 114, 303, 및 403)의 동작에 따른 각 신호의 전이는 별도의 화살표들로 도시하지 않았다.

도 6과 도 7에 도시된 바와 같이, 각 전력 관리 유닛(120과 220)은 서로 다른 주파수를 갖는 각 클락 신호(CLK1과 CLK2)를 이용하여 동작한다. 각 전력 관리 유닛(120과 220)은 요구 신호(request signal)와 응답 신호(acknowledge signal)를 사용하는 핸드세이크(handshake) 방법에 따라 서로 통신한다.

각 전력 관리 유닛(120과 220)이 동종의 전력 제어 방법으로 제어될 때, 제1전력 관리 유닛(120)의 센트럴 시퀀서(120-1)의 제1상태(S1)가 제1피드백 신호 (FB1=CTG)에 연관된 제1동기 신호(CTG1)에 응답하여 제2상태(S2)로 전이하는 동시에 제2전력 관리 유닛(220)의 센트럴 시퀀서의 제1상태(S1)는 제1피드백 신호 (FB1=CTG)에 연관된 제2동기 신호(CTG2)에 응답하여 제2상태(S2)로 전이한다.

즉, 제1전력 관리 유닛(120)의 센트럴 시퀀서(120-1)의 제1상태(S1)는 제2전력 관리 유닛(220)의 센트럴 시퀀서의 제1상태(S1)가 완료될 때까지 자신의 제2상태(S2)로 전이하지 못함과 동시에 제2전력 관리 유닛(220)의 센트럴 시퀀서의 제1상태(S1)는 제1전력 관리 유닛(120)의 센트럴 시퀀서(120-1)의 제1상태(S1)가 완료될 때까지 자신의 제1상태(S2)로 전이하지 못한다.

따라서, 제1전력 관리 유닛(120)의 센트럴 시퀀서(120-1)의 제1상태(S1)와 제2전력 관리 유닛(220)의 센트럴 시퀀서의 제1상태(S1)는 서로 동기되고, 제1전력 관리 유닛(120)의 센트럴 시퀀서(120-1)의 제2상태(S2)와 제2전력 관리 유닛(220)의 센트럴 시퀀서의 제2상태(S2)는 서로 동기된다.

각 전력 관리 유닛(120과 220)의 각 센트럴 시퀀서의 상태가 현재 상태로부터 다음 상태로 전이하는 과정은 각 전력 관리 유닛(120과 220)의 각 센트럴 시퀀서의 상태가 제1상태(S1)로부터 제2상태(S2)로 전이하는 과정과 실질적으로 동일 또는 유사하다.

제1상태(S1)로부터 제2상태(S2)로 전이하기 위해 필요한 구성 요소들(302, 303, 304, 402, 403, 404, 및 111~115)의 세트(set)와 동일한 세트는 현재 상태로부터 다음 상태로 전이하기 위해 필요하다.

도 8은 도 1에 도시된 시스템-온 칩의 다른 실시 예에 따른 블록도를 나타낸다. 도 8에 도시된 시스템-온 칩(100A)은 도 2에 도시된 시스템-온 칩(100)과 달리 4개의 전력 블록들(111-1, 110, 210, 및 310)을 포함한다.

전력 블록(310)의 구조는 전력 블록(110)의 구조와 동일 또는 유사하다.

각 전력 블록(110, 210, 및 310)은 대응되는 버스를 통하여 서로 접속될 수 있다. 각 전력 블록(110, 210, 및 310)으로 공급되는 전력 또는 클락 신호의 주파수는 서로 동일할 수도 있고 서로 다를 수도 있다.

제3전력 블록(111-1)은 다수의 전력 관리 유닛들(120, 220, 및 320)과 로직 회로(101-1)를 포함한다. 예컨대, 제1전력 블록(111-1)으로는 전력이 항상 공급된다.

로직 회로(101-1)는 각 전력 관리 유닛(120, 210, 및 310)으로부터 출력된 각 전이 신호(TCS1, TCS2, 및 TCS3)를 수신하고, 선택 신호(SELi)에 따라 제1피드백 신호(FB1) 또는 제2피드백 신호(FB2, FB2', 및 FB2'')를 출력한다.

각 전력 관리 유닛(120, 220, 및 320)은 제1피드백 신호(FB1)에 따라 동종의 전력 관리 방법으로 서로 동기되어 동작한다. 따라서, 각 전력 관리 유닛(120, 220, 및 320)의 각 센트럴 시퀀서의 각 상태는 락스텝(lockstep) 방식으로 스텝-바이-스텝(step-by-step)으로 동기되어 동작한다.

그러나, 각 전력 관리 유닛(120, 220, 및 320)은 각 제2피드백 신호(FB2, FB2', 및 FB2'')에 따라 이종의 전력 관리 방법으로 서로 독립적으로 동작한다. 따라서, 각 전력 관리 유닛(120, 220, 및 320)의 각 센트럴 시퀀서의 각 상태는 서로 독립적이다.

도 9는 도 8에 도시된 로직 회로를 이용하여 다수의 이종의 전력 관리 유닛들을 서로 동기화하는 과정을 설명하기 위한 개념도이고, 도 10은 도 8에 도시된 로직 회로를 포함하는 시스템-온 칩의 동작을 설명하기 위한 블록도이다.

도 8부터 도 10을 참조하여, 시스템-온 칩(100A)의 동작을 설명하면 다음과 같다. 도 9에서 Sync는 동기화 구간 또는 동기와 동작을 나타낸다.

제1전력 관리 유닛(120)에 의하여 제어되는 제1전력 블록(110)의 포함된 타겟 전력 영역은 일련의 상태들(601-609)의 세트를 통하여 정상 동작 모드(Normal)로부터 저전력 모드(Power Save)로 진입하고, 제2전력 관리 유닛(220)에 의하여 제어되는 제2전력 블록(210)에 포함된 타겟 전력 영역은 일련의 상태들(611-619)의 세트를 통하여 정상 동작 모드(Normal)로부터 저전력 모드(Power Save)로 진입하고, 제3전력 관리 유닛(320)에 의하여 제어되는 제4전력 블록(310)에 포함된 타겟 전력 영역은 일련의 상태들(621-629)의 세트를 통하여 정상 동작 모드(Normal)로부터 저전력 모드(Power Save)로 진입한다고 가정한다.

또한, 각 전력 관리 유닛(120, 220, 및 320)의 유한 스테이트 머신에 포함된 일련의 상태들(601-609, 611-619, 및 621-629)의 세트(set)는 서로 동일하다고 가정한다.

제1전력 관리 유닛(120)에 의하여 제어되는 제1전력 블록(110)의 타겟 전력 영역은 CPU 정지(601), 버스 마스터 정지(602), DRAM 셀프-리프레쉬(self-refresh; 603), 클락 신호 정지(604), PLL(phase locked loop) 정지(605), 플립-플롭 리텐션 (retention) 시작(606), 패드 리텐션(607), 리셋 시작(608), 및 전력 오프(609)를 통하여 정상 동작 모드(Normal)로부터 저전력 모드(Power Save)로 진입한다.

제1피드백 신호(FB1)에 따라, 각 전력 관리 유닛(120, 220, 및 320)의 유한 스테이트 머신의 각 상태(예컨대, 601과 611과 621, 602과 612과 622, ..., 609과 619과 629)는 서로 동기화된다.

각 전력 관리 유닛(120, 220, 및 320)은 각 타겟 전력 영역에 포함된 CPU를 정지시키기 위해 각 서브-스테이트 머신(SFSM1, SFSM2, 및 SFSM3)으로 각 요구 신호(Req1, Req2, 및 Req3)를 전송하고, 각 서브-스테이트 머신(SFSM1, SFSM2, 및 SFSM3)은 각 요구 신호(Req1, Req2, 및 Req3)에 따라 주어진 행위 또는 주어진 일을 수행하고 수행 결과를 나타내는 각 응답 신호(Ack1, Ack2, 및 Ack3)를 AND 게이트(701)로 전송한다.

각 MUX(702, 703, 및 704)는 로우 레벨을 갖는 선택 신호(SEL11)에 따라 AND 게이트(701)의 출력 신호(FB1)를 제1피드백 신호(FB1)로서 각 전력 관리 유닛(120, 220, 및 320)으로 전송한다.

각 전력 관리 유닛(120, 220, 및 320)의 센트럴 시퀀스는 제1피드백 신호 (FB1)에 기초하여 동종의 전력 제어 방식에 따라 각 상태(601, 611, 및 621)를 다음 상태(602, 612, 및 622)로 전이시킨다.

그러나, 선택 신호(SEL11)가 하이 레벨일 때, 각 MUX(702, 703, 및 704)는 각 서브-스테이트 머신(SFSM1, SFSM2, 및 SFSM3)으로부터 출력된 각 응답 신호 (Ack1, Ack2, 및 Ack3)를 각 제2피드백 신호(FB2, FB2', 및 FB2'')로서 각 상태 (601, 611, 및 621)로 전송한다. 따라서, 각 전력 관리 유닛(120, 220, 및 320)의 센트럴 시퀀스는 각 제2피드백 신호(FB2, FB2', 및 FB2'')에 따라 이종의 전력 제어 방식에 따라 각 상태(601, 611, 및 621)를 다음 상태(602, 612, 및 622)로 독립적으로 전이시킨다.

상술한 바와 같이, 각 전력 관리 유닛(120, 220, 및 320)이 제1피드백 신호 (FB1)에 따라 동종의 전력 제어 방식으로 제어될 때, 각 전력 관리 유닛(120, 220, 및 320)은 마치 하나의 전력 관리 유닛처럼 동작한다.

전이 조건 신호(TCS1)는 제1전력 관리 유닛(120)의 각 서브-스테이트 머신으로부터 출력된 각 응답 신호를 포함하고, 전이 조건 신호(TCS2)는 제2전력 관리 유닛(220)의 각 서브-스테이트 머신으로부터 출력된 각 응답 신호를 포함하고, 전이 조건 신호(TCS3)는 제3전력 관리 유닛(320)의 각 서브-스테이트 머신으로부터 출력된 각 응답 신호를 포함한다.

도 11은 도 1 또는 도 8에 도시된 시스템-온 칩의 동작을 설명하기 위한 플로우차트이다.

도 1부터 도 11을 참조하면, 서로 다른 전력 블록에 포함된 서로 다른 타겟 전력 영역의 동작 여부 및/또는 전력 공급 여부를 제어하는 각 전력 관리 유닛 (120, 220, 및 320)은 CPU로부터 출력된 요구 신호, 즉 동작 제어 신호를 수신하고 수신된 요구 신호에 따라 전력 제어 동작을 수행한다(900).

로직 회로(101, 101' 또는 101-1)는 선택 신호(SELi, 예컨대, 1, 2, 또는 11, 총괄적으로 SEL)가 로우 레벨인지 또는 하이 레벨인지의 여부를 판단한다(910).

선택 신호(SEL)가 로우 레벨일 때, 로직 회로(101, 101', 또는 101-1)는 각 전력 관리 유닛(120, 220, 및 320)으로부터 출력된 전이 조건 신호를 논리 조합, 예컨대 논리곱 연산을 수행하여 생성된 제1피드백 신호를 각 전력 관리 유닛(120, 220, 및 320)으로 출력한다. 따라서, 각 전력 관리 유닛(120, 220, 및 320)은 상기 제1피드백 신호에 응답하여 동종의 전력 제어 방법에 따라 각 타겟 전력 영역의 동작을 제어할 수 있다(920).

그러나, 선택 신호(SEL)가 하이 레벨일 때, 로직 회로(101, 101', 또는 101-1)는 각 전력 관리 유닛(120, 220, 및 320)으로부터 출력된 전이 조건 신호를 바이패스하여 제2피드백 신호로서 각 전력 관리 유닛(120, 220, 및 320)으로 출력한다.

따라서, 각 전력 관리 유닛(120, 220, 및 320)은 상기 제2피드백 신호에 응답하여 이종의 전력 제어 방법에 따라 각 타겟 전력 영역의 동작을 독립적으로 제어할 수 있다(930).

상술한 바와 같이, 동종의 전력 제어 방식에 따라 각 전력 관리 유닛의 각 상태는 다른 전력 관리 유닛의 각 상태와 동기를 맞추는 기능을 수행할 수 있다.

본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

10: 전자 시스템
100: 시스템-온 칩
101, 101-1: 로직 회로
110, 210, 310: 전력 블록
120, 220, 320: 전력 관리 유닛
120-1: 센트럴 시퀀서
140-1~140-m: 전력 영역
240-1~240-m': 전력 영역

Claims (20)

1. 각각이 다수의 전력 영역들 각각의 동작을 독립적으로 제어하기 위해 독립적으로 동작하는 다수의 이종의 전력 관리 유닛들; 및
   선택 신호들에 응답하여, 상기 다수의 이종의 전력 관리 유닛들 각각으로부터 출력된 전이 조건 신호를 논리 조합하여 제1피드백 신호를 생성하고, 상기 제1피드백 신호를 상기 다수의 이종의 전력 관리 유닛들 각각으로 출력하는 로직 회로를 포함하며,
   상기 다수의 이종의 전력 관리 유닛들 각각은 상기 제1피드백 신호에 응답하여 동종의 전력 제어 방법으로 서로 동기되어 동작하고,
   상기 로직 회로가, 상기 선택 신호들에 응답하여, 상기 다수의 이종의 전력 관리 유닛들 각각으로부터 출력된 상기 전이 조건 신호를 제2피드백 신호로서 상기 다수의 이종의 전력 관리 유닛들 각각으로 바이패스 할 때,
   상기 다수의 이종의 전력 관리 유닛들 각각은 상기 제2피드백 신호에 응답하여 이종의 전력 제어 방식으로 서로 독립적으로 동작하는 시스템-온 칩.
2. 제1항에 있어서,
   상기 다수의 이종의 전력 관리 유닛들 각각은 동일한 상태들의 세트를 갖는 스테이트 머신을 포함하고,
   상기 동종의 전력 제어 방법으로 서로 동기되어 동작할 때, 상기 다수의 이종의 전력 관리 유닛들 각각의 상기 상태들 각각은 락스텝(lockstep) 방법으로 서로 동기되어 동작하는 시스템-온 칩.
3. 제1항에 있어서,
   상기 다수의 이종의 전력 관리 유닛들과 상기 로직 회로는 항상 전력이 공급되는 전력 블록에 함께 구현되고,
   상기 다수의 전력 영역들 각각의 상기 동작은 전력 공급 여부 또는 클락 신호의 공급 여부에 따라 결정되는 시스템-온 칩.
4. 삭제
5. 제1항에 있어서, 상기 로직 회로는,
   상기 다수의 이종의 전력 관리 유닛들 각각으로부터 출력된 상기 전이 조건 신호를 수신하여 논리곱하는 논리곱 게이트; 및
   상기 선택 신호들에 응답하여, 각각이 상기 논리곱 게이트의 출력 신호를 상기 제1피드백 신호로서 출력하거나 상기 다수의 이종의 전력 관리 유닛들 각각으로부터 출력된 상기 전이 조건 신호를 상기 제2피드백 신호로서 출력하는 다수의 선택 회로들을 포함하는 시스템-온 칩.
6. 제1항에 있어서, 상기 로직 회로는,
   상기 다수의 이종의 전력 관리 유닛들 각각으로부터 출력된 상기 전이 조건 신호를 논리곱 연산하는 논리곱 게이트를 이용하여 상기 제1피드백 신호를 출력하는 시스템-온 칩.
7. 제1항에 있어서,
   상기 다수의 이종의 전력 관리 유닛들 각각이 서로 다른 주파수를 갖는 클락 신호에 따라 동작할 때,
   상기 로직 회로는 상기 다수의 이종의 전력 관리 유닛들 중에서 어느 하나에서 사용되는 클락 신호에 응답하여 동작하는 동기 회로를 이용하여 상기 제1피드백 신호를 출력하는 시스템-온 칩.
8. 제1항에 있어서,
   서로 다른 주파수를 갖는 클락 신호에 따라 동작하는 상기 다수의 이종의 전력 관리 유닛들 각각은,
   동기 신호에 응답하여 상기 다수의 이종의 전력 관리 유닛들 각각으로부터 출력된 상기 전이 조건 신호의 활성화 구간을 제어하는 제어 회로;
   상기 클락 신호에 응답하여 상기 제1피드백 신호를 래치하여 상기 동기 신호를 출력하는 제1동기 회로; 및
   상기 선택 신호들에 응답하여 상기 전이 조건 신호 또는 상기 동기 신호를 출력하는 선택 회로를 포함하며,
   상기 다수의 이종의 전력 관리 유닛들 각각은 상기 다수의 이종의 전력 관리 유닛들 각각으로부터 출력된 상기 전이 조건 신호에 응답하여 상기 이종의 전력 제어 방법으로 서로 독립적으로 동작하거나 상기 제1피드백 신호에 응답하여 상기 동종의 전력 제어 방법으로 서로 동기되어 동작하는 시스템-온 칩.
9. 제8항에 있어서,
   상기 로직 회로는 상기 다수의 이종의 전력 관리 유닛들 중에서 어느 하나에서 사용되는 클락 신호에 응답하여 동작하는 제2동기 회로를 이용하여 상기 제1피드백 신호를 출력하는 시스템-온 칩.
10. 선택 신호들에 응답하여, 다수의 전력 영역들 각각의 동작을 제어하기 위한 다수의 전력 관리 유닛들 각각으로부터 출력된 전이 조건 신호를 논리 조합하여 생성된 제1피드백 신호 또는 상기 다수의 전력 관리 유닛들 각각으로부터 출력된 상기 전이 조건 신호를 제2피드백 신호로서 출력하는 단계; 및
    상기 다수의 전력 관리 유닛들 각각은, 상기 제1피드백 신호에 응답하여 동종의 전력 제어 방법으로 서로 동기되어 동작하고 상기 제2피드백 신호에 응답하여 이종의 전력 제어 방법으로 서로 독립적으로 동작하는 단계를 포함하는 시스템-온 칩의 전력 제어 방법.
11. 제10항에 있어서,
    상기 제1피드백 신호는 상기 다수의 전력 관리 유닛들 각각으로부터 출력된 상기 전이 조건 신호의 논리곱 결과에 따라 생성된 신호이고,
    상기 제2피드백 신호는 상기 다수의 전력 관리 유닛들 각각으로부터 출력된 상기 전이 조건 신호인 시스템-온 칩의 전력 제어 방법.
12. 제10항에 있어서,
    상기 동종의 전력 제어 방법으로 동작하는 상기 다수의 전력 관리 유닛들 각각의 상태는 상기 제1피드백 신호에 응답하여 락스텝(lockstep) 방법으로 서로 동기되는 시스템-온 칩의 전력 제어 방법.
13. 제10항에 있어서,
    상기 다수의 이종의 전력 관리 유닛들 각각이 서로 다른 주파수를 갖는 클락 신호에 따라 동작할 때,
    상기 제1피드백 신호는 상기 다수의 이종의 전력 관리 유닛들 중에서 어느 하나에서 사용되는 클락 신호에 응답하여 동작하는 동기 회로를 이용하여 생성된 신호이고,
    상기 제2피드백 신호는 상기 다수의 전력 관리 유닛들 각각으로부터 출력된 상기 전이 조건 신호인 시스템-온 칩의 전력 제어 방법.
14. 시스템-온 칩; 및
    상기 시스템-온 칩에 의하여 제어되는 디스플레이를 포함하며,
    상기 시스템-온 칩은,
    각각이 다수의 전력 영역들 각각의 동작을 독립적으로 제어하기 위해 독립적으로 동작하는 다수의 이종의 전력 관리 유닛들; 및
    선택 신호들에 응답하여, 상기 다수의 이종의 전력 관리 유닛들 각각으로부터 출력된 전이 조건 신호를 논리 조합하여 제1피드백 신호를 생성하고, 상기 제1피드백 신호를 상기 다수의 이종의 전력 관리 유닛들 각각으로 출력하는 로직 회로를 포함하며,
    상기 다수의 이종의 전력 관리 유닛들 각각은 상기 제1피드백 신호에 응답하여 동종의 전력 제어 방법으로 서로 동기되어 동작하고,
    상기 로직 회로가, 상기 선택 신호들에 응답하여, 상기 다수의 이종의 전력 관리 유닛들 각각으로부터 출력된 상기 전이 조건 신호를 제2피드백 신호로서 상기 다수의 이종의 전력 관리 유닛들 각각으로 바이패스 할 때,
    상기 다수의 이종의 전력 관리 유닛들 각각은 상기 제2피드백 신호에 응답하여 이종의 전력 제어 방식으로 서로 독립적으로 동작하는 휴대용 장치.
15. 제14항에 있어서,
    상기 다수의 이종의 전력 관리 유닛들 각각이 동일한 상태들의 세트를 갖는 스테이트 머신을 포함하고 상기 동종의 전력 제어 방법으로 서로 동기되어 동작할 때,
    상기 다수의 이종의 전력 관리 유닛들 각각의 상기 상태들 각각은 락스텝 (lockstep) 방법으로 서로 동기되어 동작하는 휴대용 장치.
16. 제14항에 있어서,
    상기 다수의 이종의 전력 관리 유닛들과 상기 로직 회로는 항상 전력이 공급되는 전력 블록에 함께 구현되고,
    상기 다수의 전력 영역들 각각의 상기 동작은 전력 공급 여부 또는 클락 신호의 공급 여부에 따라 결정되는 휴대용 장치.
17. 삭제
18. 제14항에 있어서, 상기 로직 회로는,
    상기 다수의 이종의 전력 관리 유닛들 각각으로부터 출력된 상기 전이 조건 신호를 수신하여 논리곱하는 논리곱 게이트; 및
    상기 선택 신호들에 응답하여, 각각이 상기 논리곱 게이트의 출력 신호를 상기 제1피드백 신호로서 출력하거나 상기 다수의 이종의 전력 관리 유닛들 각각으로부터 출력된 상기 전이 조건 신호를 상기 제2피드백 신호로서 출력하는 다수의 선택 회로들을 포함하는 휴대용 장치.
19. 제14항에 있어서,
    상기 다수의 이종의 전력 관리 유닛들 각각이 서로 다른 주파수를 갖는 클락 신호에 따라 동작할 때,
    상기 로직 회로는 상기 다수의 이종의 전력 관리 유닛들 중에서 어느 하나에서 사용되는 클락 신호에 응답하여 동작하는 동기 회로를 이용하여 상기 제1피드백 신호를 출력하는 휴대용 장치.
20. 제14항에 있어서,
    상기 시스템-온 칩과 데이터 통신하는 모뎀 칩을 더 포함하는 휴대용 장치.

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