JP6244005B2 - 単一インダクタ・マルチ出力（ｓｉｍｏ）ｄｃ−ｄｃコンバータ回路のための方法及び装置 - Google Patents

Description

本明細書に記載のいくつかの実施形態は、概して、埋込システムにおける集積回路（ＩＣ）の電力消費を最小限に抑えるためのシステム及び方法に関する。

埋込システムは、例えば、モニタリング、検出、制御、セキュリティ機能の提供を含む、様々な用途に使用可能である。通常このような埋込システムは、比較的厳しいサイズ制限、電力消費、環境生存性に応じ、特定の用途に合わせられている。

特に、ある種の埋込システムは、センサーノード、例えば、一つ又は複数の生理学的パラメータを検出したりモニタリングしたりするためのセンサーノードを含むことができる。センサーノードはＩＣとして実装され、生理学的情報の継続的なモニタリング、作動及び記録を可能にしたり、自動又は遠隔フォローアップを容易にし、悪化する生理学的状態の存在下で一つ又は複数の警告を発したりするなどして、医療提供者に大きな利益をもたらす。このようなセンサーノードによって得られた生理学的情報は、糖尿病やぜんそく、心臓疾患、又は、その他の病気や疾患の診断、予防、対処に使用される他のシステムに転送することができる。

センサーノードは、例えば、長期にわたるモニタリング性能及び／又は耐久性などの特定の特徴を有していれば、患者や介護者にとって特別な価値を提供することになる。医療費の高騰や、遠隔患者フォローアップや遠隔治療へと移行する医療提供者の増加につれ、メンテナンスや交換、手動による再充電を行わずとも長い寿命を有するセンサーノードが、ますます重要視されている。一般に入手可能なセンサーノードは、長期的な動作性能や耐久性の欠如が、その幅広い採用の妨げとなっていると考えられる。

集積回路（ＩＣ）設計においては、電力管理技術を採用することで電力消費を最小限に抑える、又は、軽減することが望ましい。例えば、ＩＣの電源をその性能要求に応じて調整する動的電圧制御（Ｄｙｎａｍｉｃ Ｖｏｌｔａｇｅ Ｓｃａｌｉｎｇ：ＤＶＳ）など、電力消費を最小限に抑える、又は、軽減する既知の方法には、ＤＣ−ＤＣコンバータの出力コンデンサ（ＣＬ）が通常大きいために整定時間が長引くなど、実用的な実装にいくつかの欠点がある。また、コンデンサに蓄えられたエネルギーも通常大きいため、出力電圧の変更にはエネルギーオーバーヘッドがかかる。通常、そのようなオーバーヘッドによって、ＶＤＤの制御可能速度、ひいては節約可能なエネルギー量が制限される。

例えば、パンオプティック動的電圧制御（ＰＤＶＳ）などのその他の既知の方法も、ＰＤＶＳ技術の実装に少なくとも三つのＤＣ−ＤＣコンバータ、異なるルーティング装置、スイッチ、レベル・コンバータを使用するといった欠点を有する。そのように多数の部品があると、実装に大きな回路面積が必要となり、コストも増大する。

従って、埋込システムに使用されるＩＣにより電力消費を最小限に抑える、エネルギー効率かつコスト効率が高い方法を実施するための装置及び方法への需要がある。

いくつかの実施形態において、装置は、出力ノード群を有する単一インダクタ・マルチ出力（ＳＩＭＯ）直流（ＤＣ−ＤＣ）コンバータ回路を備えている。この装置は、また、ＳＩＭＯ ＤＣ−ＤＣコンバータ回路と動作可能に接続され、操作ブロック群を有するパンオプティック動的電圧制御（Ｐａｎｏｐｔｉｃ Ｄｙｎａｍｉｃ Ｖｏｌｔａｇｅ Ｓｃａｌｉｎｇ：ＰＤＶＳ）回路も備えている。操作ブロック群の各操作ブロックは、電源電圧レール群の内の一つの電源電圧レールから電力を取り出す。さらに、出力ノード群の各出力ノードは、電源電圧レール群の電源電圧レールに一意的に関連付けられている。

図１は、マルチコアシステムの既知の動的電圧制御（ＤＶＳ）回路の概略説明図である。 図２は、マルチコアシステムの既知のパンオプティック動的電圧制御（ＰＤＶＳ）回路の概略説明図である。 図３は、一実施形態に係る、単一インダクタ・マルチ出力（ＳＩＭＯ）コンバータ回路の概略説明図である。 図４（Ａ）は、一実施形態に係る、ハイサイドスイッチとローサイドスイッチを有するＳＩＭＯコンバータ回路を示す概略説明図であり、図４（Ｂ）は、図４（Ａ）に示すスイッチのそれぞれの状態が含まれ得るタイミングチャートの説明図である。 図５は、一実施形態に係る、動的電圧制御（ＤＶＳ）機能ブロックに接続可能なＳＩＭＯコンバータ回路の概略説明図である。 図６は、図５に示すインダクタに対応するインダクタ電流のグラフ説明図である。 図７（Ａ）は、インダクタ電流のシミュレーションを示す図であり、図７（Ｂ）は、インダクタの第１端子の電圧を示す図である。 図８（Ａ）は、図３、図５のコンパレータ回路の各コンパレータ入力に応じて得られるコンパレータ回路出力を示すグラフ図であり、図８（Ｂ）は、図８（Ａ）のコンパレータ回路出力が得られるトランジスタ構成を示す概略説明図である。 図９は、図５に示すＳＩＭＯコンバータ回路から得られる各測定出力ノード電圧の例を示す図である。 図１０は、負荷電流に対してプロットされ、図５に示すようなマルチ出力ＳＩＭＯコンバータ回路の出力によって得られるような０．９ＶＤＣコンバータ回路の、測定効率の例を示す図である。 図１１は、一実施形態に係る、ＰＤＶＳシステムを駆動するＳＩＭＯ ＤＣ−ＤＣコンバータ回路の実装を概略的に示すブロック図である。 図１２は、図１１のＳＩＭＯコンバータ回路の一部に対応するＤＣ−ＤＣコンバータのハイサイド（ＨＳ）スイッチング制御を行う既知の制御方式を示す図である。 図１３は、一実施形態に係る、ＨＳ制御方式の回路を示す概略説明図である。 図１４（Ａ）〜（Ｈ）は、個別のＤＣ−ＤＣコンバータ回路のハイサイド（ＨＳ）制御回路の挙動を示す図である。 図１５は、異なる負荷における減結合コンデンサの異なる値に対するリップル電圧のシミュレーション結果を示す図である。 図１６（Ａ）、（Ｂ）は、軽負荷、重負荷それぞれの状態での出力電圧とインダクタ電流のシミュレーション結果を示す図である。 図１７（Ａ）は、コンパレータ静止電流に対するリップル変動の例を示す図であり、図１７（Ｂ）は、出力負荷が１０ナノ秒間に１００μＡから１０ｍＡに変化する場合のコンパレータの状態の例を示す図である。 図１８（Ａ）〜（Ｄ）は、ＳＩＭＯ ＤＣ−ＤＣコンバータ回路の（ローサイド）回路挙動を示す図である。 図１９は、一実施形態に係る、ＳＩＭＯ制御部の回路図である。 図２０（Ａ）、（Ｂ）は、それぞれ、出力レール上における異なるシナリオでの負荷電流分布の例を示す図である。 図２１（Ａ）は、特定の出力制御優先順位に従って、図１１に示すようなＳＩＭＯ ＤＣ−ＤＣコンバータ回路から得られるような各測定出力ノード電圧の例を示す図であり、図２１（Ｂ）は、第２の異なる出力制御優先順位に従って、図１１に示すようなＳＩＭＯ ＤＣ−ＤＣコンバータ回路から得られるような各測定出力ノード電圧の例を示す図である。 図２２（Ａ）は、図２２（Ｂ）の例と比較して重負荷における、図１１に示すようなＳＩＭＯ ＤＣ−ＤＣコンバータ回路から得られるような測定出力ノード電圧の例を示す図であり、図２２（Ｂ）は、図２２（Ａ）の例と比較して軽〜中負荷における、図１１に示すようなＳＩＭＯ ＤＣ−ＤＣコンバータ回路から得られるような測定出力ノード電圧の例を示す図である。 図２３（Ａ）は、スタンドアロンで、もしくは、マルチ出力構成の他の出力と共に動作可能な０．９ＶＤＣコンバータ回路の測定効率の例を示す図であり、図２３（Ｂ）は、スタンドアロンで、もしくは、マルチ出力構成の他の出力と共に動作可能な０．７ＶＤＣコンバータ回路の測定効率の例を示す図であり、図２３（Ｃ）は、スタンドアロンで、もしくは、マルチ出力構成の他の出力と共に動作可能な０．４ＶＤＣコンバータ回路の測定効率の例を概して示す図であり、図２３（Ｄ）は、図１１に示すようなＳＩＭＯ ＤＣ−ＤＣコンバータ回路であって、かつ低静電流コンパレータと高静電流コンパレータを有するＳＩＭＯ ＤＣ−ＤＣコンバータ回路から得られるような０．４ＶＤＣコンバータ回路の測定効率の例を概して示す図である。 図２４は、図１１に示すようなＳＩＭＯ ＤＣ−ＤＣコンバータ回路の少なくとも一部を備え得る集積回路の金型マイクロ写真の例を示す図である。 図２５は、一実施形態に係る、一つ又は複数のコンバータ回路を用いた出力電圧制御方法を示すフローチャートである。

いくつかの実施形態において、装置は、出力ノード群を有する単一インダクタ・マルチ出力（ＳＩＭＯ）直流（ＤＣ−ＤＣ）コンバータ回路を備えている。この装置は、また、ＳＩＭＯ ＤＣ−ＤＣコンバータ回路と動作可能に接続され、操作ブロック群を有するパンオプティック動的電圧制御（Ｐａｎｏｐｔｉｃ Ｄｙｎａｍｉｃ Ｖｏｌｔａｇｅ Ｓｃａｌｉｎｇ：ＰＤＶＳ）回路も備えている。操作ブロック群の各操作ブロックは、電源電圧レール群の内の一つの電源電圧レールから電力を取り出す。さらに、出力ノード群の各出力ノードは、電源電圧レール群の電源電圧レールに一意的に関連付けられている。

いくつかの実施形態において、装置は、出力ノード群と、コンパレータ群と、そのコンパレータ群に動作可能に接続されたスイッチ群とを有する単一インダクタ・マルチ出力（ＳＩＭＯ）ＤＣ−ＤＣコンバータ回路を備えている。コンパレータ群とスイッチ群とによって、出力ノード群を制御するヒステリシスベースの出力が定義されている。コンパレータ群の各コンパレータは、出力ノード群の出力ノードに一意的に関連付けられ、その出力ノード群の各出力ノードは、回路ブロック群の回路ブロックに一意的に関連付けられている。

いくつかの実施形態において、装置は、単一インダクタ・マルチ出力（ＳＩＭＯ）コンバータ回路を備え、そのＳＩＭＯコンバータ回路は、出力ノード群と、インダクタと、回路ブロック群とを備えている。回路ブロック群の各回路ブロックは、出力ノード群に接続されている。ＳＩＭＯコンバータ回路は、一連の期間にわたって動作可能である。また、ＳＩＭＯコンバータ回路は、一連の期間の各期間において、出力ノード群から一つの出力ノードを優先させることが可能であり、それによって、その優先された一つの出力ノードは、残りの出力ノードよりも先にインダクタから電流を受け取ることとなる。

いくつかの実施形態において、装置は、第１スイッチの制御入力に与えられる制御信号に応えて、第１入力ノードをインダクタの第１端子に接続可能な第１スイッチを備えた電圧コンバータ回路を含む埋込システムを備えている。この装置は、また、第１コンパレータ回路と、第２コンパレータ回路と、第２入力ノードとインダクタの第１端子に接続された第１スイッチとの間に接続されたダイオードと、特定の出力制御優先順位に基づき、第１コンパレータの出力又は第２コンパレータの出力をスイッチの制御入力に選択的に接続可能な制御回路とを備えている。この制御回路は、また、特定の出力制御優先順位に基づき、インダクタの第２端子を第１出力ノード又は第２出力ノードに選択的に接続可能である。

本明細書で使用されているように、単数形の「ａ」、「ａｎ」、「ｔｈｅ」には、文脈上明白に他の意味に解釈すべき場合を除いて、複数形の指示対象が含まれる。そのため、例えば、「ａ ｃｏｍｐａｒａｔｏｒ（コンパレータ）」という用語は、単一のコンパレータ又はコンパレータの組み合わせを意味するよう意図されている。

センサーノードなどの埋込システムでは、複数の電源ドメインもしくは出力電圧が使用可能である。このようなシステムには、システムの一部として含まれる各種機能ブロック用の電力を供給する電源回路を備えることが可能である。電源回路の出力は、調整又は選択が可能であって、エネルギー源の状態に関する情報に基づき、各機能ブロックに動作可能に接続可能である。

例えば、利用可能なエネルギーが豊富にある場合、機能ブロックには、処理性能を高めるよう調整又は選択された電源電圧によって供給可能である。同様に、利用可能なエネルギーに限りがある場合、機能ブロックには、処理性能の低下という代価を払うことになるかもしれないが、エネルギーを節約するよう調整又は選択された電源電圧によって供給可能である。ある方法においては、処理要求又はエネルギー源の状態のいずれか又は両方に基づき、リアルタイムで利用可能な電源電圧をディザー又は選択するといった動的電圧制御（Ｄｙｎａｍｉｃ Ｖｏｌｔａｇｅ Ｓｃａｌｉｎｇ：ＤＶＳ）法が使用可能である。しかしながら、上述のように、ＤＶＳにはいくつかのオーバーヘッドがかかる。

図１は、マルチコアシステムの既知の動的電圧制御（Ｄｙｎａｍｉｃ Ｖｏｌｔａｇｅ Ｓｃａｌｉｎｇ：ＤＶＳ）回路の概略説明図である。図１において、ＤＶＳは、第１コア１３０、第２コア１４０、第３コア１５０を含む単一ＶＤＤであるマルチコアシステム１００用のものである。このＶＤＤは、ＩＣの性能や電力需要に従って制御される。ＤＶＳ制御部１１０は、その性能要求に従ってＩＣ電源を調整する。図１に示すＤＶＳシステムの実装には、いくつかのオーバーヘッドがかかる。ＤＣ−ＤＣコンバータ１２０の出力コンデンサ（ＣＬ）は通常大きいので、整定時間も長い。また、コンデンサ（ＣＬ）に蓄えられたエネルギー量も大きいため、出力電圧の変更にはエネルギーオーバーヘッドがかかる。通常、そのようなオーバーヘッドによって、ＶＤＤの制御可能速度、ひいては節約可能なエネルギー量が制限される。また、個々のコア１３０〜１５０はそれぞれの最適電圧で動作しないため、ＤＶＳの柔軟性も制限される。各コア１３０、１４０、１５０をそれぞれのＶＤＤで動作させることによって、さらなる節電が可能となる。しかしながら、この目的で使用するＤＣ−ＤＣコンバータ１２０の数は、コア１３０〜１５０の数と共に直線的に増加する。低ドロップ・アウト（ＬＤＯ）やスイッチド・キャパシタ・コンバータは、この場合も節電を制限する低効率ではあるが、マルチコアシステムのＤＶＳを実装するためのオンチップ・オプションを提示する。ＤＶＳの限界を克服するために使用されてきた別の手法として、パンオプティック動的電圧制御（ＰＤＶＳ）がある。

図２は、マルチコアシステムの既知のパンオプティック動的電圧制御（ＰＤＶＳ）回路の概略説明図である。マルチコアシステム２００は、第１コア（又はブロック）２５０、第２コア（又はブロック））２６０、第３コア（又はブロック）２７０を備えている。マルチコアシステム２００内の各コア２５０〜２７０は、ヘッダースイッチ２９０を介して３つの異なるＶＤＤ又は電圧レールのいずれかに接続可能である。コア又はブロック２５０〜２７０は、ＩＣの電力又は性能要件によって、所定のＶＤＤレールに接続可能であり、各ＶＤＤレールには、各ＤＣ−ＤＣコンバータ２２０〜２４０から電圧が供給される。ＰＤＶＳ制御部２１０は、マルチコアシステム２００の性能に従って、適切なＤＣ−ＤＣコンバータ２２０〜２４０に電圧（又は電流）を供給する。これによって、コア２５０〜２７０がある電圧から他の電圧へ切り替え可能となる。３つの異なる電圧レベルを用いることで、ブロック又はコア２５０〜２７０が電圧ディザリング法によりほぼ最適な電圧で動作するようにできる。ＰＤＶＳ技術を用いることによって、既知のＤＶＳ回路のいくつかの制約を克服することができる。ＰＤＶＳ回路において、各ブロックは、理論上、ほぼその最適電圧で動作させることが可能であり、全体の節電向上につながる。ＰＤＶＳ回路の電圧レールは固定され、コア（又はブロック）２５０〜２７０は、スループット要求により、それらのレールに接続される。ＰＤＶＳ回路において電圧レベルを固定することで、通常、ＤＣ−ＤＣコンバータのオーバーヘッドコストが原因で既知のＤＶＳ技術に存在する整定時間やエネルギーオーバーヘッドコストが解消又は低減される。その結果、ＰＤＶＳ回路では、より高速な電圧制御技術を実施することができ、さらなる節電が可能となる。しかしながら、ＰＤＶＳ回路の実装には、複数のＤＣ−ＤＣコンバータ２２０〜２４０が含まれ、各ＤＣ−ＤＣコンバータ２２０〜２４０により各ＶＤＤラインへの供給が行われる。関連するその他のコストとしては、ＰＤＶＳ回路で使用されるルーティング、スイッチ、レベル・コンバータ（ＬＶＬ）２７５〜２７９による面積の増大が挙げられる。ＬＶＬ２７５〜２７９は、システムバス２８０を介して互いに動作可能に接続される。スイッチ２９０やＬＶＬ２７５〜２７９の面積オーバーヘッドは、各コア（又はブロック）に対して１５％未満であり、エネルギー利益を考えてもそれほど大きなコストとはならない。しかしながら、ＰＤＶＳ回路の実装に使用される複数のＤＣ−ＤＣコンバータ２２０〜２４０のコストは、図１に示すような単一ＶＤＤＤＶＳ回路を実装するシステムに比べて、相当なコストになる場合がある。

埋込システムには、機能ブロックを、一つ又は複数の高集積の半導体装置の一部として備えることができる。例えば、メモリ回路、汎用処理回路、特定用途向け処理回路の一つ又はそれ以上を共用集積回路上に含むことができる。このような集積回路を、「システム・オン・ア・チップ」又はＳｏＣと称することができる。今では、とりわけ、センサーノードなどの埋込システムに含まれる一つ又は複数の回路には、超低電力（ＵＬＰ）技術が適用可能であるというのが定説である。例えば、ＳｏＣには、エネルギー保存などの閾値下動作のために構成された一つ又は複数のアナログ又はデジタル部が含まれ得る。システムの特定部分の動作を無効にする又は停止させる電力又はクロックゲーティングや、電力消費を低減するようデューティサイクル、クロック周波数（例えば、クロック・スロットリング）、供給パラメータ（例えば、電源電圧スロットリング）の調整を含むその他の技術を、閾値下動作の代わり、又はそれに加えて利用可能である。

一つの方法においては、各電源電圧（例えば、各電源ＶＤＤ「レール」）を個別の電源制御回路によって与えることができる。例えば、そのような各電源制御回路には、エネルギー源（例えば、バッテリーや環境発電回路）から与えられるエネルギーを特定の制御出力電圧に変換させる線形（例えば、散逸）又はスイッチング・トポロジーが含まれることがある。

その一方、とりわけ、個別の電源回路は、少数又は単一のマルチ出力電源制御回路に置き換え可能であることが認識されている。このようなマルチ出力の手法によって、電源回路の設置面積の低減、部品（とりわけ個別部品）数の軽減、効率の向上が可能となる。例えば、単一インダクタ・マルチ出力（ＳＩＭＯ）トポロジーは、単一インダクタの使用など、複数の個別の制御出力電圧を与えることができる。このようなＳＩＭＯトポロジーは、例えば、センサーノードの一部として含まれるなどして、各制御出力電圧をＵＬＰ ＳｏＣに与えるのに使用可能である。このＵＬＰ ＳｏＣには、処理要求に基づき、もしくは、利用可能エネルギーに関する情報に応じて、制御可能又は選択可能な電源電圧を用いて動作する機能ブロックが含まれ得る。

ＰＤＶＳ回路の３つの出力レールは、低コストかつ高効率な解決法であるＳＩＭＯアーキテクチャによって生成可能である。コストやシステムボリュームのさらなる低減には、コンデンサの集積が可能である。コンデンサの集積は、例えば、低い容量を使用する場合に可能である。しかしながら、低容量の使用により、通常、電源のリップルが増大する。この問題を軽減するためには、低オンチップ・容量が使用可能である。電源のリップルは、本明細書に記載のヒステリシス制御方式によって軽減可能である。さらに、ＳＩＭＯを使用することで、一般的に、異なるＶＤＤレールでの負荷変化に起因する高リップルや交差調整の問題も引き起こされる。この問題は、本明細書に記載されているようなＰＤＶＳシステムで利用可能な負荷情報に基づいて、ＳＩＭＯコンバータ自体を構成可能に設計することで対処することができる。

以下において、ＰＤＶＳ技術の特徴を用いた、オンチップ・コンデンサを有するＳＩＭＯ ＤＣ−ＤＣコンバータの設計について説明する。この設計によって、コスト効率が高く、かつ、エネルギー効率も高い方法でブロックレベルＤＶＳを実装することが可能になる。本明細書に記載のいくつかの実施形態は、実用的なＰＤＶＳの実装であり、低コストかつ効率的なＰＤＶＳの実装を行う。ＳＩＭＯの利用によって、そのような実施形態における複数のＤＣ−ＤＣコンバータ要求にかかるコストを低減することができる。このような実施形態においては、例えば、それぞれ０．９Ｖ、０．７Ｖ、０．４Ｖ、最大効率８６％、統合容量を有する３つの出力レールが得られる。

図３は、一実施形態に係る、単一インダクタ・マルチ出力（ＳＩＭＯ）コンバータ回路の概略説明図である。ＳＩＭＯコンバータ回路３００は、図２４に例示されるように、集積回路の一部として含むことができる。例として、ＳＩＭＯコンバータ回路３００には、インダクタ３０４の第１端子３０６を第１入力ノードＶＩＮ１に制御可能に接続可能な第１スイッチ３０２が含まれる。また、ＳＩＭＯコンバータ回路３００には、インダクタ３０４の第１端子３０６と第２入力ノードＶＩＮ２との間に接続されるようなダイオード３１０が含まれる。インダクタ３０４の第２端子３０８は、第１出力スイッチ３１４Ａによって第１出力ノードＶＯＵＴ１、又は、第２出力スイッチ３１４Ｂによって第２出力ノードＶＯＵＴ２のいずれかに制御可能に接続できる。

スイッチ３０２の制御入力は、制御回路３１６の出力に接続可能である。ＳＩＭＯコンバータ回路３００には、第１出力ノードＶＯＵＴ１（又はＶＯＵＴ１に比例する信号）に接続された第１入力を含むといった、第１コンパレータ回路３１２Ａと、第１出力ノード基準電圧ＶＲＥＦ１に接続された第２入力とが含まれる。第１出力ノード基準電圧ＶＲＥＦ１は、公称出力電圧又は特定出力電圧（例えば、ＶＯＵＴ１の設定ポイントやターゲット電圧）に比例又は対応し得る。同様に、ＳＩＭＯコンバータ回路３００には、第２出力ノードＶＯＵＴ２（又はＶＯＵＴ２に比例する信号）に接続された第１入力を含むといった、第２コンパレータ回路３１２Ｂと、第２基準電圧ＶＲＥＦ２に接続された第２入力とが含まれる。

第１コンパレータ回路３１２Ａと第２コンパレータ回路３１２Ｂの一方又は両方には、特定の個別のヒステリシスを与えるよう少なくとも部分的に特定された、各閾値が含まれる。例えば、ヒステリシスは、少なくとも部分的には、ＳＩＭＯコンバータ３００によってＶＯＵＴ１やＶＯＵＴ２で与えられる出力電圧のリップルを制限するよう特定され得る。

制御回路３１６は、例えば、特定の出力制御優先順位に基づき、第１コンパレータ３１２Ａの出力又は第２コンパレータ３１２Ｂの出力のいずれかをスイッチ３０２の制御入力に選択可能に接続可能である。同様に、制御回路３１６には、特定の出力制御優先順位に基づき、第１出力ノードＶＯＵＴ１又は第２出力ノードＶＯＵＴ２のいずれかをインダクタ３０４の第２端子３０８に制御可能に接続可能な一つ又は複数の出力が含まれる。

エネルギー源ＶＳによって与えられる電圧は、第１入力ノードＶＩＮ１又は第２入力ノードＶＩＮ２の一方又は両方への接続の前に上昇させることが可能である。ＳＩＭＯコンバータ回路３００には、例えば、エネルギー源ＶＳによって与えられる電圧をダウンコンバートする「バック」トポロジーが含まれ、ＶＯＵＴ１やＶＯＵＴ２などの各制御出力電圧、又は、その他の一つ又は複数の出力電圧が与えられる。例えば、帯電段階において、例えば、制御回路３１６によって与えられる制御信号に応じて第１スイッチ３０２を用いて、第１インダクタ電流ＩＬ１を確立することができる。図示の例においては、第１入力ノードＶＩＮ１で得られる電圧がほぼ一定であると仮定すると、インダクタ電流は線形であり得る。そのような帯電段階において、ダイオード３１０には逆バイアスをかけることが可能である。一方、放電段階においては、第１スイッチ３０２の開放を行うことが可能であり、インダクタ３０４の第１端子３０６における電圧ＶＸが、第２入力ノードＶＩＮ２（例えば、接地ノードや基準ノード）に対して負に振れるので、ダイオード３１０には順方向バイアスとなり得る。また、ダイオード３１０を介して、第２インダクタ電流ＩＬ２を確立することができる。ダイオード３１０の符号が図示されているが、ダイオード３１０には、例えば、ダイオード構成に接続された、又は、別の方法でダイオード構造が得られるよう構成された（例えば、カットオフ動作モードの電界効果トランジスタ（ＦＥＴ）により、又は、ソース端子に短絡されたゲート端子を有するＦＥＴを用いて得られる）一つ又は複数のトランジスタが含まれる。

例示目的として、図３には、２つのコンパレータ１１２Ａ、１１２Ｂと、それぞれ対応する２つの出力ノードＶＯＵＴ１、ＶＯＵＴ２とが示されるが、それに限定されるものではない。尚、その他の構成では、図３に示すトポロジーは、２つ以上のコンパレータとそれらに対応する出力が得られるよう構築可能である。例えば、以下の例で述べるように、図３のトポロジーを用いて３つ又はそれ以上の出力が得られる。

図３の場合、一次又は充電式電池や環境発電回路などのエネルギー源ＶＳにＳＩＭＯコンバータ回路３００を接続可能である。環境発電回路の例としては、光エネルギーを受ける回路（例えば、太陽光発電回路）、熱電発電装置（ＴＥＧ）、機械的エネルギーや振動を得る回路（例えば、圧電回路）、放射的又は磁気的に接続された動作エネルギーを受ける回路（例えば、無線周波数受信回路）が挙げられる。

図３の場合、第１コンパレータ回路３１２Ａ、第２コンパレータ回路３１２Ｂ、制御回路３１６、第１スイッチ３０２、ダイオード３１０、第１出力スイッチ３１４Ａ、第２出力スイッチ３１４Ｂのうちのいずれか又は複数と、ＶＲＥＦ１、ＶＲＥＦ２などの基準電圧を与える回路を一つ又は複数、共用集積回路の一部として含むことが可能である。場合によっては、インダクタ３０４及び／又はエネルギー源ＶＳのいずれか又は両方をチップ外に配置することもできる。

図４Ａは、一実施形態に係る、ハイサイドスイッチとローサイドスイッチを有するＳＩＭＯコンバータ回路を示す概略説明図である。図４Ａにおいて、ハイサイドスイッチをＳＨと示し、ローサイドスイッチをＳＬと示す。また、図４Ａにおいて、ＳＩＭＯコンバータ回路４００Ａには、出力スイッチＳ１を介して第１出力ノードＶＯＵＴ１に、又は、出力スイッチＳ２を介して第２出力ノードＶＯＵＴ２に接続可能なインダクタＬが含まれる。インダクタＬは、時分割多重（ＴＤＭ）方式で用いることで、第１出力ノードＶＯＵＴ１、第２出力ノードＶＯＵＴ２における制御出力電圧が得られる。例えば、ＶＯＵＴ１は、第１減結合コンデンサＣ１（例えば、一つ又は複数のオフチップ又はオンチップ減結合コンデンサ）に接続可能であり、第１負荷抵抗Ｒ１が含まれる。同様に、ＶＯＵＴは、第２減結合コンデンサＣ２に接続可能であり、第１負荷抵抗Ｒ２が含まれる。本明細書のその他の例で述べるように動的電圧制御（ＤＶＳ）を行なうよう、負荷抵抗Ｒ１、Ｒ２は各機能ブロックに対応、もしくは、出力ＶＯＵＴ１、ＶＯＵＴ２は相互排他的に一つの機能ブロックに与えられる。

図４Ｂは、図４Ａに示すスイッチのそれぞれの状態が含まれ得るタイミングチャートの説明図である。図４Ａ、図４Ｂを参照すると、段階Ｉの前半部分では、ＩＬ曲線に見られるようにインダクタを充電するように、ハイサイドスイッチＳＨが閉じられ、第１出力スイッチＳ１が閉じられる。そして、段階Ｉの後半部分では、ＩＬ曲線に見られるようにインダクタを負荷へと（例えば、図４ＡにおけるコンデンサＣ１及び負荷Ｒ１へと）放電するように、ハイサイドスイッチＳＨが開放され、ローサイドスイッチＳＬが閉じられる。段階ＩＩでは、第２出力スイッチＳ２が閉じられ、スイッチＳＨ、ＳＬは段階Ｉと同様の方法でくり返される。しかしながら、段階ＩＩでは、結果として得られたインダクタの充電が、ＩＬ曲線に見られるようにコンデンサＣ２と負荷Ｒ２へ転送される。段階ＩＩでは、出力電圧ＶＯＵＴ１がコンデンサＣ１によって維持され、そのような出力電圧は、一般的に、軽負荷においても大きく変化しないはずである。このように、図４Ａの制御回路トポロジー４００Ａは、どの出力にも大きな電圧降下を引き起こさずに、単一のインダクタを出力間で多重化できるため、低電力応用の好適な選択肢となる。

図５は、一実施形態に係る、動的電圧制御（ＤＶＳ）機能ブロックに接続可能なＳＩＭＯコンバータ回路の概略説明図である。図３、図４Ａ、図４Ｂの例でも説明したように、例えば単一のインダクタＬを用いるといったＳＩＭＯトポロジーを用いることで、複数の制御電圧出力が得られる。図５の例では、ハイサイドスイッチには、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などｐチャンネルトランジスタ（ＭＰ）が含まれている。「金属酸化膜半導体」という語句の使用は、そのようなＦＥＴのゲート構造が金属を含まなければならないことを意味するものではない。代わりに、このようなＦＥＴ構造の一部として含まれるゲート電極として、多結晶シリコンゲートやその他の導電性材料が使用可能である。

図５において、ローサイドスイッチには、ｎチャンネルトランジスタ（ＭＮ）が含まれる。ＭＰ又はＭＮのいずれか一方又は双方の制御入力（例えば、ゲート）は、ＳＩＭＯ制御回路５１６の出力５２０に接続可能である。例えば、制御回路出力５２０は、ＭＰとＭＮで共有でき、ＭＮへの制御入力５２８は、タイマー回路５１８によって調整が行われる。例えば、タイマー回路５１８には、遅延回路５２２やオン期間制御回路５２４などの一つ又は複数のプログラム可あるいは固定の制御回路が含まれる。遅延回路５２２は、ＭＰのオフ後に開始する特定の遅延を提供する。同様に、ローサイドスイッチＭＮのオン期間は、例えば、ＭＰのオフ動作に応じて生じる特定の（例えば、固定又は調整可能な）オン期間を提供するよう、オン期間制御回路５２４によって定められる。制御入力５２８は、ＳＩＭＯ制御回路５１６に接続され、ローサイドスイッチＭＮの通電状態を示すＳＩＭＯ制御回路５１６への情報を提供する。

場合によっては、ＳＩＭＯ制御回路５１６は、第１スイッチＳ１又は第２スイッチＳ２の一方又は両方を用いて、インダクタ電流（ＩＬ）を異なる出力ノード（ＶＯＵＴ１又はＶＯＵＴ２）へ誘導し得る。スイッチＳ１及び／又はＳ２には、出力ノードに対する公称出力電圧又は特定出力電圧によって、単一のトランジスタ（例えば、ｐチャンネルトランジスタ）又は伝送ゲート構造のいずれか又は両方が含まれる。

図４Ａの例で述べたように、出力ノードＶＯＵＴ１、ＶＯＵＴ２には、それらに関連する減結合コンデンサＣ１、Ｃ２がそれぞれ含まれる。そして、現在、例えば、相補型金属酸化膜半導体（ＣＭＯＳ）アーキテクチャを有する集積回路を用いて、効率の向上やＳＩＭＯコンバータ回路５００の空間体積の軽減が可能であることが認識されている。例えば、小型のＣＭＯＳ制御（例えば、６５ｎｍ処理ノード使用）によって、スイッチング損失が比較的低く、ＳＩＭＯコンバータ回路５００のスイッチング周波数（例えば、ｆＳＷ）を他の技術と比べて増加させる装置（例えば、ＭＰ、ＭＮ、Ｓ１、Ｓ２）を提供することができる。ｆＳＷが増加すると、インダクタＬ又は減結合コンデンサＣ１、Ｃ２の対応するサイズが減少することがある。

図３の例に戻り、第１スイッチ３０２が開放すると（図５のＭＰに対応）、インダクタ電流ＩＬがダイオード３１０を流れる。しかしながら、このインダクタ電流ＩＬをサポートするには、ノードＶＸが第２入力ノードＶＩＮ２（例えば、図５のＲＥＦに対応）に対して負電圧に振れ、ダイオード３１０は逆バイアスとなり、電流ＩＬが最終的にはゼロに減衰する（例えば、不連続導通モード（ＤＣＭ）とする）。一般的に、ダイオード３１０は、カットイン電圧をオンにすることで、ノードＶＸが、ダイオード３１０への通電が確立される前に約数百ミリボルト（ｍＶ）の負電圧に振れる。これにより、エネルギー源（例えば、ＲＥＦノード）からインダクタ３０４への高抵抗パスが現れる。その結果、通電損失が増大し得る。図５の例では、そのような損失を軽減するため、トランジスタＭＮが用いられる。例えば、トランジスタＭＮは、インダクタＬが電流（ＩＬ）を運んでいる期間だけ一時的にオンにされ、その後オフされる。一般的に、ＭＮは、インダクタ電流ＩＬがゼロ交差する場合に通電へとバイアスがかけられるべきではない。なぜなら、コンデンサ（Ｃ１又はＣ２）に蓄えられた充電がインダクタＬを遡って放電が開始され、効率が著しく悪化するからである。

そのような放電を回避するため、ＳＩＭＯ制御回路５１６又はタイマー回路５１８のいずれか一方又は両方によってＭＮのタイミングが制御される。一般的に、ＭＰの通電中はＭＮは通電へのバイアスはかけられるべきではない。なぜなら、そのような構成では、ＶＩＮがＲＥＦに短絡されてしまうからである。次に、ＭＮは、ＭＰに切断へのバイアスがかけられた（例えば、オフされた）ほぼ直後に通電へとバイアスがかけられるべきである。さもなければ、電流がＭＮのボディダイオードを流れ、効率の悪化やＭＮへのダメージの可能性などが生じる。

前述のように、ＭＮは、インダクタ電流ＩＬがゼロ交差した時点で切断へのバイアスがかけられるべきである。一つの方法では、ＲＥＦに対するノードＶＸでの電圧の極性変化を検出したり、インダクタ電流ＩＬを検出したりすることで、そのような制御が可能となる。しかしながら、通常そのような検出には高速コンパレータ回路が使用され、特に軽負荷時に、このコンパレータ回路によってスペースとエネルギーが消費されることとなる。

対照的に、とりわけ、制御信号の生成によって、特定期間後又はＭＰのオフに応じて、ＭＮの通電確立が可能であることが認識されている。そのような制御信号のパルス幅は、インダクタ電流ＩＬが最小予想負荷電流に対して変化する前にＭＮがオフするのに十分な小ささである。このように、ＭＮは、インダクタＬの放電段階の初期部分に小さな抵抗パスを提供することができる。損失をさらに軽減するため、ダイオード構造がＭＮに並行して含まれる。例えば、ダイオード構造は、第２ｎチャンネルトランジスタＭＮ２によって提供できる。第２ｎチャンネルトランジスタＭＮ２には、ＭＮの対応する閾値電圧より低い閾値電圧が含まれる。例えば、ＭＮ２はＬＶＴトランジスタとも称され、例えば約２００ｍＶのゲートーソース閾値電圧ＶＴが得られるよう構成される。

軽負荷時には、ＭＮはアクティブであり（例えば、通電へとバイアスがかけられて）、ローサイド通電損失が軽減される。一方、重負荷時には、インダクタの放電期間の大部分にわたって、ＭＮ２によるダイオード構造に順方向のバイアスがかけられる。例えば、重負荷状態において、ダイオード構造ＭＮ２を通る電流は相応に大きいので、ダイオード構造ＭＮ２は低抵抗領域において動作を行い、よって効率が向上する。

図５又は他の例において、ＳＩＭＯコンバータ回路５００には、ＤＶＳ制御回路５３０が含まれる。例えば、ＤＶＳ制御回路５３０は、ＤＶＳブロック５３２などの各機能ブロックへ供給される出力電圧を選択又は調整するよう、ヘッダースイッチＳ３、Ｓ４などの各ヘッダースイッチに接続可能である。例えば、ＤＶＳブロック５３２などの各ブロックには、作業負荷、利用可能エネルギー、及び／又は一つ又は複数のその他のパラメータに応じて、ＤＶＳ制御回路５３０によって選択されたＶＤＤ電圧が与えられる。一例では、そのようなスイッチングは、例えば１ｎ秒以下のスイッチング時間内で行われ、それによって、ＶＤＤ電圧の動的又はリアルタイム制御が指示毎又はタスク毎に可能となる。

一例では、例えば、ＤＶＳ制御回路５３０を用いて、各出力ＶＯＵＴ１やＶＯＵＴ２が相互排他的に選択される。最大負荷は、例えば、すべてのブロックがたった一つの出力に接続されている場合など、どんな時においても、その出力によってのみ見られる。ＤＶＳ制御回路５３０は、ＳＩＭＯ制御回路５１６に出力５２６を提供し、ＤＶＳ制御回路５３０によって確立される電圧制御方式に対応する出力制御優先順位を示す情報をＳＩＭＯ制御回路５１６に提供する。

例えば、最大負荷に接続されるＳＩＭＯ変換出力には、その電圧が第１コンパレータ回路５１２Ａに示されるような特定の閾値を下回る場合、そのような出力（例えば、ＶＯＵＴ１）にＩＬを供給することで最高の優先順位が与えられる。他の出力も、例えば、優先順に同様に対応することができる。例えば、下降するＶＯＵＴ２に対する充電は、それより優先順位が高いＶＯＵＴ１によって未然に回避されていない場合、第２コンパレータ回路５１２Ｂによって提供される情報に応じて行うことができる。

図６は、図５に示すインダクタに対応するインダクタ電流のグラフ説明図である。図５で説明したように、第１期間Ａ中は、ハイサイドスイッチ（例えば、ＭＰ）が通電へとバイアスがかけられる場合のように、インダクタ電流ＩＬが増加する。充電段階ＭＰの期間は、少なくとも一部は、図８Ａ、図８Ｂの例に示すような特定のヒステリシスを提供するよう特定された閾値を含むコンパレータ回路など、出力ノード電圧と基準電圧を比較するコンパレータ回路を用いて定められる。放電段階の初期部分Ｂでは、ローサイドスイッチ（例えば、ＭＮ）が、例えば、ある特定の固定期間、通電へとバイアスがかけられる。この特定固定期間は、軽負荷動作時の効率向上のためなど、オン期間制御回路によって定められる。放電段階の後半部分Ｃでは、順方向にバイアスがかけられたダイオード構造によって、ＩＬに対する低抵抗電流路が形成される。図６に示すサイクルなどの各サイクルは、例えば特定の制御優先順位に基づき、本明細書の他の例で説明したように各出力ノードに対して繰り返される。

図７Ａは、インダクタ電流のシミュレーションを示す図であり、図７Ｂは、インダクタの第１端子の電圧を示す図である。図７Ａ、図７Ｂのグラフは、例えば軽負荷時の図５、図６の例に対応する、放電段階において得られるグラフである。上述のように、放電段階の前半部分７０２において、インダクタの第１端子のノード電圧ＶＸは、ローサイドスイッチ（例えば、ＭＮ）によって、例えば、特定の期間にわたって、基準電圧（例えば、接地又はゼロボルト）に固定できる。放電段階の後半部分７０４では、ダイオード構造に順方向バイアスがかけられる（例えば、基準電圧に対してノード電圧ＶＸが負であるため）。

図８Ａは、図３、図５のコンパレータ回路の各コンパレータ入力に応じて得られるコンパレータ回路出力を示すグラフ図である。コンパレータ応答の遅延を用いて、例えば、少なくとも一部はコンパレータ回路出力（例えば、コンパレータ出力が低い場合に通電し、コンパレータ出力が高い場合に通電が阻害されるｐチャンネルトランジスタ）によって制御されるハイサイドスイッチに対して、オン期間が定められる。

コンパレータの第１入力は、出力ノード電圧又は出力ノード電圧に比例する電圧（例えば、ＶＯＵＴ ＭＯＮＩＴＯＲ）に接続される。コンパレータの第２入力は、ターゲット出力電圧又は公称出力電圧に対応するような基準電圧、ＶＲＥＦに接続される。コンパレータ回路には、少なくとも一部は図３又は図５のＳＩＭＯコンバータ回路によって与えられる出力電圧のリップルを制限もしくは確立するのに用いられる特定ヒステリシスが含まれる。一例では、例えば、基準電圧ＶＲＥＦに対して特定可能なように、上限ＶＴＨ及び下限ＶＴＬによってヒステリシスウィンドウが定められる。

例えば、ＶＯＵＴ＜ＶＴＬの場合、ハイサイドスイッチがオンになり、インダクタが充電され、ＶＯＵＴが増加する。ＶＯＵＴがＴ１でＶＴＨと交差すると（例えば、ＶＯＵＴ＞ＶＴＨ）、ハイサイドスイッチがオフになり、減結合コンデンサや他のエネルギー蓄積装置によって負荷が供給される。一方、ＶＯＵＴがＴ２でＶＴＬを下回ると（例えば、ＶＯＵＴ＜ＶＴＬ）、特定の制御優先順位に基づき別の出力によって未然に回避されない限り、ハイサイドスイッチが再びオンになる。このように、ハイサイドスイッチのスイッチング周波数とオン期間の両方が、変化する負荷に応じて調整される。例えば、軽負荷では、スイッチング周波数は低く、ハイサイドスイッチのオン期間のパルス幅は短い。スイッチング周波数とリップルの大きさとの間にはトレードオフ関係が存在する。例えば、大きなリップルが許容される場合、ヒステリシスを変更してスイッチング周波数を低下させることで、効率向上を図ることができるが、同時にリップルも増大する。別の例では、ＵＬＰ ＳｏＣを含む応用において、ＵＬＰ ＳｏＣには比較的低い動作クロック速度が含まれるため、より多くのリップルが許容され得る。

図８Ｂは、図８Ａのコンパレータ回路出力が得られるトランジスタ構成を示す概略説明図である。一例では、トランジスタＭＮ１、ＭＮ２が差動対を形成し、トランジスタＭ１〜Ｍ４がコンパレータ回路の能動負荷を形成する。Ｍ１とＭ２は同様のサイズを有し、Ｍ３とＭ４は、ヒステリシスを得るためにＭ１、Ｍ２よりも高い駆動強度が得られるよう大きな面積を有している。

例えば、ＶＯＵＴがＶＲＥＦよりも低い場合、電流の大部分がＭＮ１を流れるので、コンパレータ出力ＯＵＴは低くなる。一方、ＶＯＵＴが増加すると、Ｍ２にはより強く通電へのバイアスがかけられる。また、ＶＯＵＴがほぼＶＲＥＦと等しい場合、ＭＮ２の駆動はほぼＭＮ１と等しくなるが、Ｍ３の駆動強度はＭ１よりも高くなるので、ＭＮ２にはＯＵＴＢを引き下げるため電流が更に必要になる。これは、ＯＵＴＢを低くするには、ＶＯＵＴが、図８ＡのＶＴＨに対応するマージンの分だけＶＲＥＦを上回らなければならないことを意味する。同様に、ＯＵＴを低くするには、ＶＯＵＴが、図８ＡのＶＴＬに対応するマージンの分だけＶＲＥＦを下回らなければならない。

図９は、図５に示すＳＩＭＯコンバータ回路から得られる各測定出力ノード電圧の例を示す図である。図９において、ｙ軸は電圧を示し、ｘ軸は時間を示す。このようなＳＩＭＯコンバータ回路は、約１Ｖ以上の入力電圧を用いて、約０．９ＶＤＣ（例えば、ＶＯＵＴ１）、約０．７ＶＤＣ（例えば、ＶＯＵＴ２）、約０．４ＶＤＣ（例えば、ＶＯＵＴ３）の３つの出力電圧をそれぞれ生成するよう構成されている。

図１０は、図５に示すようなマルチ出力ＳＩＭＯコンバータ回路の出力によって得られるような、負荷電流に対してプロットした０．９ＶＤＣコンバータ回路の測定効率の例を示す図である。図１０において、ｙ軸は効率を百分率で示し、ｘ軸は負荷電流を（例えば、マイクロアンペア単位で）示す。この場合、１００２での効率は、約８６％に近づく。

図１１は、一実施形態に係る、ＰＤＶＳシステムを駆動するＳＩＭＯ ＤＣ−ＤＣコンバータ回路の実装を概略的に示すブロック図である。まず、図１１に関連する説明は、全体のシステムアーキテクチャとＳＩＭＯ制御方式に関する。次に、コンデンサのサイズ軽減のためのヒステリシス制御方式について説明する。最後に、ＳＩＭＯアーキテクチャに関連する交差調整や大型リップルに関して、ＰＤＶＳ負荷を組み合わせたＳＩＭＯ回路について説明する。

ＳＩＭＯ ＤＣ−ＤＣコンバータ回路１１００には、ＳＩＭＯ制御部１１０５と、出力ノード群１１１５Ａ〜Ｃとが含まれる。ＰＤＶＳ回路１１３０には、ＰＤＶＳ制御部１１３１とＰＤＶＳブロック１１３２とが含まれる。ＰＤＶＳ回路１１３０には、複数のＰＤＶＳブロックが含まれる。ＰＤＶＳ回路１１３０は、ＳＩＭＯ ＤＣ−ＤＣコンバータ回路１１００に動作可能に接続され、動作ブロック群１１３２を有する。この動作ブロック群の各動作ブロックは、電源電圧レール群１１１７Ａ〜Ｃの一つの電源電圧レールから電力を取り出すことができる。また、出力ノード群の各出力ノードは、電源電圧レール群の電源電圧レールに一意的に関連付けられている。例えば、出力ノード１１１５Ａは電圧レール１１１７Ａに、出力ノード１１１５Ｂは電圧レール１１１７Ｂに、出力ノード１１１５Ｃは電圧レール１１１７Ｃにそれぞれ関連付けられている。

ＳＩＭＯ ＤＣ−ＤＣコンバータ回路１１００には、第１コンパレータ１１１２Ａと第２コンパレータ１１１２Ｂ（図１１には第３コンパレータ１１１２Ｃも図示される）とが含まれる。第１コンパレータ１１１２Ａは、第１バイアス電流（「Ｒｅｆ０．９Ｖ」と表示）を受け取り、制御信号１１２０Ａ（制御信号は１１２０Ａ〜Ｄと表示）を生成し、第１出力ノードが第１負荷（例えば、ＰＤＶＳブロック１１３２）を経験すると、複数の出力ノードから第１出力ノードを選択する。同様に、第２コンパレータ１１１２Ｂも、第２バイアス電流（「Ｒｅｆ０．７Ｖ」と表示）を受け取り、制御信号１１２０Ｂを生成して、第１出力ノードが第１負荷より低い第２負荷を経験すると、出力ノード群から第１出力ノードを選択する。第２バイアス電流は、第１バイアス電流未満である。また、第２コンパレータ１１１２Ｂの電力消費は、ＳＩＭＯ ＤＣ−ＤＣコンバータ回路が動作中の場合、第１コンパレータ１１１２Ａの電力消費未満である。ＳＩＭＯ ＤＣ−ＤＣコンバータ回路１１００の効率は、第１コンパレータ１１１２Ａが制御信号を生成して第１出力ノードを選択する場合より、第２コンパレータ１１１２Ｂが制御信号を生成して第１出力ノードを選択する場合の方が高い。

また、第２コンパレータ１１１２Ｂは、第１コンパレータ１１１２Ａが制御信号を生成して第１出力ノードを選択する場合、動作モードよりも電力消費が少ないオフモードに設定することもできる。同様に、第１コンパレータ１１１２Ａも、第２コンパレータ１１１２Ｂが制御信号を生成して第１出力ノードを選択する場合、動作モードよりも電力消費が少ないオフモードに設定することができる。場合によっては、ＳＩＭＯ ＤＣ−ＤＣコンバータ回路１１００とＰＤＶＳ回路１１３０とを集積回路（ＩＣ）内に含め、ＳＩＭＯ ＤＣ−ＤＣコンバータ回路１１００によって、ある期間内で出力ノード群から一つの出力ノードを優先させることで、その期間中にＰＤＶＳ回路１１３０の動作ブロック群（例えば、ＰＤＶＳブロック１１３２）のどの動作ブロックが、電源電圧レール群のどの電源電圧レールに接続するかを示す。

また、ＳＩＭＯ ＤＣ−ＤＣコンバータ回路１１００には、コンパレータ群１１１２Ａ〜１１１２Ｃに動作可能に接続されたスイッチ群Ｓ１〜Ｓ３が含まれ、そのコンパレータ群１１１２Ａ〜１１１２Ｃの各コンパレータは、スイッチ群Ｓ１〜Ｓ３のスイッチに一意的に関連付けられている。すなわち、コンパレータ１１２ＡはスイッチＳ１と、コンパレータ１１２ＢはスイッチＳ２と、コンパレータ１１２ＣはスイッチＳ３とそれぞれ関連付けられている。また、コンパレータ群１１１２Ａ〜１１１２Ｃの各コンパレータは、低ヒステリシス閾値群の低ヒステリシス閾値と高ヒステリシス閾値群の高ヒステリシス閾値とに関連付けられている。コンパレータ群１１１２Ａ〜１１１２Ｃの各コンパレータは、ヒステリシス閾値に基づく幅を有するパルスを生成して、一意的に関連付けられたスイッチが、そのパルスに応じて制御されるようになっている。

また、コンパレータ群１１１２Ａ〜１１１２Ｃの各コンパレータは、バイアス電流群からバイアス電流を受け取り、そのコンパレータ１１１２Ａ、１１１２Ｂ又は１１１２Ｃに対応する出力ノードからフィードバック信号を受け取る。これらのバイアス電流群の少なくとも一つのバイアス電流は、そのバイアス電流群の残りのバイアス電流とは異なる。コンパレータ群１１１２Ａ〜１１１２Ｃとスイッチ群Ｓ１〜Ｓ３は、（１）出力ノード群１１１５Ａ〜１１１５Ｃの各出力ノードの状態と（２）複数の出力ノード１１１５Ａ〜１１１５Ｃの各出力ノードの相対的優先順位とに基づき、出力ノード群１１１５Ａ〜１１１５Ｃから一つの出力ノードをまとめて選択する。

ＳＩＭＯ ＤＣ−ＤＣコンバータ回路１１００は、ＳＩＭＯ制御部１１０５と、（ヒステリシス）コンパレータ１１１２Ａ〜１１１２Ｃと、バックＤＣ−ＤＣコンバータ１１４０とを備え、供給電力レール１１１７Ａ〜１１１７Ｃに３つの出力ノード１１１５Ａ〜１１１５Ｃを提供する。上述のように、ＰＤＶＳ回路１１３０には、ＰＤＶＳ制御部１１３１とＰＤＶＳブロック１１３２とが含まれる。コンバータ１１１２Ａ〜１１１２Ｃと、ＳＩＭＯ制御部１１０５と、ＤＣ−ＤＣバックコンバータ１１４０とによって、出力ノード１１１５Ａ〜１１１５Ｃに出力電圧を供給する制御ループが実装される。ＳＩＭＯ制御部１１０５によって、インダクタ電流（ＩＬ）がスイッチＳ１〜Ｓ３を介して異なる供給電力レール１１１７Ａ〜１１１７Ｃに誘導される。（ヒステリシス）コンパレータ１１１２Ａ〜１１１２Ｃは、各供給電力レール１１１７Ａ〜１１１７Ｃとその基準電圧とを比較してデジタル出力を提供する。また、選択されたコンパレータ１１１２Ａ〜１１１２Ｃのターンオン時間の切り替えも、この（ヒステリシス）コンパレータ１１１２Ａ〜１１１２Ｃによって制御される。これに関しては、本明細書により詳細に述べられている。さらに、（ヒステリシス）コンパレータ１１１２Ａ〜１１１２Ｃによって、各供給電力レール１１１７Ａ〜１１１７Ｃの制御及び切り替えが制御される。これらのコンパレータ１１１２Ａ〜１１１２Ｃは、図１１に示すシステムにおいて特定の供給電力レール１１１７Ａ〜１１１７Ｃが必要ではない場合に、その動作を停止させることができる。コンパレータ１１１２Ａ〜１１１２Ｃのデジタル出力は、ＰＤＶＳ制御部１１３０からの優先信号と共にＳＩＭＯ制御部１１０５で受け取られる。これらの信号を用いて、ＤＣ−ＤＣバックコンバータ１１４０に対する制御信号の生成、並びに、スイッチＳ１〜Ｓ３に対するスイッチング順序の割当が行われる。ＰＤＶＳ制御部１１３１からの優先信号は、各供給電力レール１１１７Ａ〜１１１７Ｃでの電流負荷シナリオを表す、あるいは示す。ＳＩＭＯ制御部１１０５は、この優先信号を用いて、スイッチング優先順位を設定して、スイッチＳ１〜Ｓ３に対して最高優先順位及び最低優先順位を割り当てる。例えば、０．９Ｖ供給電力レールが重負荷の場合、この供給電力レールに優先順位が設定され、０．９Ｖコンパレータ１１１２Ａの出力が低下した場合、ＳＩＭＯ制御部１１０５は、インダクタ電流ＩＬを０．９Ｖ供給電力レールに誘導し始める。それら３つのレール全てが重負荷の場合には、このスイッチング構成によって大きなリップル又は交差調整が生じる可能性がある。しかしながら、ＰＤＶＳ回路１１３０の全ての供給電力レールに対して同時に負荷がかかることはない。そのため、通常、他の供給電力レールに大きなリップルが発生することはない。また、図１１のシステムは、様々な容量のＳｏＣ減結合を可能にし、これによりシステムレベル量とコストを抑えることができる。

図１１に示すようなＰＤＶＳ−ＳＩＭＯアーキテクチャの設計を実現するには、いくつかのパラメータが関与する。第一に、ＰＤＶＳ−ＳＩＭＯアーキテクチャは、リップルの小さな低容量のサポートができなければならない。第二に、ＰＤＶＳ−ＳＩＭＯアーキテクチャは、高効率でなければならない。最後に、ＰＤＶＳ−ＳＩＭＯアーキテクチャは、静的電力消費が低いほうがよい。図１１に示される設計を用いることで、システム全体の電力及びコストを低減することができる。コンバータ１１４０のスイッチング時間は、コンパレータ１１１２Ａ〜１１１２Ｃによって制御されることにより、追加の制御回路を減らすのに役立ち、ひいてはシステムの静的電力消費も低減できる。コンバータ１１４０におけるパッシブの寸法を縮小するために、二つの方法を採用できる。第一に、６５ｎｍの高度処理ノードを使うことで、より小さなＣＭＯＳ技術によって、コンバータ１１４０のスイッチング周波数をより速めることができ、インダクタとコンデンサの縮小が可能となる。第二に、新しいヒステリシス制御方式を実装することにより、コンデンサの大きさをｎＦ幅にまで更に縮小することができる。

図１２は、図１１のＳＩＭＯコンバータ回路の一部に対応するＤＣ−ＤＣコンバータのハイサイド（ＨＳ）スイッチング制御を行う既知の制御方式を示す図である。一般的には、例えば、二つの方法を採用できる。一つ目の方法としては、固定遅延を生成し、その固定遅延によってＨＳスイッチ（ＭＰ）のターンオン時間を制御する。この遅延によってインダクタＩＬに電流が生成され、ＨＳスイッチングが可能になり、その後ローサイド（ＬＳ）スイッチングが行われる。このＨＳ制御によって、各サイクルで転送されるエネルギー量が決定する。ＨＳ制御の２つ目の方法としては、インダクタＬの電流検出を使った方法で、高出力電力スイッチングコンバータとしてはより望ましい方法である。しかしながら、この方法にはいくつかの誤差と高エネルギーオーバーヘッドが含まれ、通常、低エネルギー・低電圧システムには適さない。また、インダクタＬの電流が固定されるので、高容量値の減結合コンデンサを用いてリップルの軽減が行われる。軽負荷の場合、インダクタ電流ＩＬはコンデンサ（図１１に示される）に蓄えられる。これにより、コンデンサが小さい場合は大きなリップルが生じる。

図１３は、一実施形態に係る、ＨＳ制御方式の回路を示す概略説明図である。回路１３００は、ヒステリシスコンパレータ１３０５を用いてＨＳスイッチを制御する。コンパレータ１３０５のヒステリシスとコンパレータ１３０５の遅延とによって、供給電力レール上にリップルが設定される。ハイサイドトランジスタＭＰは、ＶＯがヒステリシスコンパレータのＴｈＬＯを下回った場合にオンになる。ここで、ＴｈＨＩとＴｈＬＯはそれぞれ、ヒステリシスがＴｈＨＩーＴｈＬＯで得られる場合のコンパレータ１３０５の高閾値と低閾値である。そして、インダクタＬは出力レールの充電を開始し、その電流は上昇し始める。ＶＯがＴｈＨＩを交差すると、ＭＰの動作が停止し、インダクタ電流ＩＬは出力コンデンサを介して放電を開始する。

図１４Ａ〜Ｈは、個別のＤＣ−ＤＣコンバータ回路のハイサイド（ＨＳ）制御回路の挙動を示す図である。つまり、図１４Ａ、図１４Ｂは、例えば、図１１に示すようなＳＩＭＯ ＤＣ−ＤＣコンバータ回路トポロジーを用いて、各負荷電流に対して得られるインダクタ電流をシミュレーションした例を示す。図１４Ａに示すように、大きな負荷電流（例えば、１０ｍＡ）によって、ピークインダクタ電流ＩＬとインダクタ電流ＩＬのパルス幅との両方が増加する。同様に、図１４Ｂに示すように、小さな負荷電流（例えば、１ｍＡ）に応じて、ピークインダクタ電流ＩＬとインダクタ電流ＩＬのパルス幅とが減少する。

図１４Ｃは、例えば、図１１の例に示すようなＳＩＭＯ ＤＣ−ＤＣコンバータ回路トポロジーの出力ノード電圧ＶＯＵＴのシミュレーション例を示す図である。図１４Ｄは、図１４Ｃの例に示す出力ノード電圧が得られるよう、ハイサイド（ＨＳ）ｐチャンネルトランジスタに与えられるゲートーソース電圧ＶＧＳＭＰのシミュレーション例を示す図である。図１４Ｄに示すように、ＶＧＳＭＰが低い期間は、ハイサイドスイッチ（例えば、ＭＰ）が通電している期間に対応している。

図１４Ｅは、例えば、図１１の例に示すようなＳＩＭＯ ＤＣ−ＤＣコンバータ回路トポロジーの出力ノード電圧ＶＯＵＴのシミュレーション例を示す図である。図１４Ｆは、図１４Ｅに示す出力ノード電圧が得られるよう、ｐチャンネルトランジスタに与えられるゲートーソース電圧ＶＧＳＭＰのシミュレーション例を示す図である。図１４Ｃ、図１４Ｄの例は、図１４Ｅ、図１４Ｆの例に比べて、比較的重い負荷状態を示す。図１４Ｅ、図１４Ｆに示す軽負荷の例では、ハイサイドスイッチのオン期間が、図１４Ｃ、図１４Ｄの例に比べて、比較的短く、オンパルス間の期間が長い。図１４Ｇは、図８Ａと同様であり、ヒステリシス閾値を示す図である。図１４Ｈは、ＤＣ−ＤＣコンバータ回路の一部を示す概略説明図である。

言い換えれば、一般的に、出力コンデンサから取り出される電流は小さく、その電流のほとんどがコンデンサの充電に用いられるため、軽負荷状態においては、出力における電圧が急速に上昇することが、図１４Ａ〜１４Ｈに示される。従って、（図１４Ｈに見られるような）コンパレータ１４０５のヒステリシスによって、小さいインダクタ電流ＩＬが設定され、リップルの軽減が確かとなる。負荷電流が増加する場合、ＭＰが長い期間オンとなる結果（大きな電流が出力から取り出されるため）、出力電圧の立ち上がり時間が増加する。これによって、インダクタＬのピーク電流ＩＬが増加する。図１４Ｈの回路は、出力負荷に適合させている。この方法により、供給電力レール上のリップルの出力コンデンサ（図１４Ａ〜１４Ｈでは不図示）への依存が軽減される。

図１５は、異なる負荷における減結合コンデンサの異なる値に対するリップル電圧のシミュレーション結果を示す図である。プロットされたそれぞれのグラフは、それぞれの負荷電流を示す。リップル電圧は、０．８Ｖ ＶＤＤと１．２Ｖ Ｖｉｎのサンプル値について、３０〜６０ｍＶと幅がある。４．３ｎＦの出力コンデンサからは、レール上に約５％のリップルが得られる。この容量値は、ＤＣ−ＤＣコンバータにおける供給電力レール上に使用される典型的な減結合コンデンサ（μＦ範囲）よりも大幅に小さい。これらの値では、この容量のオンチップ集積が容易に行える。かなりの割合の容量が、これらの供給電力レールに接続されたコアの寄生容量から生じる。

本明細書に述べるＨＳ制御方式によって、最大５０ｍＡまでの負荷をサポートでき、ＳＩＭＯコンバータ回路を連続導通モード（ＣＣＭ）と不連続導通モード（ＤＣＭ）の両方で動作させることができる。軽負荷状態では、ＳＩＭＯコンバータ回路はＤＣＭに突入する。ＨＳターンオン時間を用いてインダクタの充電を行う。ＬＳ制御サイクル後は、インダクタ電流ＩＬがゼロになる。しかしながら、軽負荷状態のため、ＬＳサイクルよりも後にＶＯがＴｈＬＯを下回る。ＶＯがＴｈＬＯを下回った時点で、ＨＳ制御方式が再開する。軽負荷においてＤＣＭによる動作を行うことは、許容効率及び制御リップルの達成に役立つ。重負荷状態では、ＳＩＭＯコンバータ回路はＣＣＭで動作する。重負荷状態では、インダクタ電流がゼロになり、連続導通が行われる前にＶＯがＴｈＬＯを下回る。ＣＣＭによる動作を行うことは、ＳＩＭＯコンバータ回路が重負荷状態を対象にするのに役立つ。図１６は、軽負荷、重負荷それぞれの状態での出力電圧とインダクタ電流のシミュレーション結果を示す図である。図１６Ａは、０．４ｍＡの負荷電流での出力電圧とインダクタ電流のシミュレーション結果を示す。図１６Ｂは、４０ｍＡの負荷電流での出力電圧とインダクタ電流のシミュレーション結果を示す。図１６Ａ、図１６Ｂの結果から、ＳＩＭＯコンバータ回路は、重負荷状態（図１６Ｂ）ではＣＣＭで動作し、軽負荷状態（図１６Ａ）ではＤＣＭで動作することが分かる。

ＨＳ回路の静的電力消費は、コンパレータ（例えば、図１１のコンパレータ１１１２Ａ〜１１１２Ｃ）の電力消費に左右される。コンパレータの静止電流を軽減することにより、さらなる節電が可能になる。しかしながら、コンパレータの性能によって、供給電力レール上に見られるリップル量も制御される。例えば、コンパレータに大きな遅延が起きた（低電力）場合、出力電圧の変化に対するコンパレータの反応が遅くなり、その結果、リップルが増大する。図１７Ａは、ＳＩＭＯコンパレータ静止電流に対するリップル変動の例を示す図である。リップルは、静止電流の増加と共に減少する。コンパレータ電流が２５μＡに達すると、リップルは一定になる。この後、コンパレータと出力コンデンサのヒステリシスによって、リップル量が制御される。図１７Ａの例では、０．９Ｖと０．７Ｖの供給電力レールのコンパレータに対して、２５μＡの静止電流が選択され、０．４Ｖの供給電力レールに対しては２つのコンパレータが使用される。一方のコンパレータは３μＡの静止電流を有し、他方のコンパレータは１００ｎＡの静止電流を有する。これは、ＰＤＶＳシステムのすべてのコアが０．４Ｖに接続される低電力モードのコンバータの静的電力消費を低下させるために行われる。０．４Ｖのレールが大きなリップルのＶＤＤを供給している間は、他の二つのコンバータは停止する。

コンパレータのヒステリシスは、特に軽負荷状態でのＳＩＭＯコンバータの全体効率の決定に用いられる、ピークインダクタ電流の決定にも用いられる。インダクタ電流の値が大きいと、導通損失が増加し、効率が低下する。一方、インダクタ電流の値が小さいと、スイッチング損失によって効率が低下する。インダクタ電流は、コンパレータのヒステリシスにより制御される。重負荷状態では、ＳＩＭＯコンバータが連続導通モードで動作するため、損失が負荷電流により制御される。また、ＳＩＭＯコンパレータや出力コンデンサは、ＳＩＭＯコンバータの遷移挙動にも影響を与える。図１７Ｂは、出力負荷が１０ナノ秒間に１００μＡから１０ｍＡに変化する場合のＳＩＭＯコンパレータの状態の例を示す図である。図１７Ｂに示すように、負荷状態が素早く変化した場合にも、ＳＩＭＯコンバータは継続して制御を行うことができる。しかしながら、出力コンデンサのサイズが小さいため、出力負荷が４０〜５０ｍＡといった重負荷へ急激に変化すると、出力レールにオーバーシュートやアンダーシュートが発生する。そのような状態下でＳＩＭＯコンバータが回復するには数μ秒かかる。このようなことが発生するのは、コンバータが非常に短時間にＤＣＭからＣＣＭへと移行した結果、インダクタ電流が増大し、大きなリップルが生じることがあるためである。一方、負荷がゆっくりと変化する場合には、供給電力レールには大きなリップルは見られない。

図１８Ａ〜Ｄは、一実施形態に係る、個々のＳＩＭＯ ＤＣ−ＤＣコンバータ回路のローサイド（ＬＳ）制御を示す図である。一般的に、図１８Ａ〜Ｄには、ＬＳスイッチを一定の時間オンに保つのに、ローサイド制御を行うことを示す。残りの時間は、ＬＳはダイオードとして動作する。ＬＳスイッチは、低閾値電圧（ＬＶＴ）装置に実装される。その結果、ダイオードは、大きな損失に寄与しない。既知のＬＳ制御方法では、ゼロ検出コンバータが実装される。軽負荷状態かつインダクタ電流が小さい場合、ゼロ検出コンパレータの性能は非常に高い。さらなる性能向上には、コンパレータの静電流が増大し、コンバータのＤＣ電力消費に大きなオーバーヘッドが付加される。固定遅延ターンオン時間をＬＳに適用する方法によって、わずかな効率低下が発生するだけで、このようなオーバーヘッドが解消される。図１８Ａは図７Ａと同様であり、図１８Ｂは図７Ｂと同様であり、図１８Ｃは図６と同様である。図１８Ｄは、ＳＩＭＯ ＤＣ−ＤＣコンバータ回路の一部を示す概略説明図である。

図１９は、一実施形態に係る、ＳＩＭＯ制御部の回路図である。図１９において、ＳＩＭＯ制御部１９０５は３つのコンパレータ１９１２Ａ〜１９１２Ｃに動作可能に接続されている。３つの（ヒステリシス）コンパレータ１９１２Ａ〜１９１２Ｃのうちいずれか一つの出力が高くなると、ＨＳ制御が可能になる。この時点では、ＬＳが無効となっている。ＨＳが無効となった時点で、ＬＳが（図１８に示すような）所定のパルス幅でオンになる。スイッチＳ１〜Ｓ３は、ここで図１１から再描画された０．９Ｖ、０．７Ｖ、０．４Ｖのレールに対するＳＩＭＯスイッチである。優先順位の選択によって、ｃ１とｃ２間、それに応じてＳ１とＳ２間の選択が行われる。例えば、０．７Ｖのレールが高い優先順位を有する場合、ｃ２がｐ１に、ｃ１がｐ２にそれぞれ接続される。同様に、ｂ１がＳ２に、ｂ２がＳ１にそれぞれ接続される。Ｓ１〜Ｓ３の中から一つのスイッチだけを一定時間オンにする。優先順位選択は、ある特定のスイッチの選択を担う。複数の供給電力レールがＴｈＬＯを下回る場合、優先順位の高い供給電力レールに対応するスイッチがオンになる。高い優先順位は、より大きな負荷を有するレールに割り当てられる。このような設計は、ＰＤＶＳシステムに適している。一つの供給電力レールが重負荷の場合、ＰＤＶＳでは、その他の供給電力レールが軽負荷となる。尚、ＰＤＶＳ回路において負荷情報は（ヘッダースイッチ接続を介して）周知であるため、優先順位の割り当ては正確に行われる。

上述の方法において、大きな負荷を有する供給電力レールが先に使用可能となり、それによって、その供給電力レールに大きなリップルが発生することを防止する。小さな負荷を有する供給電力レールはゆっくりと放電を行い、その間に使用可能となる。ＳＩＭＯ制御部１９０５には、供給電力レール間の負荷の差が大きくなりすぎた場合、大きな交差調整が行われる。これは、ＣＣＭ動作モードにおいて行われる。一つの供給電力レールが、例えば、４０〜５０ｍＡの電流を有する重負荷状態で、その他のレールが、例えば、１０〜１００μＡの電流を有する軽負荷状態である場合、インダクタに大きな電流が存在するため、軽負荷状態の供給電力レールに充電が行われる。このような制限を克服する方法の一つとして、インダクタの両端子を短絡する方法があるが、これではエネルギー損失が生じることになる。そのため、余分な電流は、優先順位の最も低い０．４Ｖのレール上に捨てられる。電圧上昇が発生した場合は、クランプを用いて、０．４Ｖの供給電力レールにおける電圧制御を行うことができる。

図２０Ａ、Ｂは、それぞれ、出力供給電力レール上における異なるシナリオでの負荷電流分布の例を示す図である。図２０Ａは、コアのほとんどが０．９Ｖのレールに接続された場合を、図２０Ｂは、コアのほとんどが０．７Ｖの供給電力レール接続された場合を、それぞれ示している。図２０Ａ、Ｂは、一つのＶＤＤ供給電力レールが重負荷の場合（コアのほとんどがそのＶＤＤに接続されている場合）、他のＶＤＤ供給電力レールは軽負荷であるという見識を与える。これは、ＳＩＭＯコンバータ設計の強みとして用いることができる、ＰＤＶＳ回路に固有の特徴である。この特性を利用して、ＳＩＭＯコンバータの交差調整の問題に対処できる。交差調整は、一つの供給電力レールの負荷電流における変化によって他の供給電力レールの出力電圧に変化があった場合に、通常ＣＣＭにて動作するＳＩＭＯコンバータに生じる。これは、主にシステム内の供給電力レール上の過渡負荷によって起きる。ＳＩＭＯコンバータは、交差調整に対応するために、最悪の過渡負荷を考慮して過分に設計される（ｏｖｅｒ−ｄｅｓｉｇｎｅｄ）ことが多い。ＰＤＶＳを実装したシステムにおける明確な負荷形態として、過渡負荷は既に一般に知られている。また、いずれかの時点で、それら三つの供給電力レールのいずれかが重負荷になったり、軽負荷になったりすることも、一般に知られている。この情報は、ＰＤＶＳのヘッダースイッチ（図２参照）を構成するために必要となるか、既に知られているため、所定の時間で当該供給電力レールに接続されるコアの数（又はコアの種類）を精査することによって簡単に取得できる。こうした情報は、スイッチング供給電力レールの優先順位を設定するために、ＳＩＭＯコンバータ設計に用いられる。例えば、場合によっては、ＳＩＭＯが０．９Ｖ、０．７Ｖ、０．４Ｖの供給電力レールを提供するよう設計され、０．９Ｖ供給電力レールが重負荷の場合、その０．９Ｖのレールを優先するように設定される。こうした場合、０．９Ｖ供給電力レールが最初に制御され、０．７Ｖのレール及び０．４Ｖのレールが後に続く。負荷情報が分からないと、優先順位が正しく設定されず、供給電力レールにより大きな交差調整が見られる場合がある。供給電力レールを特定の誤差内に維持するために、μＦの範囲となる容量の高い値のコンデンサが、しばしば用いられる。しかしながら、ここで、ＳＩＭＯコンバータ回路をＰＤＶＳ回路と組み合わせて使用することによって、提案されているＳＩＭＯコンバータに使用される減結合コンデンサの値を大幅に低減させることができる。

ＰＤＶＳ回路では、ＤＶＳ制御による急激な負荷変化が決定する。コアのほとんどが０．７Ｖレールから０．９Ｖレールに切り替わった場合、ＰＤＶＳ制御部は、この旨を信号によってＳＩＭＯコンバータに示し、これにより、０．７Ｖレールが優先されることになる。フィードフォワード情報は、急激な負荷変遷のため、交差調整を制御する優先順位の再割当てを動的に行うために利用される。これにより、軽負荷状態においても効率を低下させる複雑なフィードバック方式が解消される。

図２１Ａは、特定の出力制御優先順位に従って、図１１に示すようなＳＩＭＯ ＤＣ−ＤＣコンバータ回路１１００から得られるような測定出力ノード電圧の例を示す図である。このようなＳＩＭＯ ＤＣ−ＤＣコンバータ回路は、例えば、約１Ｖ以上の入力電圧を用いて、約０．９ＶＤＣ（例えば、ＶＯＵＴ１）、約０．７ＶＤＣ（例えば、ＶＯＵＴ２）、約０．４ＶＤＣ（例えば、ＶＯＵＴ３）の３つの出力電圧をそれぞれ生成するよう構成されている。

図２１Ｂは、第２の異なる出力制御優先順位に従って、図１１に示すようなＳＩＭＯ ＤＣ−ＤＣコンバータ回路１１００から得られるような測定出力ノード電圧の例を示す図である。このようなＳＩＭＯ ＤＣ−ＤＣコンバータ回路は、例えば、約１Ｖ以上の入力電圧を用いて、約０．９ＶＤＣ（例えば、ＶＯＵＴ１）、約０．７ＶＤＣ（例えば、ＶＯＵＴ２）、約０．４ＶＤＣ（例えば、ＶＯＵＴ３）の３つの出力電圧をそれぞれ生成するよう構成されている。

交差調整は、別の供給電力レール上の急激な負荷変化により一つの供給電力レール上に増大したリップルを参照し、マルチ出力制御回路の主要問題となり得る。ＤＶＳ回路の使用によって、負荷変化が決定することが認識されている。例えば、各ブロックが、ＤＶＳ制御回路に応じて、０．９ＶＤＣ供給電力レールの使用から０．７ＶＤＣ供給電力レールの使用に切り替えた場合、電源制御部制御回路は、それに応じて出力制御優先順位を調整し、０．７ＶＤＣ出力を優先させる、もしくは、むしろ０．９ＶＤＣ出力を無視又は無効にする。図２１Ａの例においては、０．９ＶＤＣ出力の制御優先順位は、０．７ＶＤＣレールよりも比較的低い。このような出力制御優先順位の差により、２１０２では、図２１Ｂに示すような対応する出力より３０ｍＶ大きなリップルが発生するなど、０．９ＶＤＣレールに大幅な低下が見られ、０．９ＶＤＣレールは、約４０ｍＶ未満までリップルを制限するよう割り当てられる。よって、負荷に基づいて、異なる出力レールに適切に優先順位を割り当てることは、リップル効果の軽減に役立つ。図２１Ａ、図２１Ｂにおいて、縦軸の目盛りは、区分ごとに約１００ｍＶである。

図２２Ａは、図２２Ｂの例と比較して重負荷における、図１１に示すようなＳＩＭＯ ＤＣ−ＤＣコンバータ回路１１００から得られるような測定出力ノード電圧の例を示す図である。このようなコンバータ回路は、例えば、約１Ｖ以上の入力電圧を用いて、約０．９ＶＤＣ（例えば、ＶＯＵＴ１）、約０．７ＶＤＣ（例えば、ＶＯＵＴ２）、約０．４ＶＤＣ（例えば、ＶＯＵＴ３）の３つの出力電圧をそれぞれ生成するよう構成されている。図２２Ａの重負荷の例には、０．９ＶＤＣ出力における約１０ｍＡ、０．７ＶＤＣ出力における約１ｍＡ、０．４ＶＤＣ出力における約１ｍＡのそれぞれの出力電流が含まれる。この例において、コンバータ回路の効率は８６％であり、測定されたリップルは約４０ｍＶ以下である。

図２２Ｂは、図２２Ａの例と比較して軽〜中負荷における、図１・BR>Pに示すようなＳＩＭＯ ＤＣ−ＤＣコンバータ回路１１００から得られるような測定出力ノード電圧の例を示す図である。このようなコンバータ回路は、例えば、約１Ｖ以上の入力電圧を用いて、約０．９ＶＤＣ（例えば、ＶＯＵＴ１）、約０．７ＶＤＣ（例えば、ＶＯＵＴ２）、約０．４ＶＤＣ（例えば、ＶＯＵＴ３）の３つの出力電圧をそれぞれ生成するよう構成されている。図２２Ｂの例の軽〜中負荷には、０．９ＶＤＣ出力における約１０ｍＡ、０．７ＶＤＣ出力における約１００μＡ、０．４ＶＤＣ出力における約１００μＡのそれぞれの出力電流が含まれる。この例において、コンバータ回路の効率は８６％であり、領域２２０２においては、コンバータ回路は、インダクタ電流ＩＬを十分に放出し、０．４ＶＤＣレールを０．４ＶＤＣ以上のレベルに維持する（例えば、リセット状態を回避する）。図２１Ａ、Ｂ及び図２２Ａ、Ｂから、重負荷効率が８６％、軽負荷効率が６２％であることが分かる。

図２３Ａは、例えば、図１１に示すようなＳＩＭＯ ＤＣ−ＤＣコンバータ回路１１００から得られるようなマルチ出力構成において、スタンドアロン又は他の出力と共に動作可能な０．９Ｖ ＤＣコンバータ回路の測定効率の例を示す図である。スタンドアロン構成では、０．９Ｖ ＤＣ出力（レール）の最大効率は、約８８％である。この効率は、ＳＩＭＯ構成における０．９Ｖ ＤＣ出力（又はレール）上の負荷電流を用いて測定され、０．７Ｖと０．４Ｖのレール上の負荷は１００μＡであった。

図２３Ｂは、例えば、図１１に示すようなＳＩＭＯ ＤＣ−ＤＣコンバータ回路１１００から得られるようなマルチ出力構成において、スタンドアロン又は他の出力と共に動作可能な０．７ＶＤＣコンバータ回路の測定効率の例を示す図である。スタンドアロン構成では、０．７Ｖ ＤＣ出力（レール）の最大効率は、約８２％である。この効率は、ＳＩＭＯ構成における０．７Ｖ ＤＣ出力（又はレール）上の負荷電流を用いて測定され、０．９Ｖと０．４Ｖのレール上の負荷は１００μＡであった。

図２３Ｃは、例えば、図１１に示すようなＳＩＭＯ ＤＣ−ＤＣコンバータ回路１１００から得られるようなマルチ出力構成において、スタンドアロン又は他の出力と共に動作可能な０．４ＶＤＣコンバータ回路の測定効率の例を大まかに示す図である。スタンドアロン構成では、０．４Ｖ ＤＣ出力（レール）の最大効率は、約６１％である。この効率は、ＳＩＭＯ構成における０．４Ｖ ＤＣ出力（又はレール）上の負荷電流を用いて測定され、０．９Ｖと０．７Ｖのレール上の負荷は１００μＡであった。

図２３Ｄは、図１１に示すようであって、低静電流コンパレータと高静電流コンパレータを有するＳＩＭＯ ＤＣ−ＤＣコンバータ回路１１００から得られるような０．４Ｖ ＤＣコンバータ回路の測定効率の例を概して示す図である。図２３Ｄの例では、約３μＡを消費するコンパレータ回路を使用した、０．４Ｖ ＤＣコンバータ回路の最大効率は、約６８％である。約１００ナノアンペア（ｎＡ）を消費するコンパレータ回路を使用した、０．４Ｖ ＤＣコンバータ回路の最大効率は、約６１％である。よって、効率の測定は、０．９Ｖと０．７Ｖのレールが停止した状態で、低静止電流モードと高静止電流モードで動作された０．４Ｖ ＤＣ出力（又はレール）上で行われる。

図２４は、図１１に示すようなＳＩＭＯ ＤＣ−ＤＣコンバータ回路１１００の少なくとも一部を備え得る集積回路の金型マイクロ写真の例を示す図である。このような回路には、例えば、６５ｎｍのＣＭＯＳ処理ノードで製作されたスイッチと、オンチップ減結合コンデンサとが含まれる。オフチップ・インダクタを無視すれば、コンバータ回路の総面積は、約１ｍｍ×２ｍｍとなる。この設計でのコンデンサとしては、ＮＭＯＳコンデンサが採用される。容量の値は、０．９Ｖと０．７Ｖのレールで４．３ｎＦ、０．４Ｖのレールで２．３ｎＦである。この容量は、ゲート酸化物漏れのため、〜１μＡのスタンバイ電流に寄与する。このコンバータの総面積は２ｍｍ２となり、制御回路の面積は０．０３ｍｍ２となる。

図２５は、一実施形態に係る、一つ又は複数のコンバータ回路を用いた出力電圧制御方法を示すフローチャートである。２５０２では、例えば、図３、５、８Ａ、８Ｂ、１１の例で説明し示したようなコンパレータ回路を用いて、第１出力ノードにおける電圧を、第１出力ノードの基準と比較する。同様に、２５０４では、例えば、第２コンパレータ回路を用いて、第２出力ノードにおける電圧を、第２出力ノードの基準と比較する。２５０６では、特定の出力制御優先順位に基づき、第１又は第２コンパレータの出力のいずれか一つを第１スイッチに接続する。

２５０８では、第１スイッチの制御入力に与えられる信号に応じて、例えば、第１スイッチを用いて、第１入力ノードをインダクタの第１端子に接続する。２５１０では、例えば、特定の出力制御優先順位に基づき、インダクタの第２端子を、第１出力ノード又は第２出力ノードのいずれか一つに接続する。一例において、図８Ａ、図８Ｂの例及びその他の例に関連して説明したように、第１コンパレータ回路と第２コンパレータ回路の一方又は両方には、少なくとも一部は、特定の各ヒステリシスを与えるよう特定された各閾値が含まれる。

本明細書に記載の方法や装置のいくつかは、（メモリに保存され、ハードウェアで実行される）ソフトウェア、ハードウェア、又は、その組合わせによって実行されるように意図されている。例えば、携帯電話の制御ソフトウェアは、そのようなソフトウェア及び／又はハードウェアによって実行される。ハードウェアモジュールには、例えば、汎用プロセッサ、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）及び／又は特定用途向け集積回路（ＡＳＩＣ）が含まれる。一方、（ハードウェアで実行される）ソフトウェアモジュールは、Ｃ、Ｃ＋＋、Ｊａｖａ（登録商標）、Ｒｕｂｙ、Ｖｉｓｕａｌ Ｂａｓｉｃ（登録商標）、その他のオブジェクト指向、手続き型又は他のプログラミング言語や開発ツールを含む、様々なソフトウェア言語（例えば、コンピューターコード）で表現される。コンピューターコードの例としては、マイクロコードやマイクロ命令、コンパイラによって生成される機械命令、ウェブサービスを生成するコード、コンピューターがインタープリターを用いて実行する高レベル命令を含むファイルを含むが、これらに限定されるものではない。コンピューターコードの他の例としては、制御信号、暗号化コード、圧縮コードを含むが、これらに限定されるものではない。

本明細書に記載のいくつかの実施形態は、コンピューターで様々な動作を実行するための命令やコンピューターコードを有する持続性コンピューター可読媒体（持続性プロセッサー可読媒体とも称される）を備えたコンピューターストレージ製品に関する。コンピューター可読媒体（又はプロセッサー可読媒体）は、一過性の伝搬信号自体（例えば、空間やケーブルなどの伝送媒体に情報を担持する伝搬電磁波）を含まないという意味で、持続性を有する。このような媒体やコンピューターコード（コードとも称する）は、一つ又は複数の特定の目的のために設計・構成されたものである。持続性コンピューター可読媒体の例としては、ハードディスク、フロッピー（登録商標）ディスク、磁気テープなどの磁気記憶媒体、コンパクトディスク／デジタルビデオディスク（ＣＤ／ＤＶＤ）、コンパクトディスク読み取り専用メモリ（ＣＤ−ＲＯＭ）、ホログラフィック装置などの光学記憶媒体、光ディスクなどの光磁気記憶媒体、搬送波信号処理モジュール、プログラムコードを記憶・実行するよう特別に構成された、特定用途向け集積回路（ＡＳＩＣ）、プログラム可能論理回路（ＰＬＤ）、読み取り専用メモリ（ＲＯＭ）・ランダムアクセスメモリ（ＲＡＭ）装置などのハードウェア装置を含むが、これらに限定されるものではない。

このように、様々な実施形態が説明されてきたが、これらの実施形態は、限定ではなく例示の目的のために提示されていることを理解されたい。上述の方法や工程が、特定の順序で起こる特定の事象を示している場合、特定の工程の順序を変更してもよい。また、可能な場合には、特定の工程を並行プロセスにおいて同時に実行してもよく、また、上述のように順序に従って実行してもよい。以上、様々な実施形態が特定の特徴及び／又は構成要素の組み合わせを含むものとして説明されてきたが、ここに記載のいずれかの実施形態から、いくつかの特徴及び／又は構成要素のコンビネーション又はサブコンビネーションを有する他の実施形態も可能である。

例えば、本明細書に記載の実施形態の多くは、携帯電話に関連してその説明が行われたが、例えば、無線通信機能を備えたスマートフォンやタブレットなど、商業ラジオを有する他の種類の移動通信機器にも適用可能である。同様に、本明細書に記載の実施形態の多くは、データパケットの送受信に関連してその説明が行われたが、適用通信規格に応じて、データセルやデータフレームを含むいかなる種類のデータ単位も適用可能である。

Claims (8)

1. 単一インダクタ・マルチ出力（ＳＩＭＯ）ＤＣ−ＤＣコンバータ回路であって、複数の出力ノードを有するＳＩＭＯ ＤＣ−ＤＣコンバータ回路と、
   前記ＳＩＭＯ ＤＣ−ＤＣコンバータ回路に動作可能に接続されたパンオプティック動的電圧制御（ＰＤＶＳ）回路であって、複数の操作ブロックを有するＰＤＶＳ回路と、を具備し、
   前記複数の操作ブロックの各操作ブロックは、複数の電源電圧レールの一つの電源電圧レールから電力を取り出し、前記複数の出力ノードの各出力ノードは、前記複数の電源電圧レールの一つの電源電圧レールに一意的に関連付けられ、
   前記ＳＩＭＯ ＤＣ−ＤＣコンバータ回路は、第１コンパレータと第２コンパレータとを備え、
   前記第１コンパレータは、第１バイアス電流を受け取って制御信号を生成し、第１出力ノードが第１負荷を経験した場合に、前記複数の出力ノードから前記第１出力ノードを選択するよう構成され、
   前記第２コンパレータは、第２バイアス電流を受け取って前記制御信号を生成し、前記第１出力ノードが前記第１負荷よりも低い第２負荷を経験した場合に、前記複数の出力ノードから前記第１出力ノードを選択するよう構成され、
   前記第２バイアス電流が前記第１バイアス電流未満であり、前記ＳＩＭＯ ＤＣ−ＤＣコンバータ回路の動作中は、前記第２コンパレータの電力消費が前記第１コンパレータの電力消費未満であり、
   前記ＳＩＭＯ ＤＣ−ＤＣコンバータ回路の効率は、前記第１コンパレータが前記制御信号を生成して前記第１出力ノードを選択する場合よりも、前記第２コンパレータが前記制御信号を生成して前記第１出力ノードを選択する場合の方が高く、
   前記第１コンパレータおよび前記第２コンパレータの何れか一方が前記制御信号を生成して前記第１出力ノードを選択する場合、前記第１コンパレータおよび前記第２コンパレータの何れか他方がオフモードに設定される、装置。
2. 前記第２コンパレータは、前記第１コンパレータが前記制御信号を生成して前記第１出力ノードを選択する場合、電力消費が動作モードの電力消費未満であるオフモードに設定されるように構成され、
   前記第１コンパレータは、前記第２コンパレータが前記制御信号を生成して前記第１出力ノードを選択する場合、電力消費が動作モードの電力消費未満であるオフモードに設定されるように構成されている、請求項１に記載の装置。
3. 前記ＳＩＭＯ ＤＣ−ＤＣコンバータ回路と前記ＰＤＶＳ回路とが集積回路（ＩＣ）内に含まれ、前記ＳＩＭＯ ＤＣ−ＤＣコンバータ回路は、ある期間中に前記ＰＤＶＳ回路の前記複数の操作ブロックのどの操作ブロックが、前記複数の電源電圧レールのどの電源電圧レールに接続するかに基づき、その期間内で前記複数の出力ノードから一つの出力ノードを優先的に選択するよう構成されている、請求項１に記載の装置。
4. 前記ＳＩＭＯ ＤＣ−ＤＣコンバータ回路は、前記第１コンパレータと前記第２コンパレータとを備え、
   前記第１コンパレータは、前記第１バイアス電流を受け取って、前記複数の出力ノードの前記第１出力ノードに対する前記制御信号を生成するよう構成され、前記第２コンパレータは、前記第２バイアス電流を受け取って、前記複数の出力ノードの前記第１出力ノードに対する前記制御信号を生成するよう構成され、
   前記第２バイアス電流が前記第１バイアス電流未満であり、前記ＳＩＭＯ ＤＣ−ＤＣコンバータ回路の動作中は、第２出力ノードに対する出力電圧が前記第１出力ノードに対する出力電圧未満であり、前記第２コンパレータの電力消費が前記第１コンパレータの電力消費未満である、請求項１に記載の装置。
5. 前記ＳＩＭＯ ＤＣ−ＤＣコンバータ回路は、複数のコンパレータと、該複数のコンパレータに動作可能に接続された複数のスイッチとを備え、前記複数のコンパレータの各コンパレータは、前記複数のスイッチのスイッチと一意的に関連付けられ、前記複数のスイッチの各スイッチは、前記複数の出力ノードの出力ノードと一意的に関連付けられ、前記複数のコンパレータは、前記複数のスイッチの各スイッチを制御する前記制御信号を送るよう集合的に構成され、前記制御信号に基づき、前記複数の出力ノードの各出力ノードへと電流が送られ、
   前記複数のコンパレータの各コンパレータは、複数のバイアス電流のバイアス電流と一意的に関連付けられ、前記複数のバイアス電流の少なくとも一つのバイアス電流が、前記複数のバイアス電流の残りのバイアス電流とは異なり、
   前記複数のコンパレータと前記複数のスイッチが、前記複数の出力ノードの各出力ノードにおける電圧を制御するよう集合的に構成されている、請求項１に記載の装置。
6. 前記ＳＩＭＯ ＤＣ−ＤＣコンバータ回路は、複数のコンパレータと、前記複数のコンパレータに動作可能に接続された複数のスイッチとを備え、
   前記複数のコンパレータの各コンパレータは、複数のバイアス電流のうちの一つのバイアス電流と、そのコンパレータに対応する出力ノードからフィードバック信号とを受け取るよう構成されており、前記複数のバイアス電流の少なくとも一つのバイアス電流が、前記複数のバイアス電流の残りのバイアス電流とは異なり、
   前記複数のコンパレータと前記複数のスイッチが、（１）前記複数の出力ノードの各出力ノードの状態と、（２）前記複数の出力ノードの各出力ノードの相対的優先順位とに基づき、前記複数の出力ノードから一つの出力ノードを選択するよう集合的に構成されている、請求項１に記載の装置。
7. 前記ＳＩＭＯ ＤＣ−ＤＣコンバータ回路は、複数のコンパレータと、前記複数のコンパレータに動作可能に接続された複数のスイッチとを備え、前記複数のコンパレータの各コンパレータは、前記複数のスイッチのスイッチと一意的に関連付けられ、
   前記複数のコンパレータの各コンパレータは、複数の低ヒステリシス閾値のうちのある低ヒステリシス閾値と複数の高ヒステリシス閾値のうちのある高ヒステリシス閾値とに関連付けられており、
   前記複数のコンパレータの各コンパレータは、前記ヒステリシス閾値に基づく幅を有するパルスを生成するよう構成されて、一意的に関連付けられた前記スイッチが、そのパルスに応じて制御されるようになっている、請求項１に記載の装置。
8. 前記ＳＩＭＯ ＤＣ−ＤＣコンバータ回路は、複数のコンパレータと、前記複数のコンパレータに動作可能に接続された複数のスイッチとを備え、前記複数のコンパレータは、ある期間中に前記ＰＤＶＳ回路の前記複数の操作ブロックのどの操作ブロックが、前記複数の電源電圧レールのどの電源電圧レールに接続するかに基づき、その期間内に前記複数の出力ノードから一つの出力ノードを優先させるよう構成されており、
   前記複数のコンパレータと前記複数のスイッチは、前記複数の出力ノードの各出力ノードに対して、出力電圧のリップルを所定の範囲内に制限するよう集合的に構成され、一つの前記出力ノードに対する前記出力電圧のリップルは、残りの各出力ノードに対する前記出力電圧のリップル未満である、請求項１に記載の装置。